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PRIORITÄTSANSPRUCH UND QUERVERWEIS
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Diese Anmeldung beansprucht die Priorität der am 26. August 2019 eingereichten vorläufigen
US-Anmeldung Nr. 62/891,730 mit dem Titel „Bonding Passive Devices on Active Device Dies to Form 3D Packages“, welche durch Bezugnahme hierin aufgenommen wird.
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HINTERGRUND
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Die Packages integrierter Schaltungen werden zunehmend komplex, da mehr Vorrichtungsdies in dem gleichen Package verpackt werden, um ein System mit mehr Funktionen zu bilden. In den Packages werden häufig unabhängige passive Vorrichtungen (Independent Passive Devices; IPDs) verwendet, die diskrete Bauelemente sind.
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In herkömmlichen Verfahren zum Bilden von Packages wurden IPDs zu einem Packagesubstrat verbunden („Bonding“). Dies resultierte jedoch in langen Pfaden zwischen den IPDs und jeweiligen Rechenchips, die auf die IPDs zugreifen. Außerdem wurden auch Speicherdies mit dem Packagesubstrat in Verbund gebracht. Dies resultierte ebenfalls in langen Pfaden zwischen den Speicherdies und den Rechenchips und die Rechenleistung verschlechterte sich dadurch.
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Figurenliste
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Aspekte der vorliegenden Offenbarung lassen sich am besten aus der nachfolgenden ausführlichen Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es wird darauf hingewiesen, dass gemäß der branchenüblichen Praxis diverse Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur besseren Übersicht beliebig vergrößert oder verkleinert sein.
- 1-3, 4A, 4B, 5-10, 11A und 11B veranschaulichen Querschnittsansichten, Draufsichten und perspektivische Ansichten von Zwischenstufen bei der Bildung eines Package gemäß manchen Ausführungsformen.
- 12A und 12B veranschaulichen eine perspektivische Ansicht bzw. eine Draufsicht eines Package gemäß manchen Ausführungsformen.
- 13A, 13B, 14A, 14B, 15-19, 20A und 20B veranschaulichen die Querschnittsansichten, Draufsichten und perspektivischen Ansichten von Zwischenstufen bei der Bildung eines Package gemäß manchen Ausführungsformen.
- 21A, 21B, 21C, 21D, 21E und 21F veranschaulichen Interposer gemäß manchen Ausführungsformen.
- 22-24 veranschaulichen Querschnittsansichten der Zwischenstufen bei der Verwendung eines anisotropen leitenden Films als einen Interposer gemäß manchen Ausführungsformen.
- 25 veranschaulicht einen Prozessablauf zum Bilden eines Package gemäß manchen Ausführungsformen.
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AUSFÜHRLICHE BESCHREIBUNG
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Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele für die Implementierung unterschiedlicher Merkmale der Erfindung bereit. Nachfolgend werden konkrete Beispiele der Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dies sind natürlich lediglich Beispiele und sie sind nicht als einschränkend beabsichtigt. Die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der Beschreibung, die folgt, kann zum Beispiel Ausführungsformen beinhalten, in denen das erste und zweite Merkmal in direktem Kontakt ausgebildet sind, und können auch Ausführungsformen beinhalten, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sind, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Zusätzlich kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Vereinfachung und Klarheit und diktiert nicht an sich eine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Konfigurationen.
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Ferner können hierin räumlich relative Begriffe, wie etwa „unterliegend“, „unter“, „tieferer“, „darüberliegend“, „oberer“ und dergleichen, zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en), wie in den FIG. veranschaulicht, zu beschreiben. Es ist vorgesehen, dass die räumlich relativen Begriffe unterschiedliche Orientierungen der Vorrichtungen im Gebrauch oder im Betrieb zusätzlich zu der in den FIG. gezeigten Orientierung mit einschließen. Die Vorrichtung kann auch anderweitig orientiert sein (um 90 Grad gedreht oder andere Orientierungen) und die hierin verwendeten räumlich relativen Deskriptoren können ebenfalls entsprechend interpretiert werden.
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Es werden ein Package, das unabhängige passive Vorrichtungen (Independent Passive Devices; IPDs) enthält, und das Verfahren des Bildens davon gemäß manchen Ausführungsformen bereitgestellt. Die Zwischenstufen bei der Bildung des Package werden gemäß manchen Ausführungsformen veranschaulicht. Es werden einige Variationen mancher Ausführungsformen diskutiert. Hierin diskutierte Ausführungsformen sollen Beispiele zur Ermöglichung der Herstellung oder Verwendung des Gegenstandes dieser Offenbarung bereitstellen und eine Person, die über übliche Fähigkeiten in dem Fachbereich verfügt, wird leicht Modifikationen verstehen, die sich vornehmen lassen, während man in dem in Betracht gezogenen Umfang der verschiedenen Ausführungsformen bleibt. In den verschiedenen Ansichten und veranschaulichenden Ausführungsformen werden gleiche Referenzzahlen verwendet, um gleiche Elemente zu bezeichnen. Obwohl Verfahrensausführungsformen als in einer bestimmten Reihenfolge durchgeführt diskutiert werden, können andere Verfahrensausführungsformen in jedweder logischen Reihenfolge durchgeführt werden. Gemäß manchen Ausführungsformen der vorliegenden Offenbarung werden IPD-Chips mit einem Vorrichtungswafer geklebt, um ein rekonstruiertes Package zu bilden. Das Kleben kann durch Chip-on-Wafer-Bonding oder Wafer-on-Wafer-Bonding erfolgen. Dementsprechend wird eine dreidimensionale (3D) Struktur gebildet und die elektrischen Pfade zwischen den IPD-Chips und den entsprechenden Vorrichtungsdies in dem Vorrichtungswafer sind kurz. Das resultierende, rekonstruierte Package wird dann weiter gebondet und/oder es werden zusätzliche Packagekomponenten angebracht, wie etwa ein Interposer, ein Packagesubstrat, Leistungsmodule, eine Kühlplatte usw., um ein Systempackage zu bilden.
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Unter Bezugnahme auf 1 wird ein Vorrichtungswafer 20 bereitgestellt. Vorrichtungswafer 20 kann eine runde Form aufweisen, wie in 2, die eine perspektivische Ansicht des Vorrichtungswafers 20 zeigt. Vorrichtungswafer 20 enthält mehrere Vorrichtungsdies 22 (einschließlich 22A und 22B). Vorrichtungswafer 20 enthält ferner Halbleitersubstrat 23, das sich kontinuierlich in alle der Vorrichtungsdies 22 erstreckt. Obwohl 1 zwei Vorrichtungsdies 22 veranschaulicht, kann es mehrere Vorrichtungsdies 22 geben, wie in 2 gezeigt. Vorrichtungsdies 22 können integrierte Schaltungsvorrichtungen (wie etwa aktive Vorrichtungen, die beispielsweise Transistoren umfassen) an der vorderen Fläche (die nach oben gerichtete Fläche) der jeweiligen Vorrichtungsdies enthalten. Gemäß manchen Ausführungsformen der vorliegenden Offenbarung können Vorrichtungsdies 22 Logikchips enthalten, die zentrale Verarbeitungseinheit (CPU) Chips, Grafikverarbeitungseinheit (GPU) Chips, Chips für mobile Anwendungen, Micro Control Unit (MCU) Chips, BaseBand (BB) Chips, Anwendungsprozessor- (AP) Chips, feldprogrammierbare Gate-Array (FPGA) Chips, anwendungsspezifische integrierte Schaltungs- (ASIC) Chips oder dergleichen enthalten. Vorrichtungsdies 22 können auch Speicherdies, Input-Output (10) Chips oder dergleichen enthalten. Vorrichtungsdies 22A und 22B können identisch sein oder sie können unterschiedliche Strukturen und/oder unterschiedliche Funktionen aufweisen.
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Vorrichtungsdies 22 enthalten Verbindungsstruktur 24, die über dem Halbleitersubstrat 23 ausgebildet ist. Verbindungsstruktur 24 enthält dielektrische Schichten 25 und Metallleitungen und Durchkontaktierungen 26, die in dielektrischen Schichten 25 ausgebildet sind. Dielektrische Schichten 25 können eine dielektrische Zwischenschicht umfassen, die Kontaktstecker (nicht gezeigt) aufweist, die darin ausgebildet sind, und Inter-Metal dielektrische (IMD) Schichten über dem Zwischenschichtdielektrikum. Gemäß manchen Ausführungsformen der vorliegenden Offenbarung sind manche der dielektrischen Schichten 25 aus dielektrischen Materialien mit niedrigen k-Werten mit dielektrischen Konstanten (k-Werten) von weniger als etwa 3,0 gebildet. Dielektrische Schichten 25 können aus Black Diamond (ein eingetragenes Warenzeichen von Applied Materials), einem kohlenstoffhaltigem dielektrischem Material mit niedrigem k-Wert, Wasserstoff SilsesQuioxane (HSQ), Methyl-SilsesQuioxane (MSQ) oder dergleichen gebildet sein. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung können ein Teil oder alle der dielektrischen Schichten 25 aus nicht-niedrigem-k dielektrischen Materialien gebildet sein, wie etwa Siliziumoxid, Siliziumkarbid (SiC), Siliziumcarbonitrid (SiCN), Siliziumoxycarbonitrid (SiOCN) oder dergleichen.
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In dielektrischen Schichten 25 sind Metallleitungen und Durchkontaktierungen 26 ausgebildet. Die Metallleitungen auf der gleichen Ebene werden nachfolgend kollektiv als eine Metallschicht bezeichnet. Gemäß manchen Ausführungsformen der vorliegenden Offenbarung enthält Verbindungsstruktur 24 mehrere Metallschichten, die über Durchkontaktierungen verbunden sind. Die Metallleitungen und Durchkontaktierungen 26 können aus Kupfer oder Kupferlegierungen oder anderen Metallen gebildet sein. Der Bildungsprozess kann einzelne Damaszener- und duale Damaszenerprozesse umfassen. Die Metallleitungen und Durchkontaktierungen 26 können Diffusionssperrschichten und Kupferbereiche enthalten.
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Gemäß manchen Ausführungsformen der vorliegenden Offenbarung werden Metallpads 28 an der Oberfläche des Vorrichtungswafers 20 gebildet. Metallpads 28 können aus einem Metall gebildet sein, wie etwa Kupfer, oder einer Metalllegierung.
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Weiter unter Bezugnahme auf 1 wird mehrere Vorrichtungsdies 30 (einschließlich 30A und 30B) mit Vorrichtungsdies 22 in Kontakt gebracht und dann mit ihnen in Verbund gebracht. Der jeweilige Prozess ist als Prozess 202 in dem in 25 gezeigten Prozessablauf 200 veranschaulicht. 3 veranschaulicht die perspektivische Ansicht der Vorrichtungsdies 30 gemäß manchen Ausführungsformen. Vorrichtungsdies 30 können Halbleitersubstrate 31, Durchkontaktierungen 32, die sich in die Halbleitersubstrate 31 erstrecken, und Verbindungsstruktur 33 umfassen. Die leitfähigen Leitungen in Verbindungsstruktur 33 und die Vorrichtungen (einschließlich aktive Vorrichtungen, wie etwa Transistoren und Dioden, und/oder passive Vorrichtungen, wie Widerstände, Kondensatoren, Induktoren oder dergleichen) werden beispielsweise nicht gezeigt. Darüber hinaus verfügen Durchkontaktierungen 32 über zumindest manche Abschnitte in Halbleitersubstraten 31 und können sich in Verbindungsstrukturen 33 erstrecken oder auch nicht.
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Vorrichtungsdies 30 umfassen Vorrichtungsdies 30A und Vorrichtungsdies 30B und können jeweils aus einem IPD-Chip, einem Speicherdie, einem Logikchip oder dergleichen in jedweder Kombination ausgewählt sein. Vorrichtungsdies 30A und 30B können identisch zueinander oder unterschiedlich voneinander sein. Vorrichtungsdies 30A können beispielsweise IPD-Chips sein und Vorrichtungsdies 30B können Speicherdies sein. Gemäß manchen anderen beispielhaften Ausführungsformen sind Vorrichtungsdies 30A und 30B beide IPD-Chips. 3 veranschaulicht eine perspektivische Ansicht der Vorrichtungsdies 30.
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Gemäß manchen Ausführungsformen enthält ein IPD-Chip 30 (wie etwa 30A) ein passives Bauelement (nicht gezeigt). Das passive Bauelement kann ein Kondensator sein (wie etwa ein Mehrschicht-Keramikkondensator (MLCC)), ein Widerstand, ein Induktor oder dergleichen. Das passive Bauelement kann auf dem Substrat des entsprechenden IPD-Chips 30 gebildet sein, das gemäß manchen Ausführungsformen ein Halbleitersubstrat sein kann, wie etwa ein Siliziumsubstrat. Ein IPD-Chip 30A kann einen einzelnen Typ (wie etwa Kondensator, Widerstand, Induktor oder dergleichen) von passivem Vorrichtung darin enthalten und frei von aktiven Vorrichtungen darin sein. Ein IPD-Chip 30A kann auch ein einzelnes passives Bauelement enthalten. Das passive Bauelement kann in dem Substrat und/oder in der Verbindungsstruktur des IPD-Chips 30A gebildet sein, wobei die Verbindungsstruktur mehrere dielektrische Schichten enthält. Das passive Bauelement ist mit Anschlüssen 34 verbunden, die Metallsäulen, Metallpads oder dergleichen sein können. Gemäß manchen Ausführungsformen enthält ein IPD-Chip 30A zwei Anschlüsse 34, die jeweils mit einem Ende des passiven Bauelements verbunden sind. Gemäß manchen Ausführungsformen verfügt ein IPD-Chip 30 über mehr als zwei Anschlüsse.
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Gemäß manchen Ausführungsformen enthalten Speicherdies 30 (wie etwa 30B) Speicher wie statische Direktzugriffsspeicher (SRAMs), dynamische Direktzugriffsspeicher (DRAMs), resistive Direktzugriffsspeicher (RRAMs) oder dergleichen.
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Gemäß manchen Ausführungsformen der vorliegenden Offenbarung sind Vorrichtungsdies 30 mit Vorrichtungsdies 22 über Hybridbonden in Verbund, wobei die oberflächlichen dielektrischen Schichten der Vorrichtungsdies 30 durch Schmelzbonden mit den oberflächlichen Schichten der Vorrichtungsdies 22 verbunden sind. Beim Bonding können beispielsweise Si-O-Si-Bindungen gebildet werden, wobei Si-Atome in einem ersten Chip und Si-O-Gruppen in einem zweiten Chip eine Bindung mit dem ersten Chip eingehen. Die Bondpads 34 in Vorrichtungsdies 30 werden durch direktes Metall-zu-Metall-Bonden an die Bondpads 28 gebunden. In 4A wird eine Querschnittsansicht der resultierenden gebundenen Struktur gezeigt. In 4B wird eine perspektivische Ansicht der resultierenden gebundenen Struktur gezeigt. Gemäß alternativen Ausführungsformen kann das Bonden der Vorrichtungsdies 30 an die zugrundeliegenden Vorrichtungsdies 22 Lötbonden umfassen, wobei Lötbereiche (nicht gezeigt) Vorrichtungsdies 30 mit Vorrichtungsdies 22 verbinden.
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Als nächstes werden, sofern zwischen Vorrichtungsdies 30 und Vorrichtungsdies 22 Lücken bestehen, die Lücken mit einer Unterfüllung gefüllt. Nun unter Bezugnahme auf 5 wird Verkapselungsmaterial 36 auf Vorrichtungsdies 30 verkapselt. Der Verkapselungsprozess umfasst Dispensieren von Verkapselungsmaterial 36, gefolgt von einem Aushärtungsprozess. Der jeweilige Prozess ist als Prozess 204 in dem in 25 gezeigten Prozessablauf 200 veranschaulicht. Gemäß manchen Ausführungsformen der vorliegenden Offenbarung enthält Verkapselungsmaterial 36 eine Formmasse, die ein Basismaterial und Füllstoffe, die in das Basismaterial gemischt sind, enthält. Das Basismaterial kann ein Polymer, ein Harz, ein Epoxid und/oder dergleichen umfassen. Die Füllstoffe können aus kugelförmigen Partikeln aus Kieselerde, Aluminiumoxid, Siliziumoxid oder dergleichen geformt sein. Der Aushärtungsprozess wird zur Aushärtung und Verfestigung des Verkapselungsmaterials 36 durchgeführt. Gemäß manchen Ausführungsformen werden Vorrichtungsdies 30 in Verkapselungsmaterial 36 begraben. Nach dem Aushärtungsprozess wird ein Planarisierungsprozess, wie etwa ein chemisch-mechanisches Polierverfahren (CMP) oder ein mechanischer Schleifprozess, durchgeführt, um überschüssige Abschnitte des Verkapselungsmaterials 36 zu entfernen, wobei überschüssige Abschnitte über Vorrichtungsdies 30 liegen. Die resultierende Struktur wird ebenfalls in 5 gezeigt. Gemäß manchen Ausführungsformen der vorliegenden Offenbarung sind die Substrate 31 (wie etwa Siliziumsubstrate) der Vorrichtungsdies 30 als Folge des Planarisierungsprozesses freigelegt. Der Planarisierungsprozess resultiert auch darin, dass ein Abschnitt des Substrats, der Durchkontaktierungen 32 abdeckt, entfernt wird, und Durchkontaktierungen 32 freigelegt werden. Der jeweilige Prozess ist als Prozess 206 in dem in 25 gezeigten Prozessablauf 200 veranschaulicht.
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6 veranschaulicht die Bildung dielektrischer Schichten 40 und von Umverteilungsleitungen (Redistribution Lines; RDLs) 42, die kollektiv als eine Interconnect-Struktur 38 bezeichnet werden. Der jeweilige Prozess ist als Prozess 208 in dem in 25 gezeigten Prozessablauf 200 veranschaulicht. Gemäß manchen Ausführungsformen sind dielektrische Schichten 40 aus einem lichtempfindlichen Polymer gebildet oder umfassen dieses, welches Polybenzoxazol (PBO), Polyimid oder dergleichen enthalten kann. Das lichtempfindliche Polymer kann durch Belichtung und Entwicklung strukturiert werden. Gemäß alternativen Ausführungsformen werden dielektrische Schichten 40 aus einem anorganischen Material gebildet, wie etwa Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder dergleichen. RDLs 42 können aus einem Metall oder einer Metalllegierung gebildet werden, wie etwa Kupfer, Aluminium oder deren Legierungen. Gemäß manchen Ausführungsformen kann die Bildung der Interconnect-Struktur 38 Aufbringen einer ersten dielektrischen Schicht, Strukturieren der ersten dielektrischen Schicht zum Bilden von Öffnungen zum Freigeben der zugrundeliegenden leitfähigen Merkmale, Bilden einer Metallzuchtschicht, Bilden einer strukturierten Plattierungsmaske, wie etwa ein strukturiertes Fotoresist, Durchführen eines Plattierungsprozesses, Entfernen der strukturierten Plattierungsmaske und dann Ätzen der Abschnitte der Zuchtschicht, die zuvor von der Ätzmaske abgedeckt wurden, umfassen.
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Unter Bezugnahme auf 7 werden Bondpads 44 über der Interconnect-Struktur gebildet und elektrisch mit Durchkontaktierungen 32 und Vorrichtungsdies 22 durch RDLs 42 verbunden. Der jeweilige Prozess ist als Prozess 210 in dem in 25 gezeigten Prozessablauf 200 veranschaulicht. Bondpads 44 können auch Under-Bump-Metallurgy (UBM) Pads umfassen, die beispielsweise unter Verwendung eines Plattierungsprozesses gebildet werden können. Bondpads 44 sind elektrisch mit den Vorrichtungen in Vorrichtungsdies 30 verbunden, wie etwa die passiven Vorrichtungen in IPD-Chips 30A und die Speicherschaltungen in Speicherdies 30B. In der gesamten Beschreibung wird die Struktur in 7 als rekonstruierter Wafer 46 beschrieben.
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Gemäß manchen Ausführungsformen der vorliegenden Offenbarung werden Durchkontaktierungen 32 für die Verbindung der Bondpads 44 mit den Vorrichtungsdies 22 verwendet. Dementsprechend können Durchkontaktierungen 32 die Durchformkontaktierungen ersetzen, die anderweitig gebildet werden können, um Verkapselungsmaterial 36 zu durchdringen. Da die Durchkontaktierungen 32 in IPD-Chips 30A und Speicherdies 30B unter Verwendung der Prozesse zum Bilden von Halbleiterwafern gebildet werden, können Durchkontaktierungen 32 klein ausgebildet werden und es können mehr Durchkontaktierungen 32 für die elektrische Verbindung bereitgestellt werden. Manche oder alle der Durchkontaktierungen 32 werden ausschließlich für die Verbindung verwendet und sind nicht elektrisch mit Bauelementen in IPD-Chips 30A und/oder Speicherdies 30B verbunden. Manche (oder keine) der Durchkontaktierungen 32 können auch, wenn sie für Verbindungszwecke verwendet werden, elektrisch mit den Vorrichtungen in IPD-Chips 30A und Speicherdies 30B durch die Metallleitungen und Durchkontaktierungen in IPD-Chips 30A und SpeicherChips 30B verbunden sein. Da keine Durchformkontaktierungen gebildet werden müssen, werden die Kosten für das Bilden der Durchformkontaktierungen eingespart.
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Gemäß manchen Ausführungsformen der vorliegenden Offenbarung kann rekonstruierter Wafer 46 im nachfolgenden Montageprozess ohne gesägt zu werden verwendet werden. 9 veranschaulicht eine beispielhafte perspektivische Ansicht des rekonstruierten Wafers 46, der unter Verwendung gestrichelter Linien gezeigt wird. Gemäß alternativen Ausführungsformen wird rekonstruierter Wafer 46 in kleinere Stücke gesägt, beispielsweise die Packages 46' in 8. Jeder rekonstruierte Wafer 46 kann in mehrere Packages 46' gesägt werden. Ein Package 46' kann gemäß manchen Ausführungsformen der vorliegenden Offenbarung mehrere Vorrichtungsdies 30 enthalten und kann mehrere IPD-Chips 30A und mehrere Speicherdies 30B enthalten. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung werden die Randabschnitte des rekonstruierten Wafer 46, wobei die Randabschnitte keine funktionalen Bauelemente aufweisen, abgeschnitten. 11B veranschaulicht ein Beispiel, bei dem entlang Linien 47 gesägt wird. Dementsprechend wird aus einem rekonstruierten Wafer 46 ein einzelnes Package 46', das alle der Vorrichtungsdies 22 und Vorrichtungsdies 30 in rekonstruiertem Wafer 46 enthält, erhalten. Das resultierende Package 46' wird in 9 gezeigt. Das Paket 46', wie in 9 gezeigt, kann aufgrund des Sägens (siehe Linien 47 in 11B) gerade Kanten aufweisen und kann, in Abhängigkeit von den Positionen der Sägelinien 47 (11B), gekrümmte Kanten aufweisen oder auch nicht.
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10 veranschaulicht einen Montageprozess, bei dem rekonstruierter Wafer 46 oder Package 46' zu einem Systempackage montiert wird. Der jeweilige Prozess ist als Prozess 212 in dem in 25 gezeigten Prozessablauf 200 veranschaulicht. Rekonstruierter Wafer 46 oder Package 46' werden nachfolgend als Packagekomponente 46/46' bezeichnet. Gemäß manchen Ausführungsformen enthalten die montierten Komponenten Packagesubstrat 48, Leistungsmodule 52, Interposer 56, Packagekomponente 46/46', Konnektoren 50 und Kühlplatte (Kühlkörper) 60. Der Montageprozess wird in den folgenden Absätzen kurz besprochen.
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Gemäß manchen Ausführungsformen der vorliegenden Offenbarung wird Packagesubstrat 48 bereitgestellt. Packagesubstrat 48 kann ein Substrat mit einem Kern sein. RDLs (nicht gezeigt) sind innerhalb des Packagesubstrats 48 und auf den gegenüberliegenden Seiten des Kerns ausgebildet, um die leitfähigen Merkmale auf gegenüberliegenden Flächen des Paketsubstrats 48 zu verbinden. Packagesubstrat 48 kann auch ein kernloses Substrat sein, mit mehreren dielektrischen Schichten und RDLs in den dielektrischen Schichten. Packagesubstrat 48 und der anschließend gebundene Interposer 56 haben beide die Funktionen des elektrischen Verbindens leitfähiger Merkmale auf gegenüberliegenden Seiten des jeweiligen Packagesubstrats 48 und Interposers 56.
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Interposer 56 ist an das Packagesubstrat 48 gebondet. Interposer 56 kann eine Struktur aufweisen, die aus mehreren Kandidatenstrukturen ausgewählt wurde. 21A, 21B, 21C, 21D, 21E und 21F veranschaulichen beispielsweise beispielhafte Strukturen des Interposers 56 gemäß manchen Ausführungsformen. In jeder der 21A, 21B, 21C, 21D, 21E und 21F sind die leitfähigen Merkmale auf der veranschaulichten Oberseite elektrisch mit den leitfähigen Merkmalen auf der veranschaulichten Unterseite durch die internen Verbindungen (nicht gezeigt) verbunden. 21A veranschaulicht Interposer 56 gemäß manchen Ausführungsformen und es sind auf beiden Seiten des Interposers 56 Socket-Stiftkontakte 58A ausgebildet. Die Socket-Stiftkontakte 58A auf der veranschaulichten Oberseite sind elektrisch mit den Socket-Stiftkontakten 58A auf der Unterseite verbunden. 21B veranschaulicht Interposer 56 gemäß manchen Ausführungsformen und Socket-Stiftkontakte 58A befinden sich auf einer Seite des Interposers 56. Auf der anderen Seite sind Metallpads 58B auf der Fläche des Interposers 56 ausgebildet. 21C veranschaulicht Interposer 56 gemäß manchen Ausführungsformen und es sind auf einer Seite des Interposers 56 Socket-Stiftkontakte 58A ausgebildet. Auf der anderen Seite sind Lötbereiche 58C auf der Fläche des Interposers 56 gebildet. 21D veranschaulicht eine perspektivische Ansicht, wobei Socket-Stiftkontakte 58A (die in 21A, 21B und 21C gezeigt sind) als in die Sockets des Interposers 56 eingeführt gezeigt werden.
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21E veranschaulicht Interposer 56 gemäß manchen Ausführungsformen und es sind auf einer Seite des Interposers 56 Kontaktpads 58D freigelegt. Auf der anderen Seite sind Lötbereiche 58C gebildet. 21E veranschaulicht Interposer 56, einschließlich Halbleitersubstrat 160, und Substratdurchkontaktierungen 162, die das Halbleitersubstrat 160 durchdringen, wobei Substratdurchkontaktierungen 162 die Metallpads 58E auf den gegenüberliegenden Seiten des Interposers 56 elektrisch verbinden.
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Wieder unter Bezugnahme auf 10, ist Interposer 56, gemäß manchen Ausführungsformen der vorliegenden Offenbarung, über dem Packagesubstrat 48 platziert und wird daran gebondet. Das Bonding kann durch Lötbonden, direktes Metall-zu-Metall-Bonden, Pin-Einführung oder dergleichen durchgeführt werden. Packagekomponente 46/46' ist mit Interposer 56 beispielsweise durch Lötbonden, direktem Metall-zu-Metall-Bonden, Pin-Einführung oder dergleichen zu binden.
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Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung kann, anstatt der Verwendung des Interposers 56 wie in 21A bis 21F gezeigt, ein anisotroper leitfähiger Film 164 als ein Interposer verwendet werden. 22 veranschaulicht beispielsweise anisotropen leitfähigen Film 164, der dielektrisches Material 166 und elektrisch leitfähige Partikel 168 darin enthält. Elektrisch leitfähige Partikel 168 sind im gesamten dielektrischen Material 166 verteilt und voneinander beabstandet ohne elektrische Pfade zu bilden. Dielektrisches Material 166 kann aus einem Polymer, einem Epoxid, einem Acryl oder dergleichen gebildet sein. Elektrisch leitfähige Partikel 168 können Kupferkugeln, Aluminiumkugeln, Nickelkugeln oder dergleichen sein oder sie können metallbeschichtete Polymerkugeln sein.
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Unter Bezugnahme auf 23 werden Packagekomponente 46/46' und Packagesubstrat 48 von gegenüberliegenden Seiten des anisotropen leitfähigen Films 164 gepresst. Während des Pressens können Packagekomponente 46/46' und Packagesubstrat 48 erwärmt werden oder auch nicht. Die hervorstehenden leitfähigen Pads 44 der Packagekomponente 46/46' und die hervorstehenden leitfähigen Pads 49 des Packagesubstrats 48 sind vertikal mit einer Eins-zu-Eins-Korrespondenz ausgerichtet. Als ein Resultat des Pressens werden die elektrisch leitfähigen Partikel 168 zwischen gegenüberliegenden leitfähigen Pads 44 und 49 zusammengedrückt und bilden leitfähige Pfade, die leitfähige Pads 44 elektrisch mit den entsprechenden leitfähigen Pads 49 verbinden. Die resultierende Struktur wird in 24 gezeigt. Der gepresste anisotrope leitfähige Film 164 wirkt als der Interposer 56, wie in 10 gezeigt.
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Nun wieder unter Bezugnahme auf 10 ist Kühlplatte 60 durch Thermal Interface Material (TIM) 58, die ein Klebefilm mit guter Wärmeleitfähigkeit ist, an der Packagekomponente 46/46' anzubringen. Kühlplatte 60 kann aus einem metallischen Material gebildet sein oder dieses umfassen, wie etwa Kupfer, Aluminium, Edelstahl, Nickel oder dergleichen.
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Konnektoren 50, die für die Signalverbindung zwischen dem resultierenden Systempackage 66 (11A und 11B) und anderen Systemen verwendet werden, sind ebenfalls an Packagesubstrat 48 angebracht. Konnektoren 50 können Adapter, Sockets oder dergleichen beinhalten. Konnektoren 50 können mehrere Signalpfaden enthalten, wie etwa mehrere Stiften, Stiftlöchern oder dergleichen, und sie können als ein oder mehrere Bus-Anschlüsse für parallele oder serielle Signalübertragung zwischen Systempaket 66 und anderen Systemen verwendet werden. Drähte (nicht gezeigt) können beispielsweise mit Konnektoren 50 verbunden sein und werden verwendet, um Systempackage 66 mit anderen Systemen zu verbinden. Konnektoren 50 sind elektrisch mit aktiven Vorrichtungsdies 22 und möglicherweise IPD-Chips 30A und/oder Speicherdies 30B durch Packagesubstrat 48 verbunden.
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Wie ebenfalls in 10 gezeigt, können Leistungsmodule 52 gemäß manchen Ausführungsformen mit Paketsubstrat 48 gebunden sein. Leistungsmodule 52 können Pulsbreitenmodulations- (Pulse Width Modulation; PWM) Schaltungen zum Regulieren von Leistung und/oder andere Arten von Leistungsmanagementschaltungen enthalten. Leistungsmodule 52 stellen die regulierte Leistung an die jeweiligen darüber liegenden Vorrichtungsdies 22 und Speicherdies 30B bereit. Leistungsmodule 52 sind auch mit den IPD-Chips 30A für Leistungsmanagement und Leistungsspeicherung verbunden. Leistungsmodule 52 erhalten Stromquellen (wie etwa eine Wechselstromquelle), beispielsweise durch Verbindungsleitungen (diese Verbindungsleitungen können den Leistungsmodulen 52 zugrunde liegen und mit ihnen verbunden sein). Diese Stromquellen und die Verbindungsleitungen sind nicht veranschaulicht.
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Gemäß manchen Ausführungsformen der vorliegenden Offenbarung können Leistungsmodule 52 und Vorrichtungsdies 22 eine Eins-zu-Eins-Korrespondenz aufweisen, wobei jedes der Leistungsmodule 52 einem (und nur einem) Vorrichtungsdie 22 entspricht (und davon überlappt werden kann) und jeder Vorrichtungsdie 22 einem der Leistungsmodule 52 (und nur einem) entspricht. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung weisen Leistungsmodule 52 und Vorrichtungsdies 22 eine N-zu-Eins-Korrespondenz auf; dabei entsprechen mehrere Leistungsmodulen 52 dem gleichen Vorrichtungsdie 22 und stellt diesem Leistung bereit. Gemäß noch alternativen Ausführungsformen der vorliegenden Offenbarung weisen Leistungsmodule 52 und Vorrichtungsdies 22 eine Eins-zu-N-Korrespondenz auf; dabei entspricht ein Leistungsmodul 52 mehreren Vorrichtungsdies 22 und stellt diesen Leistung bereit. Leistungsmodule 52 können mit Packagesubstrat 48 durch Lötbereiche 54 gebunden sein. Auf ähnliche Weise können Vorrichtungsdies 22 und IPD-Chips 30A eine Eins-zu-Eins-Korrespondenz, N-zu-Eins, Eins-zu-N-Korrespondenz aufweisen.
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Gemäß manchen Ausführungsformen sind Löcher 65 in Packagesubstrat 48, Interposer 56, Packagekomponente 46/46', TIM 58 und Kühlplatte 60 ausgebildet. Schrauben 69, die an Bolzen 70 befestigt sind, werden durch Löcher 65 eingeführt, so dass Packagesubstrat 48, Interposer 56, Packagekomponente 46/46' und Kühlplatte 60 zusammen befestigt werden, um Systempackage 66 zu bilden, wie in 11A gezeigt. Metallringe, Klammern oder ähnliches, die nicht gezeigt sind, können verwendet werden, um Systempackage 66 zusätzlich zu sichern.
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Wie in 11A gezeigt, wird der elektrische Pfad 72, welcher die Pfade sind, die Vorrichtungsdies 22 mit Leistungsmodul 52 verbinden, durch Platzieren von IPD-Chips 30A dem Vorrichtung-Chip 20 direkt zugrunde liegend, verkürzt. Wenn ein IPD (als IPD-Chip 30A' unter Verwendung gestrichelter Linien gezeigt) beispielsweise mit Packagesubstrat 48 verbunden wird, muss der entsprechende elektrische Pfad 172, da IPD-Chip 30A' zum Speichern von Energie zur Zuführung an Vorrichtung-Chip 22 bei Bedarf verwendet wird, seitwärts von IPD-Chip 30A' und dann zu Vorrichtung-Chip 22 verlaufen. Die elektrischen Pfade 172 sind somit lang. Der elektrische Pfad 72 ist signifikant kürzer als elektrische Pfade 172, da IPD-Chips 30A Vorrichtungsdies 22 direkt zugrunde liegen. Als ein Resultat der kurzen elektrischen Pfade 72 ist die Reaktionszeit des IPD-Chips 30A zur Bereitstellung von Strom viel kürzer. Die Leistung des jeweiligen Power Deliver Netzwerks (PDN) wird somit verbessert.
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Gemäß manchen Ausführungsformen können IPD-Chips 30A, wie in 11A gezeigt, nicht alle Bereiche der zugrunde liegenden Vorrichtungsdies 22 in Anspruch nehmen und diese Bereiche können von Speicherdies 30B genutzt werden. Die Zugriffszeit der Speicherdies 30B durch Vorrichtungsdies 22 wird somit signifikant verkürzt, als wenn man Speicher-Chips 30B auf Packagesubstrat 48, beispielsweise an der als 30B' gezeigten Position, anbringt.
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11B veranschaulicht eine Draufsicht des Systempackage 66 gemäß manchen Ausführungsformen. Mehrere Vorrichtungsdies 22, Speicherdies 30B und IPD-Chips 30A werden im Systempackage 66 für paralleles Rechnen gemäß manchen Ausführungsformen der vorliegenden Offenbarung verwendet. Es wird gewürdigt, dass die Vorrichtungsdies 22 im Systempackage 66 die gleichen Strukturen aufweisen können oder unterschiedliche Strukturen und Layouts. Vorrichtungsdies 22 können als ein Array oder mehrere Arrays, die voneinander verschoben sind, angeordnet sein. Auf ähnliche Weise können IPD-Chips 30A als ein Array oder mehrere Arrays, die voneinander verschoben sind, angeordnet sein, und Speicher-Chips 30B können als ein Array oder mehrere Arrays, die voneinander verschoben sind, angeordnet sein.
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Gemäß manchen Ausführungsformen der vorliegenden Offenbarung befindet sich Packagekomponente 46/46', wie in 11B gezeigt, auf Wafer-Ebene. Packagekomponente 46/46' kann ein rekonstruierter Wafer 46 sein, der in der Draufsicht eine runde Form aufweist, oder ein Schnitt, beispielsweise entlang Linien 47 zum Entfernen nicht-funktionaler Abschnitte, um die Größe des Systempackage 66 zu reduzieren und die Form des Packagesubstrats 48 passend zu machen. Konnektoren 50 sind in 11B ebenfalls gemäß manchen Ausführungsformen veranschaulicht.
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12A und 12B veranschaulichen eine Querschnittsansicht bzw. eine Draufsicht des Systempakets 66 gemäß manchen Ausführungsformen. Wenn IPD-Chips 30A beispielsweise hohe Kapazitätswerte aufweisen sollen, um mehr Strom zu speichern, können die IPD-Chips 30A größer sein als die in 11A und 11B veranschaulichten und können die Räume unter Vorrichtungsdies 22 in Anspruch nehmen. Gemäß diesen Ausführungsformen werden keine Speicherdies auf der gleichen Ebene wie IPD-Chips 30A und durch Vorrichtungsdies 22 überlappt, platziert. 12B veranschaulicht die Draufsicht der in 12A gezeigten Struktur. Gemäß manchen Ausführungsformen kann jeder der IPD-Chips 30A mehrere kleinerer IPD-Chips aufweisen, die parallel geschaltet und in ein Stück gesägt sind, wie in 12A gezeigt, die zeigt, dass vier IPD-Chips als einer parallel geschaltet sind. Die Formgebungsprozesse zum Bilden des Systempackage 66 in 12A und 12B sind im Wesentlichen die gleichen, wie die, die in vorstehenden FIG. gezeigt wurden, außer dass Speicherdies in dem Prozess in 1 nicht gebondet sind.
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13A, 13B, 14A, 14B, 15-19, 20A und 20B veranschaulichen Querschnittsansichten von Zwischenstufen bei der Bildung eines Systempackage gemäß manchen Ausführungsformen der vorliegenden Offenbarung. Diese Ausführungsformen sind den in vorstehenden Absätzen diskutierten Ausführungsformen ähnlich, außer dass statt des Durchführens des Chip-zu-Wafer-Bondens, wie in 1 und 2 gezeigt, die IPD-Chips und die Vorrichtungsdies durch Wafer-zu-Wafer-Bonden gebunden sind. Sofern nichts anderes angegeben ist, sind die Materialien und die Bildungsprozesse der Komponenten in diesen Ausführungsformen im Wesentlichen die gleichen wie die gleichen Komponenten, die durch gleiche Referenzzahlen in den vorherigen Ausführungsformen, die in den vorstehenden FIG. gezeigt sind, angegeben sind. Die Details in Bezug auf den Bildungsprozess und die Materialien der Komponenten, die in 13A, 13B, 14A, 14B, 15-19, 20A und 20B gezeigt sind, finden sich daher in der Erläuterung der vorstehenden Ausführungsformen.
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13A veranschaulicht Vorrichtungswafer 20 und IPD-Wafer 130, die miteinander verbunden werden sollen. Vorrichtungswafer 20 enthält Vorrichtungsdies 22, die bereits unter Bezugnahme auf 1 beschrieben wurden. IPD-Wafer 130 enthält IPD-Chips 30A. IPD-Chips 30A können aus der gleichen Gruppe von Kandidatenchips ausgewählt werden, wie unter Bezugnahme auf 1 beschrieben. Sie werden daher hierin nicht wiederholt. Die IPD-Chips 30A in 13A befinden sich in dem nichtgesägten Wafer 130. Das Halbleitersubstrat 31 (falls vorhanden) und die dielektrischen Schichten in Verbindungsstruktur 33 können beispielsweise kontinuierliche Schichten/Bereiche sein, die sich kontinuierlich durch IPD-Wafer 130 erstrecken. 13B veranschaulicht die perspektivische Ansicht des Vorrichtungswafer 20 und des IPD-Wafer 130.
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14A und 14B veranschaulichen eine Querschnittsansicht bzw. eine perspektivische Ansicht der Struktur, wobei Vorrichtungswafer 20 an IPD-Wafer 130 gebondet ist. Gemäß machen Ausführungsformen der vorliegenden Offenbarung erfolgt das Bonden durch Hybridbonden. Gemäß alternativen Ausführungsformen können andere Verbindungstechniken verwendet werden, wie etwa Lötbonden, direktes Metall-zu-Metall-Bonden oder dergleichen. Als nächstes wird, wie in 15 gezeigt, ein Rückseitenschleifprozess an IPD-Wafer 130 durchgeführt, um Durchkontaktierungen 32 freizulegen. Dann wird Umverteilungsstruktur 38 gebildet, die dielektrische Schichten 40 und RDLs 42 enthält. RDLs 42 sind elektrisch mit den IPDs in IPD-Chips 30A und den aktiven Bauelementen und passiven Bauelementen in Vorrichtungsdies 22 verbunden. Als nächstes werden, wie in 16 gezeigt, Bondpads 44 gebildet. So wird rekonstruierter Wafer 46 gebildet, der Vorrichtungswafer 20, der durch Wafer-zu-Wafer-Bonden mit IPD-Wafer 130 verbunden ist, enthält.
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Rekonstruierter Wafer 46 kann auch ohne Sägen in dem nachfolgenden Montageprozess verwendet werden. 18 veranschaulicht eine beispielhafte perspektivische Ansicht des rekonstruierten Wafer 46, der die runde Form aufweist, die unter Verwendung gestrichelter Linien gezeigt wird. Gemäß alternativen Ausführungsformen wird rekonstruierter Wafer 46 in kleinere Stücke gesägt, beispielsweise die Packages 46' in 17. Rekonstruierter Wafer 46 kann auch in ein einzelnes Package gesägt werden, indem nicht-funktionale Randabschnitte entfernt werden, ähnlich wie in 18 gezeigt. Die Sägelinien (Risslinien) 47 sind dem ähnlich, was in 12B beispielhaft durch die gestrichelten Linien 47 gezeigt ist.
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19 veranschaulicht die Zwischenstufe in dem Montageprozess der Paketkomponente 46/46' mit Packagesubstrat 48, Interposer 56, Kühlplatte 60, Leistungsmodulen 52 und Konnektoren 50. Die Einzelheiten dieser Komponenten sind im Wesentlichen die gleichen, wie unter Bezugnahme auf 10 beschrieben, und werden hier nicht wiederholt. 20A und 20B veranschaulichen eine Querschnittsansicht bzw. eine Draufsicht des resultierenden Systempackage 66. Es wird gewürdigt, dass Vorrichtungsdies 22 in 20B nicht physisch voneinander separiert sind und IPD-Chips 30 nicht physisch voneinander separiert sind. Anders ausgedrückt, Vorrichtungsdies 22 sind physisch als ein integriertes Stück verbunden und IPD-Chips 30A sind physisch als ein integriertes Stück verbunden.
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In den vorstehend veranschaulichten Ausführungsformen wurden einige Prozesse und Merkmale gemäß manchen Ausführungsformen der vorliegenden Offenbarung zum Bilden eines dreidimensionalen (3D) Package diskutiert. Es können auch andere Merkmale und Prozesse enthalten sein. Teststrukturen können beispielsweise enthalten sein, um bei Verifikationstests der 3D-Baugruppen oder 3DIC-Vorrichtungen zu unterstützen. Die Teststrukturen können beispielsweise Testpads enthalten, die in der Umverteilungsschicht oder auf einem Substrat gebildet sind, das das Testen der 3D-Baugruppe oder des 3DIC ermöglicht, die Verwendung von Sonden und/oder Sondenkarten und dergleichen. Das Verifikationstesten kann auf Zwischenstrukturen sowie der Endstruktur durchgeführt werden. Darüber hinaus können die hierin offenbarten Strukturen und Verfahren zusammen mit Testmethoden verwendet werden, die Zwischenverifikation bekannter guter Dies beinhalten, um die Ausbeute zu erhöhen und die Kosten zu senken.
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Die Ausführungsformen der vorliegenden Offenbarung weisen einige vorteilhafte Merkmale auf. Durch Verpacken von IPD-Chips in den direkten elektrischen Pfaden zwischen Vorrichtungsdies (deren Strom von Leistungsmodulen und IPD-Chips zugeführt wird) und den jeweiligen Leistungsmodulen werden die elektrischen Pfade des resultierenden Stromversorgungsnetzes verkürzt. Die Effizienz des Stromversorgungsnetzes wird verbessert. Speicherdies können auch direkt mit den Vorrichtungsdies verbunden werden, um die Zeit, die die Vorrichtungsdies benötigen, um auf die Speicherdies zuzugreifen, zu reduzieren.
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Gemäß manchen Ausführungsformen der vorliegenden Offenbarung umfasst ein Package ein Packagesubstrat; einen Interposer über dem Packagesubstrat und daran gebondet; einen ersten Wafer über dem Interposer und daran gebondet, wobei der erste Wafer unabhängige passive Vorrichtungsdies darin umfasst; und einen zweiten Wafer über dem ersten Wafer und daran gebondet, wobei der zweite Wafer aktive Vorrichtungsdies darin umfasst. In einer Ausführungsform ist der erste Wafer ein rekonstruierter Wafer, der die unabhängigen passiven Vorrichtungsdies umfasst; und ein Verkapselungsmaterial, das die unabhängigen passiven Vorrichtungsdies darin verkapselt, wobei das Verkapselungsmaterial die passiven Vorrichtungsdies voneinander trennt. In einer Ausführungsform umfasst das Package ferner mehrere Speicherdies, die in dem Verkapselungsmaterial verkapselt sind, wobei jeder der mehreren Speicherdies von einem der aktiven Vorrichtungsdies überlappt wird. In einer Ausführungsform sind die unabhängigen passiven Vorrichtungsdies kontinuierlich und physisch miteinander verbunden, um ein integriertes Stück zu bilden. In einer Ausführungsform umfassen der erste Wafer und der zweite Wafer gekrümmte Kanten. In einer Ausführungsform umfasst das Package ferner ein Leistungsmodul, das unter dem Packagesubstrat liegt und daran gebondet ist. In einer Ausführungsform umfasst der erste Wafer ein Halbleitersubstrat; und Halbleiterdurchkontaktierungen, die das Halbleitersubstrat durchdringen, wobei die aktiven Vorrichtungsdies elektrisch mit dem Leistungsmodul durch die Halbleiterdurchkontaktierungen verbunden sind. In einer Ausführungsform umfasst das Package ferner einen Konnektor, der an dem Packagesubstrat befestigt ist. In einer Ausführungsform umfasst das Package ferner eine Schraube, die das Packagesubstrat, den ersten Wafer und den zweiten Wafer durchdringt; und einen Bolzen, der an der Schraube befestigt ist. In einer Ausführungsform umfasst das Package ferner ein thermisches Schnittstellenmaterial; und eine Kühlplatte, die an dem zweiten Wafer durch das thermische Schnittstellenmaterial angebracht ist.
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Gemäß manchen Ausführungsformen der vorliegenden Offenbarung umfasst ein Package unabhängigen passive Vorrichtungsdies, die eine erste Anordnung bilden, wobei die mehreren unabhängigen passiven Vorrichtungsdies Substratdurchkontaktierungen darin umfassen; mehrere aktive Vorrichtungsdies, die eine zweite Anordnung bilden, wobei die mehreren aktiven Vorrichtungsdies die mehreren unabhängigen passiven Vorrichtungsdies überlagern und daran gebondet sind; ein Packagesubstrat, das mehreren unabhängigen passiven Vorrichtungsdies zugrunde liegt; und mehrere Leistungsmodule, die von den mehreren unabhängigen passiven Vorrichtungsdies und den mehreren aktiven Vorrichtungsdies überlappt werden, wobei die mehreren Leistungsmodule elektrisch mit den mehreren unabhängigen passiven Vorrichtungsdies und den mehreren aktiven Vorrichtungsdies verbunden ist. In einer Ausführungsform sind die mehreren aktiven Vorrichtungsdies kontinuierlich und physisch miteinander verbunden, um einen Wafer zu bilden. In einer Ausführungsform umfasst das Package ferner eine Formmasse, die die mehreren unabhängigen passiven Vorrichtungsdies darin formt. In einer Ausführungsform umfasst das Package ferner mehrere Speicherdies, die von den mehreren aktiven Vorrichtungsdies überlappt wird und an diese gebondet sind.
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Gemäß manchen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren Bonden eines Interposers mit einem ersten Package, wobei das erste Package einen Wafer umfasst, der mehrere Vorrichtungsdies darin umfasst, wobei Halbleitersubstrate in den mehreren Vorrichtungsdies kontinuierlich als ein integriertes Substrat verbunden sind; und mehrere passive Vorrichtungsdies, die an den Wafer gebondet sind, wobei die mehreren passiven Vorrichtungsdies zwischen dem Interposer und dem Wafer gebondet ist; Bonden des Interposers an das Packagesubstrat; und Bonden von Leistungsmodulen an das Packagesubstrat, wobei sich die Leistungsmodule auf einer gegenüberliegenden Seite des Packagesubstrats befinden als der Interposer. In einer Ausführungsform umfasst das Verfahren ferner Verkapseln der mehreren passiven Vorrichtungsdies in einem Verkapselungsmaterial; und Polieren des Verkapselungsmaterials und der mehreren passiven Vorrichtungsdies. In einer Ausführungsform werden Substratdurchkontaktierungen in den mehreren passiven Vorrichtungsdies durch das Polieren freigelegt und nach dem Bonden der Leistungsmodule verbinden die Substratdurchkontaktierungen die Leistungsmodule und die mehreren Vorrichtungsdies. In einer Ausführungsform umfasst das Verfahren ferner Bonden mehrerer Speicherdies mit den mehreren Vorrichtungsdies, wobei die mehreren Speicherdies in dem Verkapselungsmaterial verkapselt sind. In einer Ausführungsform umfasst das Verfahren ferner Bonden der mehreren passiven Vorrichtungsdies mit dem Wafer durch einen Chip-zu-Wafer-Bonding-Prozess. In einer Ausführungsform befinden sich die mehreren passiven Vorrichtungsdies in einem ungesägtem Wafer und das Verfahren umfasst ferner Bonden der mehreren passiven Vorrichtungsdies mit dem Wafer durch einen Wafer-zu-Wafer-Bonding-Prozess.
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Vorstehend wurde ein Überblick über die Merkmale mehrerer Ausführungsführungsformen gegeben, so dass der Fachmann besser die Aspekte der vorliegenden Offenbarung verstehen kann. Der Fachmann wird zu würdigen wissen, dass sich die vorliegende Offenbarung ohne weiteres als Grundlage für den Entwurf oder die Modifikation anderer Prozesse und Strukturen zur Ausführung des gleichen Zwecks und/oder dem Erreichen der gleichen Vorteile der hierin vorgestellten Ausführungsformen verwenden lassen. Der Fachmann sollte auch erkennen, dass solche gleichwertigen Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen, und dass sich diverse Veränderungen, Substitutionen und Änderungen daran vornehmen lassen, ohne dass vom Geist und Umfang der vorliegenden Offenbarung abgewichen werden würde.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur
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