CN113471168B - 基于引线键合的tsv多应力可靠性试验芯片结构、装置 - Google Patents

基于引线键合的tsv多应力可靠性试验芯片结构、装置 Download PDF

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Abstract

本发明涉及一种基于引线键合的TSV多应力可靠性试验芯片结构、装置，芯片结构，包括：硅衬底，硅衬底上阵列设置有多个贯通硅衬底上表面和下表面的TSV结构；顶部电极，位于硅衬底的上表面上，用于与TSV结构的顶部相连接；底部电极，位于硅衬底的下表面上，用于与TSV结构的底部相连接；硅衬底上顶部电极和底部电极分别选择性的与TSV结构的端部相连接形成菊花链互连结构或开尔文链互连结构。测试装置包括固定支撑板、测试电路板、多应力加载装置、信号采集装置等。本方案能够方便且全面地实现对实际的单个TSV或者多个TSV链路结构进行多应力加载，实现了通过试验手段科学全面且准确地评估TSV结构的可靠性。

Description

基于引线键合的TSV多应力可靠性试验芯片结构、装置
技术领域
本发明涉及半导体领域，尤其涉及一种基于引线键合的TSV多应力可靠性试验芯片结构、装置。
背景技术
随着先进芯片制程向3nm迈进，晶圆二维平面上晶体管密度逐渐接近物理极限，同时伴随着芯片研发成本的大幅度上升和研发周期的延长。因而，“摩尔定律”已经失灵。基于硅通孔(Through silicon vias,TSV)结构的三维集成封装因此应运而生。三维集成封装通过TSV和堆叠的方式将晶圆进行垂直方向上的集成，从而获得更小尺寸、更高带宽、更低延迟、更高性能的封装芯片，并且还可以与微机电系统(MEMS)实现异构集成，获得功能集成、高性能、低成本的芯片产品。这种显著的优势使得三维封装芯片得到了学术界和工程界的重视，相关产品已经逐渐从实验室走向市场应用。
但是，三维封装芯片也同时带来了新的可靠性问题，需要对其进行科学准确的可靠性评估，才能使相关产品快速走向市场并提高用户使用信心。TSV结构是三维集成封装最为典型和关键的结构之一，在芯片中承担能量、信号通路和机械支撑功能，其可靠性直接影响芯片性能和服役寿命，因而需要对其进行科学全面且准确地可靠性试验与评估。基于TSV的三维封装芯片在其制造和使用过程中需要承受温度、湿度、电流/电压、振动等多应力耦合作用，因而对其进行可靠性试验与评估必须要考虑多应力的耦合影响。而当前已有TSV结构可靠性的研究基本以有限元热仿真为主，缺少试验研究。为数不多的试验研究设计了专用的TSV测试芯片，对其进行了热循环和电偏置测试，但是这些芯片及测试电路均不能实现多应力加载。
发明内容
本发明的目的在于提供一种基于引线键合的TSV多应力可靠性试验芯片结构、装置。
为实现上述发明目的，本发明提供一种基于引线键合的TSV多应力可靠性试验芯片结构，包括：
硅衬底，所述硅衬底上阵列设置有多个贯通所述硅衬底上表面和下表面的TSV结构；
顶部电极，位于所述硅衬底的上表面上，并用于与所述TSV结构的顶部相连接；
底部电极，位于所述硅衬底的下表面上，并用于与所述TSV结构的底部相连接；
在所述硅衬底上，所述顶部电极和所述底部电极分别选择性的与所述TSV结构的端部相连接形成菊花链互连结构或开尔文链互连结构。
根据本发明的一个方面，在所述硅衬底上，所述顶部电极和所述底部电极将选择的所述TSV结构进行首尾相连形成所述菊花链互连结构。
根据本发明的一个方面，在所述硅衬底上，所述底部电极将选择的所述TSV结构的底部同时连接，所述顶部电极与选择的所述TSV结构的顶部一一对应设置形成所述开尔文链互连结构；
所述开尔文链互连结构中的所述TSV结构为三个。
根据本发明的一个方面，所述顶部电极上设置有引线键合部；
所述引线键合部的设置数量与所述顶部电极相连接的所述TSV结构的数量相一致；
所述顶部电极和所述底部电极分别为采用微铸造法制成的薄片电极；
所述顶部电极的所述引线键合部为梯形结构。
为实现上述发明目的，本发明提供一种用于前述的TSV多应力可靠性试验芯片结构的测试装置，包括：
温湿度试验箱，用于对所述TSV多应力可靠性试验芯片结构加载温度应力和湿度应力；
振动台，用于对所述TSV多应力可靠性试验芯片结构加载振动应力；
电源及信号发生器，用于对所述TSV多应力可靠性试验芯片结构加载电应力；
固定支撑板，用于对所述TSV多应力可靠性试验芯片结构进行固定；
测试电路板，用于安装所述固定支撑板，并用于与所述TSV多应力可靠性试验芯片结构电连接和对所述TSV多应力可靠性试验芯片结构(1)进行承载温度监测；
所述TSV多应力可靠性试验芯片结构通过所述顶部电极上的引线键合部与所述测试电路板引线键合连接；
信号采集装置，与所述测试电路板电连接，用于采集电信号。
根据本发明的一个方面，所述固定支撑板设置有贯穿其本体的安装孔；
所述安装孔为阶梯孔，其包括：用于安装所述TSV多应力可靠性试验芯片结构的第一阶梯部分，以及与所述第一阶梯部分相连通的第二阶梯部分；
所述第二阶梯部分的开口面积小于所述TSV多应力可靠性试验芯片结构的外形尺寸；
所述第一阶梯部分的高度小于所述TSV多应力可靠性试验芯片结构的厚度。
根据本发明的一个方面，所述测试电路板设置有贯穿其本体的开孔；
所述开孔的开口大于或等于所述TSV多应力可靠性试验芯片结构外形尺寸，以及小于固定支撑板的外形尺寸；
在所述测试电路板的一侧环绕所述开孔设置有触点，以及与所述触点相连接的接线端子；
在所述测试电路板上与所述开孔相邻的位置设置用于监测所述TSV多应力可靠性试验芯片结构承载温度的热电偶；
所述触点与所述顶部电极上的所述引线键合部引线键合连接。
根据本发明的一个方面，所述测试电路板还设置有配重块安装位、固定安装位，以及与所述配重块安装位可拆卸连接地配重块；
所述配重块安装位在所述开孔的周围环绕设置有多个；
所述固定安装位在靠近所述测试电路板边缘的位置设置有多个。
根据本发明的一个方面，所述固定支撑板采用石英基板制成；
所述TSV多应力可靠性试验芯片结构采用耐高温低膨胀率绝缘胶与所述安装孔相连接；
所述固定支撑板采用耐高温低膨胀率绝缘胶与所述测试电路板相连接。
为实现上述发明目的，本发明提供一种用于前述的测试装置的测试方法，包括：
S1.明确测试目标，即确定多应力类型及载荷参数、TSV多应力可靠性试验芯片结构的类型、测试链路长度及测试的顶部电极；
S2.确定TSV多应力可靠性试验芯片结构1的尺寸参数，设计掩膜版，并进行流片、测试和划片，获得用于测试的TSV多应力可靠性试验芯片结构的裸片；
S3.基于模态分析，并根据振动载荷频率范围确定测试电路板的尺寸参数并设计制造电路板；
S4.选择链路类型，将具有相应链路类型的TSV多应力可靠性试验芯片结构1安装到固定支撑板上，并将固定支撑板安装到测试电路板上；
S5.将感兴趣的顶部电极通过引线键合的方式连接到测试电路板3相应的触点上，并将测试电路板上相应的接线端子33通过耐高温硅胶线连接到电源及信号发生器；
S6.将所述测试电路板安装在振动台上，对测试电路板、固定支撑板、TSV多应力可靠性试验芯片结构组合体的固有频率进行测试，判断是否满足要求，若否，则根据需要通过添加配重块的方式修正测试电路板固有频率；
S7.所述测试电路板、所述固定支撑板、所述TSV多应力可靠性试验芯片结构组合体的固有频率满足要求，则进行多应力可靠性试验与分析。
根据本发明的一种方案，本发明的芯片结构，可以有选择的实现对单个TSV和多个TSV链路进行多应力试验，使用方便且灵活性高。
根据本发明的一种方案，本方案不仅能够实现单一应力的加载测试，还能够方便且全面地实现对实际的TSV芯片结构进行多应力(温度、电流/电压、湿度、振动)加载，实现了通过试验手段科学全面且准确地评估TSV结构的可靠性。
根据本发明的一种方案，本方案的TSV结构多应力可靠性试验芯片结构通过一侧的电极即可实现任意一个TSV结构的单独或组合引出，具有灵活多变的测试样本量，具备成本低、柔性高、模块化的特点，可为TSV结构的可靠性试验与评估提供硬件基础。
根据本发明的一种方案，通过采用在TSV上设置电极的方式不仅能够实现多个TSV结构的多样化连接，还能够方便实现TSV结构的引出，对本发明的灵活测试提供了有效保障。
根据本发明的一种方案，有效解决了基于引线键合的芯片可靠性测试难度大的问题，实现了测试的稳定可靠，以及灵活多样，不仅成本低，而且测试效率高。
根据本发明的一种方案，通过芯片结构、固定支撑板、测试电路板、多应力加载装置(温湿度试验箱、振动台、电源及信号发生器等)、信号采集装置等所组成的整体有效实现了多应力条件下的可靠性测试，其中，芯片结构的链路和电极设计提供了可供选择的被测对象，固定支撑板和测试电路板的特殊设计提供了多应力加载的途径，多应力加载装置以及信号采集系统提供了多应力来源与信号采集。
根据本发明的一种方案，测试电路板上通过电路板配重块安装孔及配重块的设计，可以确保测试装置固有频率处于试验目标频率范围内，进而方便地进行振动应力加载。
附图说明
图1是示意性表示根据本发明的一种实施方式的TSV多应力可靠性试验芯片结构的结构图；
图2是示意性表示图1中x位置的结构放大图；
图3是示意性表示根据本发明的一种实施方式的TSV结构的结构图；
图4是示意性表示根据本发明的另一种实施方式的TSV多应力可靠性试验芯片结构的结构图；
图5是示意性表示图4中y位置的结构放大图；
图6是示意性表示图5中结构的电路连接图；
图7是示意性表示根据本发明的一种实施方式的固定支撑板的结构图；
图8是示意性表示根据本发明的一种实施方式的TSV多应力可靠性试验芯片结构与固定支撑板的安装结构图；
图9是示意性表示根据本发明的一种实施方式的测试线路板的结构图；
图10是示意性表示根据本发明的一种实施方式的测试线路板的背面结构图；
图11是示意性表示根据本发明的一种实施方式的测试线路板与固定支撑板和TSV多应力可靠性试验芯片结构的组装结构图；
图12是示意性表示图11中z位置的结构放大图；
图13是示意性表示根据本发明的一种实施方式的测试方法的流程图。
具体实施方式
为了更清楚地说明本发明实施方式或现有技术中的技术方案，下面将对实施方式中所需要使用的附图作简单地介绍。显而易见地，下面描述中的附图仅仅是本发明的一些实施方式，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
在针对本发明的实施方式进行描述时，术语“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”所表达的方位或位置关系是基于相关附图所示的方位或位置关系，其仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此上述术语不能理解为对本发明的限制。
下面结合附图和具体实施方式对本发明作详细地描述，实施方式不能在此一一赘述，但本发明的实施方式并不因此限定于以下实施方式。
结合图1和图2所示，根据本发明的一种实施方式，本发明的一种基于引线键合的TSV多应力可靠性试验芯片结构，包括：硅衬底11、顶部电极12，底部电极13。在本实施方式中，硅衬底11上阵列设置有多个贯通硅衬底11上表面111和下表面112的TSV结构113；顶部电极12位于硅衬底11的上表面上，并用于与TSV结构113的顶部相连接；底部电极13位于硅衬底11的下表面上，并用于与TSV结构113的底部相连接。在本实施方式中，在硅衬底11上，通过选择性的将顶部电极12和底部电极13与TSV结构113的端部相连接形成菊花链互连结构或开尔文链互连结构。
如图3所示，根据本发明的一种实施方式，TSV结构113在三维芯片中承担着信号、能量通路以及机械支撑功能。在本实施方式中，硅衬底11上设置的TSV结构113包括硅通孔11a，附着在硅通孔11a内侧面上的绝缘层11b，附着在绝缘层11b内侧面上的隔离层11c，附着在隔离层11c上的种子层11d，以及填充在种子层11d中的柱状体11e；柱状体11e采用导电材料填充而成，在其填充成型后整体呈柱状，其相对的两端分别处于硅衬底11的上表面111和下表面112上。在本实施方式中，在柱状体11e的相对两端还设置有一定厚度的重分布层11f，重分布层11f的材料也为导电材料，其可设置为与柱状体11e一致的导电材料，也可以为不同的，可根据需要进行设置。
在本实施方式中，硅通孔11a采用深硅刻蚀、化学气相沉积、溅射、电镀、化学机械抛光等工艺在硅晶圆上制备的孔。
在本实施方式中，绝缘层11b采用二氧化硅制成；隔离层11c采用金属钽制成；种子层11d采用沉积铜制成；柱状体11e采用电镀铜制成；重分布层11f采用金属铜制成。
在评估TSV结构可靠性时需要考虑两个方面，一是单个TSV结构的可靠性，一个是多个TSV结构和两端电极组成的链路的可靠性。在本实施方式中，本方案的TSV多应力可靠性试验芯片结构为用于测试上述两个方面的可靠性，采用开尔文链和菊花链进行TSV结构进一步连接设置。具体如下：
结合图1和图2所示，根据本发明的一种实施方式，在硅衬底11上，顶部电极12和底部电极13将选择的TSV结构113进行首尾相连形成菊花链互连结构。在本实施方式中，可选取硅衬底11上的部分或全部TSV结构113进行菊花链互连结构的搭建。在本实施方式中，在硅衬底11的上表面111上，将顶部电极12与TSV结构113的顶部相连接，其中，处于菊花链互连结构起始位置和终点位置的TSV结构113的顶部单独设置顶部电极12，其余TSV结构113的顶部通过顶部电极12两两相连；在硅衬底11的下表面112上，将底部电极13与TSV结构113的底部两两相连，其中底部电极13与顶部电极12是相对错位设置的；通过上述设置，实现了各TSV结构113的首尾连接，并且可通过顶部电极12将每一个TSV结构113引出。
在本实施方式中，顶部电极12上设置有引线键合部121。其中，引线键合部121的设置数量与顶部电极12相连接的TSV结构113的数量相一致。例如，处于菊花链互连结构起始位置和终点位置的顶部电极12的引线键合部121为一个，而与相邻两个TSV结构113相连的顶部电极12上的引线键合部121则为两个。需要注意的是，在本方案中，只通过顶部电极12对TSV结构113进行引出，进而在底部电极13上并不具有用于引线的结构。
根据本发明的一种实施方式，顶部电极12和底部电极13分别为采用微铸造法制成的薄片电极。通过采用微铸造方法制备电极，可基于毛细作用和液桥断裂原理，可快速大量进行芯片结构中的电极制备和图形化，相比于传统光刻、溅射等方法，具备成本低、良率高、材料选择性好等优点。
在本实施方式中，顶部电极12的引线键合部121为梯形结构。通过将引线键合部121设置为梯形(即横截面为梯形)，其形状和尺寸是经过与芯片结构相匹配的特殊设计，可有效降低测试链路中非TSV部分的电阻的同时还能够去除链路中其它因素对测试结果的影响。进而使得本发明的电极具有电阻小、成本低、工艺流程短、材料选择性好、可大量快速制备等优点，极大的降低了链路中非TSV部分对可靠性试验结果的影响。
在本实施方式中，TSV结构113中硅通孔11a的直径D，TSV结构113间的节距(Pitch)，设置TSV结构113的硅衬底11的厚度t，硅衬底11的长度L和硅衬底11的宽度W等关键参数均根据需要搭建的菊花链互连结构预先设置完成。此外，还可通过预先改变上述参数，以使得本方案的芯片结构能够用于探究不同参数(如孔径、节距等)对TSV结构连接构成的菊花链互连结构的可靠性的影响。
在本实施方式中，在同一硅衬底11可设置多个菊花链互连结构，以实现同一硅衬底11上可以完成多个样本量的试验。
结合图4、图5、图6所示，根据本发明的另一种实施方式，在硅衬底11上，底部电极13将选择的TSV结构113的底部同时连接，顶部电极12与选择的TSV结构113的顶部一一对应设置形成开尔文链互连结构。在本实施方式中，在同一硅衬底11可设置至少一个开尔文链互连结构。其中，每个开尔文链互连结构中的TSV结构113选择设置有三个。在本实施方式中，在硅衬底11的上表面111上，将顶部电极12与TSV结构113的顶部一一对应的连接，通过顶部电极12将每一个TSV结构113引出；在硅衬底11的下表面112上，将底部电极13与三个TSV结构113的底部均连相连。通过上述设置，每三个TSV结构113构成一个开尔文链互连结构，可采用四线法测试单个TSV结构113的电阻，同时还兼顾了消除电极电阻影响的优点。
在本实施方式中，顶部电极12上设置有引线键合部121。其中，引线键合部121的设置数量与顶部电极12相连接的TSV结构113的数量相一致。例如，处于开尔文链互连结构的顶部电极12的引线键合部121为一个。需要注意的是，在本方案中，只通过顶部电极12对TSV结构113进行引出，进而在底部电极13上并不具有用于引线的结构。
在本实施方式中，TSV结构113中硅通孔11a的直径D，TSV结构113间的节距(Pitch)，设置TSV结构113的硅衬底11的厚度t，硅衬底11的长度L和硅衬底11的宽度W等关键参数均根据需要搭建的开尔文链互连结构预先设置完成。此外，还可通过预先改变上述参数，以使得本方案的芯片结构能够用于探究不同参数(如孔径、节距等)对TSV结构连接构成的开尔文链互连结构的可靠性的影响。
在本实施方式中，在同一硅衬底11可设置多个开尔文链互连结构，以实现同一硅衬底11上可以完成多个样本量的试验。
根据本发明的一种实施方式，本发明中具有菊花链互连结构的芯片结构和具有开尔文链互连结构的芯片结构均通过设计掩膜版并采用成熟工艺流片，其中，可将两种芯片在同一片晶圆上进行流片，划片后可得到相应芯片裸片，裸片外尺寸为：L(长)×W(宽)×t(厚)。为了能够直接将温度和湿度直接加载到TSV结构113，不再对裸片进行封装。然后对芯片进行测试，淘汰不合格的裸片。
本发明的TSV多应力可靠性试验芯片结构通过上述设置的结构可将电极引出后，连接到数字采集系统进行测试。而且本方案基于上述结构实现了在多应力环境下的可靠性测试。
根据本发明的一种实施方式，本方案中所述的应力是指可靠性工程领域中的“广义应力”，包括电/磁、力/力矩等工作载荷，以及温度、湿度、电、振动等环境应力，与力学上的“应力”概念存在区别。而本发明所设计的多应力可靠性试验，主要针对温度、湿度、电、振动四种应力。
为实现上述多应力的可靠性测试，在本方案中采用相应的测试装置实现。
根据本发明的一种实施方式，本发明提供一种用于前述的TSV多应力可靠性试验芯片结构的测试装置，包括：温湿度试验箱、振动台、电源及信号发生器、固定支撑板2、测试电路板3和信号采集装置。在本实施方式中，温湿度试验箱用于对TSV多应力可靠性试验芯片结构1加载温度应力和湿度应力；振动台用于对TSV多应力可靠性试验芯片结构1加载振动应力；电源及信号发生器用于对TSV多应力可靠性试验芯片结构1加载电应力；固定支撑板2用于对TSV多应力可靠性试验芯片结构1进行固定；测试电路板3用于安装固定支撑板2，并用于与TSV多应力可靠性试验芯片结构1电连接和对TSV多应力可靠性试验芯片结构1进行承载温度监测。在本实施方式中，TSV多应力可靠性试验芯片结构1通过顶部电极12上的引线键合部121与测试电路板3引线键合连接。信号采集装置与测试电路板3电连接，用于采集电信号。
结合图7和图8所示，根据本发明的一种实施方式，固定支撑板2设置有贯穿其本体的安装孔21，固定支撑板2的尺寸为：a(宽)×b(长)×c(厚)。在本实施方式中，安装孔21为阶梯孔，其包括：用于安装TSV多应力可靠性试验芯片结构1的第一阶梯部分211，其尺寸为d(长)×e(宽)×f(高)，以及与第一阶梯部分211相连通的第二阶梯部分212，其开口尺寸为n(长)×m(宽)；第二阶梯部分212的开口面积小于TSV多应力可靠性试验芯片结构1的外形尺寸，即n＜L，m＜W；第一阶梯部分211的开口与芯片结构的外形相匹配，即d≥L，e≥W；第一阶梯部分211的高度小于TSV多应力可靠性试验芯片结构1的厚度，即f＜t。
在本实施方式中，固定支撑板2采用石英基板制成，在其上设置贯通的安装孔21安装TSV多应力可靠性试验芯片结构1可实现芯片结构上下表面都能与周围环境充分接触。在本实施方式中，TSV多应力可靠性试验芯片结构1采用耐高温低膨胀率绝缘胶安装到安装孔21中。
通过上述设置，采用硬度高的固定支撑板2有效保证了整个芯片结构的结构稳定、平整，对避免芯片结构的弯曲变形有利，进而对避免产生测量误差有益。
结合图9、图10、图11所示，根据本发明的一种实施方式，测试电路板3设置有贯穿其本体的开孔31。在本实施方式中，测试电路板3为矩形双层板，其外形尺寸为：Lp(长)×Wp(宽)，开孔31为处于测试电路板3中心位置的矩形孔，其开口尺寸为：x(宽)×y(长)。在本实施方式中，开孔31的开口大于或等于TSV多应力可靠性试验芯片结构1外形尺寸，以及小于固定支撑板2的外形尺寸，即：a＞x≥W，b＞y≥L。在本实施方式中，固定支撑板2采用耐高温低膨胀率绝缘胶与测试电路板3相连接，且位于测试电路板3的一侧，同时，TSV多应力可靠性试验芯片结构1与开口31相对准的处于开口31内。
结合图9和图12所示，在本实施方式中，在测试电路板3的一侧环绕开孔31设置有触点32，以及与触点32相连接的接线端子33。在本实施方式中，触点32与顶部电极12上的引线键合部121引线键合连接。将接线端子33通过导线连接到电源及信号发生器即可实现加载电应力或者测试电参数。通过上述设置，将待测试的芯片结构安装到测试电路板3上时，可基于芯片结构上的顶部电极12由测试和加载需要来决定其与触点的连接位置和连接方式，进而使得本方案的测试装置具备优良的测试柔性。
在本实施方式中,在测试电路板3上与开孔31相邻的位置设置用于监测TSV多应力可靠性试验芯片结构1承载温度的热电偶。通过上述设置，可有效实现对测试过程中的TSV多应力可靠性试验芯片结构1的承载温度进行实施监测，以保证测试过程的多应力的准确采集。
结合图9、图10和图11所示，根据本发明的一种实施方式，测试电路板3设置有配重块安装位34、固定安装位35，以及与配重块安装位34可拆卸连接地配重块36。在本实施方式中，配重块安装位34在开孔31的周围环绕设置有多个；固定安装位35在靠近测试电路板3边缘的位置设置有多个。在本实施方式中，通过固定安装位35可实现连接有待测试的芯片结构的测试电路板3被安装在相应的测试平台上，以保证测试过程的稳定。
根据本发明的一种实施方式，本发明的测试装置的固有频率由其本身的几何参数、材料、边界条件所确定。进而，本发明的测试装置在振动测试前需要明确所要加载的振动频率范围和振动量级。在进行振动应力测试时，所采用的振动应力的频率范围和振动量级需要在测试装置可加载的振动频率和振动量级范围内。在本实施方式中，测试电路板3、固定支撑板2的设计尺寸、开孔位置等需要进行有限元模态分析计算其固有频率，反复修正改进确保测试电路板3、固定支撑板2、TSV多应力可靠性试验芯片结构1在组合状态下的固有频率被加载的振动应力频率范围和振动量级所覆盖。
如图11所示，根据本发明的一种实施方式，在测试电路板3上设置有配重块安装位34。进而可通过选择性的安装配重块36改变测试电路板3的固有频率。在本实施方式中，测试电路板3的固有频率可通过模态分析来确定(例如有限元分析或者扫频试验)。配重块36的质量选择可以由有限元模态分析计算或者实际扫频试验来确定，反复修正改进，直至满足试验测试需求。
为进一步说明本方案，结合附图1至13对本方案的测试装置的测试流程做进一步说明。
(1)明确测试目标，即确定多应力类型(如温度、湿度、电应力、振动中的至少一种)及载荷参数(如温度范围和加载周期、湿度范围和加载周期、电应力范围和加载周期、振动评率范围和振动量级)、TSV多应力可靠性试验芯片结构1的类型(测试对象)、测试链路长度及测试的顶部电极等；
(2)确定TSV多应力可靠性试验芯片结构1的尺寸参数，设计掩膜版，并进行流片、测试和划片，获得用于测试的TSV多应力可靠性试验芯片结构1的裸片；
(3)基于模态分析，并根据振动载荷频率范围确定测试电路板3的尺寸参数并设计制造电路板；
(4)选择链路类型，将具有相应链路类型的TSV多应力可靠性试验芯片结构1安装到固定支撑板2上，并将固定支撑板2安装到测试电路板3上；
(5)将感兴趣的顶部电极通过引线键合的方式连接到测试电路板3相应的触点上，并将测试电路板3上相应的接线端子33通过耐高温硅胶线连接到电源及信号发生器或者信号采集装置(如数字采集系统)；
(6)将测试电路板3安装在振动台上，对测试电路板3、固定支撑板2、TSV多应力可靠性试验芯片结构1组合体的固有频率进行测试，判断是否满足要求，若否，则根据需要通过添加配重块的方式修正测试电路板3固有频率；
(7)测试电路板3、固定支撑板2、TSV多应力可靠性试验芯片结构1组合体的固有频率满足要求，则进行多应力可靠性试验与分析。
通过上述设置，本发明中的芯片结构、固定支撑板、测试电路板所组成的整体结构可以方便地实现多应力加载，进而可方便灵活的实现多应力可靠性测试。其中，芯片结构采用裸片安装在固定支撑板的阶梯孔中，其上表面高于固定支撑板，从而使顶部电极高度高于固定支撑板。而芯片结构的底部电极通过阶梯孔裸露在测试环境中。通过上述设置，充分使得整个芯片结构的两端电极和TSV结构直接暴露在试验环境中，由此可进一步方便地加载温度、湿度应力。
通过上述设置，本发明的芯片结构中的两端电极均为薄片电极，采用微铸造方法制备，其材料选择性好，电阻值小。进而可根据预定的测试目标，将顶部电极可选择性的经引线键合连接到测试电路板上的触点，在加载电应力时可大幅度降低链路中非TSV部分的影响。
通过上述设置，本发明的测试电路板可选择的安装配重块，可以有效确保测试装置固有频率处于试验目标频率范围内，进而方便地进行振动应力加载。
上述内容仅为本发明的具体方案的例子，对于其中未详尽描述的设备和结构，应当理解为采取本领域已有的通用设备及通用方法来予以实施。
以上所述仅为本发明的一个方案而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.基于引线键合的TSV多应力可靠性试验芯片结构测试方法，其特征在于，所述测试方法基于TSV多应力可靠性试验芯片结构(1)的测试装置实现；其中，所述TSV多应力可靠性试验芯片结构(1)包括：
硅衬底(11)，所述硅衬底(11)上阵列设置有多个贯通所述硅衬底(11)上表面(111)和下表面(112)的TSV结构(113)；
顶部电极(12)，位于所述硅衬底(11)的上表面上，并用于与所述TSV结构(113)的顶部相连接；
底部电极(13)，位于所述硅衬底(11)的下表面上，并用于与所述TSV结构(113)的底部相连接；
在所述硅衬底(11)上，所述顶部电极(12)和所述底部电极(13)分别选择性的与所述TSV结构(113)的端部相连接形成菊花链互连结构或开尔文链互连结构；
所述测试装置包括：
温湿度试验箱，用于对所述TSV多应力可靠性试验芯片结构(1)加载温度应力和湿度应力；
振动台，用于对所述TSV多应力可靠性试验芯片结构(1)加载振动应力；
电源及信号发生器，用于对所述TSV多应力可靠性试验芯片结构(1)加载电应力；
固定支撑板(2)，用于对所述TSV多应力可靠性试验芯片结构(1)进行固定；
测试电路板(3)，用于安装所述固定支撑板(2)，并用于与所述TSV多应力可靠性试验芯片结构(1)电连接和对所述TSV多应力可靠性试验芯片结构(1)进行承载温度监测；
所述TSV多应力可靠性试验芯片结构(1)通过所述顶部电极(12)上的引线键合部(121)与所述测试电路板(3)引线键合连接；
信号采集装置，与所述测试电路板(3)电连接，用于采集电信号；
测试方法包括：
S1.明确测试目标，即确定多应力类型及载荷参数、TSV多应力可靠性试验芯片结构(1)的类型、测试链路长度及测试的顶部电极；
S2.确定TSV多应力可靠性试验芯片结构(1)的尺寸参数，设计掩膜版，并进行流片、测试和划片，获得用于测试的TSV多应力可靠性试验芯片结构(1)的裸片；
S3.基于模态分析，并根据振动载荷频率范围确定测试电路板(3)的尺寸参数并设计制造电路板；
S4.选择链路类型，将具有相应链路类型的TSV多应力可靠性试验芯片结构(1)安装到固定支撑板(2)上，并将固定支撑板(2)安装到测试电路板(3)上；
S5.将感兴趣的顶部电极通过引线键合的方式连接到测试电路板(3)相应的触点上，并将测试电路板(3)上相应的接线端子33通过耐高温硅胶线连接到电源及信号发生器；
S6.将所述测试电路板(3)安装在振动台上，对测试电路板(3)、固定支撑板(2)、TSV多应力可靠性试验芯片结构(1)组合体的固有频率进行测试，判断是否满足要求，若否，则根据需要通过添加配重块的方式修正测试电路板(3)固有频率；
S7.所述测试电路板(3)、所述固定支撑板(2)、所述TSV多应力可靠性试验芯片结构(1)组合体的固有频率满足要求，则进行多应力可靠性试验与分析。
2.根据权利要求1所述的测试方法，其特征在于，在所述硅衬底(11)上，所述顶部电极(12)和所述底部电极(13)将选择的所述TSV结构(113)进行首尾相连形成所述菊花链互连结构。
3.根据权利要求1所述的测试方法，其特征在于，在所述硅衬底(11)上，所述底部电极(13)将选择的所述TSV结构(113)的底部同时连接，所述顶部电极(12)与选择的所述TSV结构(113)的顶部一一对应设置形成所述开尔文链互连结构；
所述开尔文链互连结构中的所述TSV结构(113)为三个。
4.根据权利要求2或3所述的测试方法，其特征在于，所述顶部电极(12)上设置有引线键合部(121)；
所述引线键合部(121)的设置数量与所述顶部电极(12)相连接的所述TSV结构(113)的数量相一致；
所述顶部电极(12)和所述底部电极(13)分别为采用微铸造法制成的薄片电极；
所述顶部电极(12)的所述引线键合部(121)为梯形结构。
5.根据权利要求4所述的测试方法，其特征在于，所述固定支撑板(2)设置有贯穿其本体的安装孔(21)；
所述安装孔(21)为阶梯孔，其包括：用于安装所述TSV多应力可靠性试验芯片结构(1)的第一阶梯部分(211)，以及与所述第一阶梯部分(211)相连通的第二阶梯部分(212)；
所述第二阶梯部分(212)的开口面积小于所述TSV多应力可靠性试验芯片结构(1)的外形尺寸；
所述第一阶梯部分(211)的高度小于所述TSV多应力可靠性试验芯片结构(1)的厚度。
6.根据权利要求5所述的测试方法，其特征在于，所述测试电路板(3)设置有贯穿其本体的开孔(31)；
所述开孔(31)的开口大于或等于所述TSV多应力可靠性试验芯片结构(1)外形尺寸，以及小于固定支撑板(2)的外形尺寸；
在所述测试电路板(3)的一侧环绕所述开孔(31)设置有触点(32)，以及与所述触点(32)相连接的接线端子(33)；
在所述测试电路板(3)上与所述开孔(31)相邻的位置设置用于监测所述TSV多应力可靠性试验芯片结构(1)承载温度的热电偶；
所述触点(32)与所述顶部电极(12)上的所述引线键合部(121)引线键合连接。
7.根据权利要求6所述的测试方法，其特征在于，所述测试电路板(3)还设置有配重块安装位(34)、固定安装位(35)，以及与所述配重块安装位(34)可拆卸连接地配重块(36)；
所述配重块安装位(34)在所述开孔(31)的周围环绕设置有多个；
所述固定安装位(35)在靠近所述测试电路板(3)边缘的位置设置有多个。
8.根据权利要求7所述的测试方法，其特征在于，所述固定支撑板(2)采用石英基板制成；
所述TSV多应力可靠性试验芯片结构(1)采用耐高温低膨胀率绝缘胶与所述安装孔(21)相连接；
所述固定支撑板(2)采用耐高温低膨胀率绝缘胶与所述测试电路板(3)相连接。
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