CN217522001U - 测试结构、量子芯片 - Google Patents

Abstract

本申请公开了一种测试结构、量子芯片，属于量子芯片封装领域。测试结构包括第一导线、第二导线以及多个导电柱和多个第一测量线。其中第一导线和第二导线位于异面，并且通过彼此间隔排布的多个导电柱连接形成被测电路。各个第一测量线独立地连接第一导线，从而使任意相邻的两个第一测量线之间具有两个导电柱。由此，利用测试结构中的各个第一测量线可以实现对任意的一组导电柱与其间的第一导线和第二导线的连通性进行测量。

Description

测试结构、量子芯片

技术领域

本申请属于量子芯片封装领域，具体涉及一种测试结构、量子芯片。

背景技术

当前，量子芯片通常采用平面结构设计。然而，随着量子芯片中的量子比特的数量越来越多，平面结构设计已经越来越难以满足实际需求。例如，平面结构会导致量子芯片的体积太大，而这不利于提高量子芯片的集成和小型化。同时，诸如超导量子芯片在测试和运行过程中所使用的制冷机的内部空间有限，这也限制量子芯片的体积不能过大。

那么，亟需寻求解决量子芯片体积过大的问题的方案。在此基础上，量子芯片的立体封装被提出，其中尤以倒装焊方案较为突出。然而，倒装焊方案的工艺要求高，封装后的量子芯片的性能参数与设计参数容易出现不可知的波动，因此，有必要对倒装焊量子芯片进行测试。

实用新型内容

有鉴于此，本申请公开了一种测试结构、量子芯片。该方案能够被用于量子芯片的制作过程中，以改进制作工艺。通过利用该测试结构进行测试可以预先进行筛选，从而有利于提高所制作的量子芯片的良品率，并且有助于降低量子芯片的制作成本。

本申请示例的方案，通过如下内容实施。

在第一方面，本申请示例提出了一种应用于量子芯片的测试结构，其中的量子芯片具有异面的第一表面和第二表面。

该测试结构包括：

第一导线，配置于第一表面；

第二导线，配置于第二表面；

彼此间隔排布的多个导电柱，每个导电柱被配置为通过两端分别与第一导线和第二导线电连接，从而由第一导线和多个导电柱和第二导线构成被测电路；以及

多个第一测量线，配置于所述第一表面，各自分别独立地与第一导线电连接，以使任意相邻的两个第一测量线之间具有两个导电柱。

该测试结构通过于量子芯片中的两异面(第一表面和第二表面)分别配置导线(第一导线和第二导线)，再配以第一测量线，以备对量子芯片的测试之用。利用该测试结构进行测试，可以测定导电柱与第一导线、第二导线的通断情况，以便识别出导电柱与第一导线、第二导线互连合格的量子芯片，从而有助于尽早地将不合格的量子芯片筛选掉，进而可避免对其进行后续加工操作，也因此可以减少加工的工序中的不必要浪费。由此，在测试合格的量子芯片进行后续加工所获得产品的良率也得以提高。

其中，导电柱被用以实现与在两异面分别配置的第一导线、第二导线电连接。因此，当导电柱、第一导线和第二导线连接形成电路通时，则表明量子芯片中的该两个异面被配置到预期的位置，那么，相应地量子芯片上的位于该两个异面的其他构件(如总线、谐振腔等)亦应当被正确地配置。如此，将前述之总线在两异面的多个连接点位，通过前述第一导线、第二导线以及各个导电柱组成的被测电路对应起来，从而可以根据对该测试结构中的每组导电柱的通断情况的测定，来相应地确定上述总线各个连接点位处的通断状态。

那么，通过本申请示例的方案可以将对整条总线的测试，转换为对测试结构的各导电柱的测试，从而简化了测试操作，并降低了对测试设备的要求。

简言之，通过配置上述测试结构，可以将对前述的总线的直接测试操作转换为对该测试结构的检测操作。使用该测试结构进行测定，可以使测试方式简化、测试设备和仪器的操作便利化。并且，利用该测试结构还可以实现对总线于哪个位置发生断路进行准确的判断，从而便于进行识别和处理。

根据本申请的一些示例，测试结构还包括第二测量线和第三测量线，第二测量线和第三测量线分别与被测电路的两端电性连接。

根据本申请的一些示例，测试结构还包括多个环绕柱体，多个环绕柱体围绕导电柱呈环形布置。

根据本申请的一些示例，多个导电柱中的各个导电柱分别独立地为金属柱或超导柱。

根据本申请的一些示例，第一导线和第二导线在预设平面的投影呈线性结构。

根据本申请的一些示例，测试结构中的多个导电柱各自选择为铟柱。

在第二方面，本申请的示例提出了一种量子芯片，其包括：

具有异面的第一表面和第二表面的芯片本体；以及

前述之测试结构，测试结构配置于芯片本体。

根据本申请的一些示例，芯片本体具有第一芯片和第二芯片，第一表面配置于第一芯片，第二表面配置于第二芯片。

根据本申请的一些示例，测试结构的数量为多个；

或者，测试结构的数量为多个，且全部的测试结构各自独立地位于芯片本体的第一区域或第二区域，第一区域位于芯片本体的边缘，第二区域远离第一区域。

根据本申请的一些示例，量子芯片为倒装焊量子芯片，第一芯片和第二芯片沿预设方向叠放。

根据本申请的一些示例，在垂直于预设方向的投影平面，第二芯片的投影位于第一芯片的投影之内。

有益效果：

与现有技术相比，本申请示例的测试结构通过在量子芯片的两个异面中的第一表面制作第一导线、第二表面制作第二导线，并且还配置用于电连接第一导线和第二导线的多个导电柱，从而形成被测电路。在此基础上，再利用测试结构中的用于电连接第一导线和第二导线的多个第一测量线对被测电路进行测试。那么通过测试可判断被测电路的通断以及当断路存在时的断路位置。并且，进一步基于测试的结果还可以对量子芯片中的总线的通断情况进行推断，从而使测量总线的通断的不便问题被克服。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，以下将对实施例或现有技术描述中所需要使用的附图作简单地介绍。

图1为本申请实施例提供的测试结构中的第一导线、第二和导电柱的分布方式的结构示意图；

图2示出了图1中的俯视结构示意图；

图3示出了本申请实施例提供测试结构中的第一测量线的连接方式的结构示意图；

图4示出了本申请实施例提供测试结构中的第一测量线、第二测量线和第三测量线的连接方式的结构示意图；

图5示出了本申请实施例中的导电柱与环绕柱体分布方式的结构示意图；

图6示出了本申请示例中具有两个测试结构的量子芯片的版图的结构示意图；

图7示出了本申请示例中具有两个测试结构并且具有谐振腔和量子比特的量子芯片的版图的结构示意图；

图8示出了本申请示例中的基于测试结构的量子芯片的测试方法的流程示意图。

图标：101-第一表面；102-第二表面；21-第一导线；22-第二导线；23-导电柱；24-第一测量线；25-第二测量线；26-第三测量线；27-环绕柱体；30-测试结构；40-总线；50-谐振腔；60-量子比特。

具体实施方式

倒装焊是通过将上下层的独立结构通过位于其间的导电结构进行连接的电路封装互连技术。倒装焊互连技术的使用可以减小量子芯片的体积。但是，这对倒装焊的技术要求相对较高。例如，上下层的对位需要很精确，否者可能会导致互连失败。

在倒装焊量子芯片中，将两个平面的芯片(具有各种适当配置的电路元器件和线路)进行层状的堆叠。将上层芯片(记为Flip)倒扣在下层芯片(记为Base)的上面，二者的中间通过铟柱进行压合。

并且为了便于进行布线和各种电路元器件的布局，结合倒装焊互连技术，会对量子芯片中的耦合结构进行相应的设计。例如将耦合的两个元器件(如超导量子芯片中的谐振腔、总线、X线或者Z线等)中的一者配置于倒装焊芯片的Flip，另一者则配置于Base；或者将前述两个元件其中一者分别于Flip和Base进行异面配置，同时该一者与其中的另一个元件设置在同一层的部分在该同一层内进行耦合。

在实践中，发明人将应用于量子芯片中的谐振腔和总线进行同面耦合。并且其中的总线被构造为两部分且分别配置到量子芯片的异面，同时总线的前述两部分中的一部分与谐振腔在同面内耦合。总线被构造为的且分布于异面的上述两部分通过倒装互连技术实现连接。

但是正因为前述倒装焊互连技术导致以上述方式构建的总线可能存在失败的风险，因此，在倒装焊互连之后对这样分布方式的总线进行测试是很有必要的。

然而，在实际测试中，发明人发现准确判断总线是否存在断路是很难以实现的。经过分析认为，在室温下，由于一根总线会在Base和Flip上下穿梭，且Base和Flip往往会加入氮化钛和铟等材料，导致无法通过测量总线的电阻判断总线的通断。此外，由于总线的两个pad(焊盘)之间的间距太大，超出探针台所测量的范围，因此也无法用探针台测试总线的通断。

发明人于本申请中提出了一些方案，以便克服上述问题。下面将结合图1至图8对随后被提及的示例方案进行公开。

为了能够更方便地对异面分布的总线40(于后文以及图7示出)进行测试，于本申请的示例中，发明人提出了一种应用于量子芯片的测试结构30。

其中的量子芯片具有第一表面101和第二表面102，且二者异面。针对不同构造方式的量子芯片，第一表面101和第二表面102可以按照相应的不同方式进行布置。例如，当量子芯片是基于前述的倒装焊互连技术的倒装焊量子芯片时，则前述的第一表面101可以位于Base，第二表面102位于Flip，从而而实现第一表面和第二表面的异面分布；反之亦然。或者，在倒装焊量子芯片中，异面的第一表面101和第二表面102也可以都位于Base或都位于Flip；或者，在非倒装焊量子芯片中，也可以于不同的位置构建或形成上述异面的第一表面101和第二表面102。

该测试结构30包括第一导线21、第二导线22、导电柱23以及第一测量线24。其中，第一导线21用以配置在量子芯片的第一表面101，第二导线22则用以配置于量子芯片的第二表面102。第一导线21对应于总线40的与谐振腔50共面耦合的部分，而第二导线22则对应于总线40的与前述耦合的部分异面的另一部分。

由于第一导线21和第二导线22处于异面位置，而为了在量子芯片中使用，第一导线21和第二导线22被要求连通。本申请示例中，第一导线21和第二导线22通过导电柱23进行连接。

导电柱23采用导电材料制作，且示例性可以是金属材料。因此，导电柱23可以是金属柱。可选地，导电柱23例如为铟柱(同样可以作为超导材料使用)，相应地，导电柱23也可以为超导柱。由于存在多个导电柱23的情况，因此，各个导电柱23的制作材料可以分别独立地选择，而并非必须一致。进一步地，对于导电柱23的配置方式也可以进行适当的优化或者调整。

在后文的图示(如图2、图3和图4)结构中，每个导电柱23由单个柱体构成。在另一些示例中，每个导电柱23还可以采用多柱的组合形式进行构造。进一步地，作为部分方案的示例，测试结构30还可以包括多个环绕柱体27，这些环绕柱体27围绕导电柱23呈环形布置。可选的示例中，每个导电柱23周围配置四个环绕柱体27，参阅图5。其中环绕柱体27和导电柱23分别构建为圆柱体，且导电柱23的底面直径大于(其他示例中，二者的底面直径可以相同或者小于)环绕柱体27的底面直径。

换言之，在一些示例中，导电柱23可以采取五连环模式的铟柱组合结构—可知Base和Flip的上下相对的位置可以都具有五连环；五连环例如即五个铟柱的底面形状例如是圆形。其中，五连环的中间一个环用于走线(即与第一导线21和第二导线22电连接)，而四周的四个方位放置的四个环用于支撑上下层芯片。为了能够一致地支撑和走线，五个铟柱的高度一致，例如在10μm左右。在进行倒装焊时，倒装焊机压合，且压合后的Base和Flip的铟柱总高度在10μm，更有助于确保每一个铟柱都能被压合到。

经过验证，在未配置环绕柱体27的示例中，各个导电柱23的结构和尺寸一致有助于提高通过倒装焊互连技术配置的量子芯片中的Base和Flip层的连接质量。即按照前述方式配置各个导电柱23会更易于将对位的上下层芯片高质量地连接。进一步地，当存在环绕柱体27时，各个导电柱23的周围的环绕柱体27的数量、结构和排布方式一致也有助于改善倒装焊的质量。

进一步地，当导电柱23、环绕柱体27采用铟柱时表现的尤为突出。分析后，发明人认为这是由于：

对于倒装焊量子芯片中的Base和Flip通过铟柱压合的情况，由于铟柱的材质偏软，那么在压合过程中，如果倒装焊机提供的压力太小则导致压合不紧，存在掉落的可能性。同样，如果倒装焊机提供的压力过大，则易导致铟柱变形严重，甚至铟柱可能会溢出，进而可能引发短路。

另外，在量子比特60数量很多的量子芯片中，Base和Flip之间的铟柱数量也会很多，甚至可达到上万颗。这些铟柱会占具Flip面积的一定比例，以保证芯片压合牢固而不会掉落。如果铟柱与总线40、谐振腔50或者铟柱之间的间距过小，则会对倒装焊机的压合力度有要求更高，控制难度也更大，从而也不易于稳定地实现。

因此，通过在一定程度内增加导电柱23与芯片的接触面接(例如适当增加导电柱的底面圆直径，或者在其周围配置环绕柱体)，有助于避免接触面积小而不易稳定和牢固接触的问题发生，且对倒装焊机提供的压合力的容忍度更高。

从量子芯片的整体外形上而言，当第一表面101和第二表面102在量子芯片的俯视角度下彼此正对时，可以考虑将导电柱23构建为圆柱状、直棱柱状或斜棱柱状。这些示例中，导电柱23具有大致直线形的沿柱状方向的轮廓。当第一表面101和第二表面102在量子芯片的俯视角度下彼此偏移或未正对时，则可以考虑将导电柱23构建为弯曲柱、斜柱等结构。

为了在量子芯片中集成更多的量子比特60，一些量子芯片的示例中配置有多个与量子比特60耦合的谐振腔50，并因此需要总线40与这些谐振腔50进行分别耦合。那么就整条总线40上而言就会存在多个耦合位置。对应于此，测试结构30也存在多个与总线40上对应的位置。

参阅图1，量子芯片上的第一表面101和第二表面102呈上下层状分布，第一导线21位于第一表面101，而第二导线22位于第二表面102。导电柱23的一端与第一导线21连接、且另一端与第二导线22连接；或者说，导电柱23通过两端分别与第一导线21和第二导线22连接。

第一导线21和第二导线22，通过导电柱23连接形成被测电路，例如串联电路。作为示例，第一导线21是多段组合而成，同样地第二导线22也是由多段组合而成；或者说第一导线21具有多条，第二导线22也具有多条。并且，相应地导电柱23也具有多个；这些导电柱23彼此间隔开，避免导电柱23之间直接地接触而发生电连接。由此，第一导线21、导电柱23和第二导线22可以构成依次首尾连接的串联结构。需要指出的是，图1示例性地公开了导线和导电柱23的配置方式，并非意味着只能采取这样的方案。其中，图1中所示排布方式的俯视结构示意图请参阅图2。

在测试结构30中，如前述，第一导线21可以对应于总线40与谐振腔50耦合的部分(记为第一部分)，而第二导线22则可对应于为了便于进行布线而配置的总线40的与前述第一部分异面的第二部分。

基于方便测量并通过测量结果确认整条被测电路是否连通的需求，测试结构30中配置了第一测量线24。作为示例，图3中公开了配置第一测量线24的分布方式的结构示意图。

图3中表示的是全部的第一测量线24位于量子芯片的相同表面的情况；其中示出了三条第一测量线24且都位于第一表面101。在这样的示例中，任意相邻的两个第一测量线24之间可以测量两个导电柱23(即一组导电柱)通过上下两端与第一导线21和第二导线22连接的连通性。并且，由于任意相邻的两个第一测量线24之间具有两个导电柱23，那么当在测量出现断路的情况时，直接通过该测量结果可能并不易判断是两个导电柱23中的哪一个未连通。但是，由于测量线都在一个平面(例如第一表面101)设置，那么就可以为另一个表面(相应地为第二表面102)预留相对更多的空间以供各种元器件布置。

另外，从图3可知，示例性的测试结构30整体在第一表面101或第二表面102的投影呈线性结构；其中线性结构主要是指第一导线21、第二导线22的排列方式或者说走线形状。

如前述本申请的示例中，各个第一测量线24各自独立地与第一导线21电连接。进一步地，基于后续测试需要，在另一些示例中，测试结构30还可以配置第二测量线25和第三测量线26。并且第二测量线25和第三测量线26的连接方式通过下述描述被阐明：第一导线21、多个导电柱23和第二导线22形成被测电路，相应地第二测量线25和第三测量线26分别与被测电路的两端电性连接。

随后将结合前述之测试结构在量子芯片中的应用进行阐述。

基于上述描述中的测试结构30，本申请的示例中还提出了一种量子芯片，其包括芯片本体和测试结构30。其中的芯片本体可以由单个芯片构成。该单个芯片一并提供第一表面101和第二表面102。并且基于此，测试结构30对应于第一表面101和第二表面102进行设置。第一导线21放置在第一表面101，而第二导线放置于第二表面102。测试结构30相对于第一表面101、第二表面102的配置方式在前文已经被阐明，在此不予赘述。

在另一些实例，其中的芯片本体可以具有独立的第一芯片和第二芯片，第一表面101和第二表面102既可以一并由第一芯片提供，也可以一并由第二芯片提供，或者第一表面101位于第一芯片且第二表面102位于第二芯片。

需要指出的是，第一芯片和第二芯片可以附着于芯片本体的同一表面或区域，即平铺布置。或者作为倒装焊量子芯片的示例，前述的两个芯片按照层状结构进行堆叠，或称沿着预设方向(量子芯片的厚度方向)叠放；即两芯片位于芯片本体的不同的表面或区域。

另外，第一芯片和第二芯片可以具有相同的平面尺寸和形状，因此，在前述的预设方向，于俯视图中两个芯片的轮廓可以重合。当然，在其他的一些示例中，二者也可以呈现不同的尺寸；例如，在垂直于预设方向的投影平面，第一芯片的投影位于第二芯片的投影之外，即第二芯片的投影在第一芯片的投影之内，如图6和图7所示。

作为具体且可选的示例，第一芯片和第二芯片的投影轮廓为矩形，那么第一芯片的轮廓与第二芯片的轮廓之间的距离例如为5mm以上。这样的构造方式是考虑到量子芯片进行后续封装时，键合机打线的刀头有一上提的弧度。那么，当前述的距离小于5mm时，则可能导致刀头碰到Flip芯片，从而存在pad(焊盘)打不上线的较大风险。

图6和图7分别公开了一种具有两个测试结构30的量子芯片；其他实例中可以具有三个、四个，甚至更多个的测试结构。在图6中，以图示的方位为准，两个测试结构30位于芯片的上侧的边缘处和下侧的边缘处。在另一些示例中，于上下两个测试结构30之间，还可以配置一个或多个测试结构30。或者，定义芯片具有位于边缘的第一区域，以及远离边缘的第二区域或称为内部区域。因此，在量子芯片具有多个测试结构30的情况下，其中一些测试结构30可以位于前述的第一区域，而剩余的测试结构30则可以位于第二区域。结合前述定义，在图6中，两个测试结构30位于第一区域，而第二区域未配置测试结构30。

为了便于本领域技术人员实施上述量子芯片，一种量子芯片的制作方法被公开如下：

提供具有异面的第一表面101和第二表面102的芯片本体，然后在其芯片本体制作前述的测试结构30。

当芯片本体是单芯片结构时，其可以在单芯片的不同区域提供第一表面101和第二表面102。例如在衬底上通过光刻等工艺制作沿衬底的厚度方向具有不同高度且异面的两个区域，并对应制作第一表面101和第二表面102。然后同步或这异步地制作导线、测量线。

当量子芯片是以倒装焊方式制作时，则通过不同层的芯片提供第一表面101和第二表面102，然后再基于此将测试结构30中的导线选择性地分别在不同层的芯片上进行制作。

测试结构30中的各导线和测量线可以选择以不同的顺序进行制作，本申请中对此不做具体要求和限定。示例性地，第一导线21、第二导线22、多个第一测量线24以及第二测量线25和第三测量线26在同一步骤中被制成。例如，将各导线和测量线绘制为电子版图，然后通过印刷、蒸镀、微纳制造技术以及结合集成电路领域中各种适当的既有工艺和设备将上述版图结构“转移”制作到芯片的衬底或衬底表面的各种功能、结构层。

进一步地，基于前述之测试结构30，可以实施下述的量子芯片的测试方法，请参阅图8。

该测试方法通过测试结构30实施，以对量子芯片进行测试。其中的量子芯片具有前述的测试结构30，或者该量子芯片具有由前述内容限定的量子芯片的结构、且同样具有测试结构30。

示例中测试方法包括通过测试结构30的多个第一测量线24对量子芯片执行测量操作，并根据测量操作的测量结果确定由第一导线21、多个导电柱23和第二导线22构成的被测电路是否存在断路点。

其中断路点可以通过这样的描述被阐明：一条完整且连续的导线，其不存在断路点；如果该导线从任意位置断开，而形成两段或多段，那么其在断开位置构成断路点。因此，基于测试结构30中的测量线，可以选择任意两个相邻的测量线，测定二者之间是否连通。例如在一配置电源和负载(如发光二极管)，并将两端分别与两个相邻的测量线连接形成的串联回路中，当负载工作(点亮)则表明该回路无断路点，而负载不工作(熄灭)则存在断路点；或者，于另一些示例中，也可以方便地采用万用表通过第一测量线进行测量。

如图3，分别选择紧邻的两个第一测量线24，按照前述方式对各组导电柱23与其两端的导线的连通性测量。因此，通过测试结构30的各个第一测量线24执行的测量操作包括：以测试结构30中的任意的一组导电柱23两端的第一测量线24为测量点，对各组导电柱23进行通断测试。这样的通断测试可以执行一次，因此当执行一次通断测试，且该次测试的结果是存在断路时，则可以推断总线也是断路的，从而可以考虑停止继续测试。或者，根据导电柱的数量，执行多次通断测试，以便对全部的导电柱进行测试，并根据测试结果确认全部导电柱中的各组导电柱是通路，进而可以推断总线是通路的。这是因为一组导电柱的通路，并不能确认其他组的导电柱也是通路的，从而也不能据此推断总线是通路的。通过对全部的导电柱的测试，且确认各组导电柱是通路，进而可以确认总线是通路的。总体上而言，对一组导电柱的通断测试可以是被执行至少一次，并且还可根据通断测试的结果来选择执行测次数。

示例性地，将图3中的三个第一测量线24，从左至右分别记为1号测量线、2号测量线和3号测量线；对应的四个导电柱23，从左至右分别记为1号柱，2号柱、3号柱和4号柱。那么可以使用万用表通过1号测量线和2号测量线，测定1号柱和2号柱连通性；相应地，通过2号测量线和3号测量线，测定2号柱和4号柱的连通性，并且依次类推。即通过测试结构30中的各个第一测量线24执行的测量操作的一种可选的示例可以是以测试结构30中的任意一组导电柱23的两端的第一测量线24为测量点，对各组导电柱23进行逐个的通断测试。

或者，另一些示例中，以1号测量线，为第一测量点，然后再分别以3号测量线和2号测量线作为第二测量点进行测量等等。

通过上述方式可以判断任意一组导电柱23与第一导线21和第二导线22的连通性，进而可以推断量子芯片中的第一表面101和第二表面102是否妥善地进行了配置，例如两表面的位置的是否恰当。示例性地，由于在倒装焊量子芯片中，第一表面101和第二表面102通过两层芯片进行配置，那么通过这样的通断测试即可推断两层芯片是否正确地对位压合到位，进而有可能用于研判芯片中的其他结构和元器件是否安装到位—上下分布的总线是否恰当地配合。

相应地，测试方法还可以包括根据通过各个第一测量线24执行测量操作所获得的测量结果确定总线40是否存在断路点。其中，根据前述的通过各个第一测量线24执行测量操作所获得的测量结果来确定总线40是否存在断路点的方法包括：

当任意一个通断测试的测试结果为存在断路时，判定总线40存在断路点；当全部的通断测试的测试结果为不存在断路时，判定总线40不存在断路点。

也就是说，当测试结构30中的任意一组导电柱23为断路状态时，可以推定总线40也存在断路点。而当测试结构30中的各组导电柱23为通路状态/非断路状态时，则可以推定总线40是通路的，即不存在断路点。这是由于芯片可以存在翘曲等，即上下层芯片的各个位置之间的距离可能并非一致，从而会存在一个位置的导电柱与上下层的导线连通，而其他位置的导电柱与上下层的导线未连通。因此，全部导线连通则推定总线不从不存在断路点的概率更大。

承前述，当量子芯片配置有总线40时，测试方法还可以包括在执行测量操作之前，测试总线40与地是否短路。换言之，当测试总线40与地短路时，则表明总线40于量子芯片的配置已经出现问题，那么该量子芯片已经出现缺陷，可以考虑无必要进行后续处理。也即是说，在一些示例中，通过各个第一测量线24执行的测量操作就可以是在满足以下条件时被执行：经过测试确认总线40与地未短路。当然，在另一些示例中，即使在预先确认了总线40与地已经短路的情况下，也可以继续利用测试结构30进行测试，并据此确认各个导电柱23与导线是否连通的情况。

进一步地，部分的示例中，通过上述方式确定总线40不存在断路点之后，即可选择将量子芯片封装于封装盒。然后，即可对封装好的量子芯片进行其他测试，例如通过在测试结构30配置的第二测量线25和第三测量线26采用四线法测定总线40的阻抗。其中四线法即开尔文四线检测(Kelvin Four-terminal sensing)，又可以被称为四端子检测、四线检测或四点探针法。即在由第一导线21、各个导电柱23和第二导线22构成的被测电路的两端分别配置两个分离开的测量位置，从而构成四个测量点(其中两个为电压测量电极的接触点，另两个为电流测量电极的接触点)。进行测试时，通过这四个测量点对总线40的阻抗进行测试。

图4配置的第二测量线25和第三测量线26均以双线的方式展示。这样的示例中，两个第二测量线25和两个第三测量线26被独立于第一测量线24使用以通过四线法测总线40的阻抗，又如图7所示。

当通过上述四线法测得的总线40的阻抗与预期的设计值一致或差别满足预期的偏差时(即测得的阻抗与预设值或称设计值按照预设的模式达到匹配)，可以认定该量子芯片合格，从而可以对其进一步处理。

例如当量子芯片是基于超导量子比特60的超导量子芯片时，前述进一步处理可以包括将芯片放入制冷机中测试谐振腔、相干时间等参数。其中谐振腔50与量子比特60、总线40以及测试结构30的在版图中的相对位置的分布可以参阅作为示例方案的图7。

为使本申请实施例的目的、技术方案和优点更加清楚，前文结合附图对本申请的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本申请各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于文中的各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。并且其中的各个实施例的划分是为了描述方便，不应对本申请的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合相互引用。

需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

以上依据图式所示的实施例详细说明了本申请的构造、特征及作用效果，以上所述仅为本申请的较佳实施例，但本申请不以图面所示限定实施范围，凡是依照本申请的构想所作的改变，或修改为等同变化的等效实施例，仍未超出说明书与图示所涵盖的精神时，均应在本申请的保护范围内。

Claims (10)

1.一种测试结构，用于具有异面的第一表面和第二表面的量子芯片，其特征在于，所述测试结构包括：

第一导线，配置于所述第一表面；

第二导线，配置于所述第二表面；

彼此间隔排布的多个导电柱，每个导电柱被配置为分别通过两端分别与所述第一导线和所述第二导线电连接，从而由所述第一导线和所述多个导电柱和所述第二导线构成被测电路；

以及多个第一测量线，配置于所述第一表面，各自独立地与所述第一导线电连接，以使任意相邻的两个第一测量线之间具有两个导电柱。

2.根据权利要求1所述的测试结构，其特征在于，所述测试结构还包括第二测量线和第三测量线，所述第二测量线和所述第三测量线分别与所述被测电路的两端电性连接。

3.根据权利要求1或2所述的测试结构，其特征在于，所述测试结构还包括多个环绕柱体，所述多个环绕柱体围绕所述导电柱呈环形布置。

4.根据权利要求1或2所述的测试结构，其特征在于，所述多个导电柱中的各个导电柱分别独立地为金属柱或超导柱。

5.根据权利要求1或2所述的测试结构，其特征在于，所述第一导线和第二导线在预设平面的投影呈线性结构。

6.一种量子芯片，其特征在于，包括：

具有异面的第一表面和第二表面的芯片本体；以及

根据权利要求1至5中任意一项所述的测试结构，所述测试结构配置于所述芯片本体。

7.根据权利要求6所述的量子芯片，其特征在于，所述测试结构的数量为多个；

或者，所述测试结构的数量为多个，且全部的测试结构各自独立地位于所述芯片本体的第一区域或第二区域，所述第一区域位于所述芯片本体的边缘，所述第二区域远离所述第一区域。

8.根据权利要求6所述的量子芯片，其特征在于，所述芯片本体具有第一芯片和第二芯片，所述第一表面配置于所述第一芯片，所述第二表面配置于所述第二芯片。

9.根据权利要求8所述的量子芯片，其特征在于，所述量子芯片为倒装焊量子芯片，第一芯片和第二芯片沿预设方向叠放。

10.根据权利要求8所述的量子芯片，其特征在于，所述量子芯片为倒装焊量子芯片，第一芯片和第二芯片沿预设方向叠放，在垂直于所述预设方向的投影平面，所述第二芯片的投影位于所述第一芯片的投影之内。

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