DE19743289C2 - Mehrebenen-Zwischenträgersubstrat mit hoher Verdrahtungsdichte, insbesondere für Multichipmodule, und Verfahren zu seiner Herstellung - Google Patents
Mehrebenen-Zwischenträgersubstrat mit hoher Verdrahtungsdichte, insbesondere für Multichipmodule, und Verfahren zu seiner HerstellungInfo
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Description
Die Erfindung betrifft ein Verfahren zur Herstellung eines
Mehrebenen-Zwischenträgersubstrats mit hoher Verdrahtungs
dichte für elektronische Bauelemente, insbesondere für Multi
chipmodule.
Mit den zunehmend kleiner und schneller werdenden integrier
ten Schaltungen wächst die Herausforderung an ihre Aufbau-
und Verbindungstechnik. Bisher werden noch vielfach einzelne
Chips in einzelne Gehäuse gepackt und weiterverarbeitet.
Zahlreiche technische Gründe lassen jedoch eine Weiterent
wicklung dieser Häusungsverfahren wünschenswert erscheinen.
So müssen derzeit die Verbindungen der verschiedenen Chip-
Bausteine eines Systems (Prozessoren, Speicher, ...) über
Pin/Pin-Verdrahtungen außerhalb der einzelnen Singlechip-
Gehäuse in einer höheren Architekturebene des Systemaufbaus
realisiert werden. Dies bedarf häufig einer sehr hohen Anzahl
von Pins pro Chip (bis einige Hundert), was einer weiteren In
tegration im Wege steht. Auch zwingen die Senkung des Ener
gieverbrauchs und die Erhöhung der Taktrate (Signallaufzei
ten) zu kürzeren Leitungswegen und damit zur dichteren Pla
zierung der unterschiedlichen Chips. Als Konsequenz aus die
sen Forderungen sind seit einiger Zeit Multichip-Module be
kannt. Durch diese Module wird ein Zwischenträgersubstrat mit
hoher Verdrahtungsdichte als zusätzliche Ebene in die Hierar
chie des Systemaufbaus eingeführt. Typisch dabei sind die
Verwendung mehrerer ungehäuster Chips und eine hohe Flächen
belegung des Multichip-Substrats. Eine ähnliche bekannte Neu
entwicklung betrifft das Chip-Size-Package (CSP), bei dem ein
einzelner ungehäuster Chip auf ein Zwischenträgersubstrat
aufgebracht wird, das kaum größer als die Chipfläche ist, und
bei dem dann die platzsparende Kontaktierung zur nächsten Ar
chitekturebene direkt unter der Chipfläche genutzt wird.
Bisherige Anwendungen für Multichip-Module mit hoher Verdrah
tungsdichte (High Density) in Standardgehäusen nutzen deshalb
vorwiegend Substrate aus Keramik, gehäust in Quad Flat Pack
(QFP)-Packages. Dabei kommen die Vorteile der Dünnfilmtechnik
auf Keramikträgern, wie Temperaturbeständigkeit bis über
350°C, hohe Bondqualität, gute Verarbeitbarkeit im Moldprozeß
hohe Ausbeute und vor allem typische Leiterbahnbreiten von
nur 5-50 µm, voll zum Tragen. Die weit verbreiteten QFP-
Packages bekommen jedoch zunehmend Konkurrenz durch einen
anderen Gehäusetyp, die Ball-Grid-Arrays (BGA). Dabei bilden
kleine Lotkugeln, die flächig in einem relativ groben Raster
(pitch: ca. 1-1,5 mm) auf der Unterseite des Moduls aufge
bracht sind, die Anschlüsse. Dabei können einerseits wegen
des relativ groben Rasters die fine pitch Probleme, die beim
QFP-Package (pitch: 0,5 mm) beispielsweise beim Löten auf
treten, vermieden werden, andererseits ermöglicht die flä
chige Anordnung der Kontakte trotz gröberen Rasters noch ein
mehrfaches der Anschlußzahlen, die bei den üblichen, linear
nebeneinander um den Außenrand des Moduls herum angeordneten
Anschlüssen erreicht werden. Die heute erhältlichen BGA-
Packages verwenden als Trägersubstrat fast ausschließlich ei
ne Leiterplatte, was seinen Grund darin hat, daß die erfor
derlichen Durchkontaktierungen vom Mehrebenen-Leiterbahnsy
stem auf der Oberseite des Substrats zu den auf der Untersei
te des Substrats befindlichen Lötanschlüssen (Lotkugeln) nur
bei Leiterplatten technologisch und wirtschaftlich gut be
herrschbar sind. Leiterplatten weisen jedoch die zuvor er
wähnten Nachteile hinsichtlich Temperaturstabilität und Ver
drahtungsdichte auf. Bei Keramiksubstraten andererseits ist
das Herstellen der Durchkontaktierungen (Bohren der Löcher
mit Laser, anschließend Galvanisieren der Löcher) aufwendig.
In der am gleichen Tag eingereichten deutschen Patentanmel
dung Nr. 197 43 250, die hiermit in die Offenbarung einbezogen
wird, ist ein Zwischenträgersubstrat beschrieben, das durch
ein dünnes elektrisch leitfähiges Substrat, insbesondere aus
Metall, gebildet ist, dessen Oberseite mit einer ersten Iso
lationsschicht abgedeckt ist, durch die hindurch das hoch
dichte Leiterbahnsystem stellenweise an das leitfähige Sub
strat ankontaktiert ist. Entscheidend für die Durchkontaktie
rung des Metallsubstrats von der Ober- zu seiner Unterseite
ist, daß das Substrat von seiner Unterseite her durch Mi
krostrukturtechnik so strukturiert ist, daß lateral elek
trisch gegeneinander isolierte Substratinseln gebildet sind.
Der klassische Aufbau eines Mehrebenen-Leiterbahnsysems (In
terconnects) auf eines der bisher üblichen, nicht leitenden
Zwischenträgersubstrate erfolgt nach dem Prinzip:
- - Abscheiden und Strukturieren einer Metallebene (Prozeß A)
- - Abscheiden und Strukturieren einer Isolationsebene (Prozeß B)
Diese Prozeßfolge A/B (Metallebene/Isolationsebene) wird je
nach Komplexität des notwendigen Interconnect wiederholt.
Aufgrund der in Dünnfilmtechnik erreichbaren hohen Verdrah
tungsdichte sind normalerweise zwei bis vier Metallisie
rungsebenen ausreichend. Jede dieser Funktionsebenen benötigt
bisher eine separate Photolithographie (Resistschicht auf
bringen und bereichsweise belichten, Entwickeln des Resist
und Ätzen der Metallschicht, schließlich Entfernen des Re
sists bzw. der Isolationsschicht). Problematisch daran ist
vor allem, daß die photolithographischen Schritte nur im Rah
men eines Einzel-Substrat-Prozesses durchführbar sind. Derar
tige Single-Panel-Prozesse bilden das Nadelöhr in der Her
stellungskette von strukturierten Halbleiter- oder Kera
miksubstraten, da sie aufgrund des geringen Durchsatzes im
Vergleich zu Vielscheiben(Batch)-Prozessen zu erheblich höhe
ren Herstellungskosten führen.
Aus dem Dokument JP 3-126246 A ist ein Verfahren zur Herstel
lung einer Mehrebenen-Verdrahtung bekannt, bei dem nur ein
Teil der Struktur einer höher gelegenen Funktionsebene (Ni
tridschicht 707) zur Strukturierung der ersten Funktionsebene
dient. Die Herstellung des anderen Teils der höher gelegenen
Funktionsebene ist jedoch aufwendig.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein
verbessertes, insbesondere rationelleres Verfahren der ein
gangs genannten Art anzugeben.
Die Aufgabe wird durch ein Verfahren der eingangs genannten
Art gelöst, bei dem im Aufbau des Leiterbahnsystems die Me
tallisierungs- und Isolationsebenen jeweils als Funktions
ebenen auf einer Seite des Substrats abgeschieden und struk
turiert werden, wobei die beiden Isolationsebenen aus unter
schiedlichen Materialien bestehen, bei dem nacheinander eine
erste Funktionsebene und mindestens eine weitere Funktionse
bene abgeschieden werden, bei dem die Funktionsebenen ober
halb der ersten Funktionsebene anschließend nacheinander pho
tolithographisch strukturiert werden, und bei dem die Struk
tur der in diesem Stadium des Herstellungsprozesses obersten
Funktionsebene danach zur Strukturierung der ersten Funktion
sebene durch selektives Ätzen dient.
Weiterbildungen der Erfindung sind Gegenstand von Unteran
sprüchen.
Die Erfindung wird nachfolgend anhand von zwei Ausführungs
beispielen im Zusammenhang mit Figuren näher erläutert. Es
zeigen:
Fig. 1A bis 1F und
Fig. 2A bis 2E jeweils in geschnittener Seitenansicht
aufeinanderfolgende Stadien zweier Vari
anten des erfindungsgemäßen Herstel
lungsprozesses.
In Fig. 1A ist das Ergebnis der Abscheidung einer ersten,
untersten und, in diesem Beispiel, unstrukturierten Metalli
sierungsebene 3 (Groundplane) auf dem Substrat 2 dargestellt.
Anschließend, vgl. Fig. 1B, erfolgt die ganzflächige Ab
scheidung einer ersten, untersten Isolationsschicht 1. Diese
müßte bei den bisher üblichen Verfahrensabläufen unmittelbar
anschließend durch Phototechnik strukturiert werden. In Fig.
1C ist eine auf die weiterhin unstrukturierte erste Isolati
onsebene 1 abgeschiedene und selbst bereits durch Phototech
nik strukturierte zweite Metallisierungsebene 4 dargestellt.
In Fig. 1D ist eine phototechnisch bereits strukturierte
zweite Isolationsschicht 5 erkennbar. Im nächsten Verfahrens
schritt, vgl. Fig. 1E, erfolgt das selektive, durch die
Struktur der oberen, zweiten Isolationsschicht 5 vorgegebene
Ätzen durch die untere, erste Isolationsschicht 1 hindurch
bis zur ganzflächigen ersten Metallisierungsebene 3. Es können
handelsübliche Naßätzmittel verwendet werden. Vorausgesetzt
ist, daß sich die Materialien der beiden Isolationsschichten
1, 5 unterscheiden.
Fig. 1F schließlich zeigt das Ergebnis, nachdem eine weite
re, dritte Metallisierungsebene 6 abgeschieden und phototech
nisch strukturiert wurde. Erkennbar ist, daß die Ankopplung
der Metallisierungsebenen 3, 4 und 6 untereinander vom bisher
üblichen Schema abweicht. Insbesondere sind die erste und
zweite Metallisierungsebene 3 und 4 nicht mehr unmittelbar
miteinander verbunden, sondern der entstandene Interconnect
erfolgt von der dritten, obersten Metallisierungsebene 6 (die
mit der mittleren Metallisierungsebene 4 verbunden ist) zur
ersten, untersten Metallisierungsebene 3, also von oben aus
gesehen unmittelbar zur übernächsten Metallisierungsebene.
Während bei konventioneller Prozeßführung zur Herstellung des
in Fig. 1 dargestellten Drei-Ebenen-Interconnect vier
Single-Substrate-Prozesse der Photolithographie erforder
lich sind, sind diese hier auf drei reduziert.
Das erfindungsgemäße Verfahren läßt sich mit noch größerem
Effekt ausnutzen, wenn als Zwischensubstratträger ein Metall
verwendet wird. In diesem Fall können sowohl Prozeßschritte
eingespart werden, als auch Single-Substrat-Prozesse in
Batch-Prozesse übergeführt werden. Dazu wird der Zwischen
substratträger selbst als Groundplane genutzt, wodurch ein
Prozeßschritt, die Abscheidung der ersten, untersten ganzflä
chigen Metallisierungsebene entfällt. Die erste unterste Iso
lationsschicht kann dann vorteilhaft dadurch hergestellt wer
den, daß sie durch chemische Umwandlung, beispielsweise Oxi
dierung der Oberfläche des Substratmetalls in ausreichend
nichtleitende Verbindungen erzeugt wird. Im einzelnen ist
folgender Prozeßablauf möglich:
Fig. 2A zeigt ein bereits mit Passivierung 1 versehenes Me
tallsubstrat 2. Fig. 2B zeigt eine zweite Metallisierungs
ebene 4, die auf der noch unstrukturierten Isolationsebene 1
abgeschieden und phototechnisch strukturiert wurde. Fig. 2C
zeigt wiederum eine abgeschiedene und phototechnisch struktu
rierte zweite Isolationsebene 5, während in Fig. 2D das
Freilegen der durch das Metallsubstrat 2 gebildeten Ground
plane 3 als Resultat selektiven Ätzens dargestellt ist. Als
letzter Schritt ist in Fig. 2E eine dritte, obere Metalli
sierungsebene 6 dargestellt, die den Interconnect zur Ground
plane 3 herstellt.
Die folgende Übersicht illustriert die Vorteile des erfin
dungsgemäßen Verfahrens hinsichtlich der bekannten Verfah
rensführung:
P1 = Klassische Prozeßführung nichtleitendes Substrat
P2 = Erfindungsgemäße Prozeßführung nichtleitendes Substrat
P3 = Erfindungsgemäße Prozeßführung leitendes Substrat
s = Single-Substrat-Prozeß
b = Batch-Prozeß
P2 = Erfindungsgemäße Prozeßführung nichtleitendes Substrat
P3 = Erfindungsgemäße Prozeßführung leitendes Substrat
s = Single-Substrat-Prozeß
b = Batch-Prozeß
Der entscheidende Vorteil des Verfahrensaspektes der vorlie
genden Erfindung, das Wegfallen der Phototechnik bezüglich
einer kompletten Funktionsebene, in den Ausführungsbeispielen
die der untersten Isolationsebene, kann auch erreicht werden,
wenn die darüberliegende, als Ätzmaske dienende Ebene nicht
eine weitere Isolationsebene, sondern beispielsweise die in
Fig. 2 dargestellte zweite oder dritte Metallisierungsebene
ist. Ebensowenig ist zwingend, daß die erfindungsgemäß zu
strukturierende Funktionsebene tatsächlich die unterste ist,
sie muß nur unterhalb der zur Strukturierung verwendeten
Funktionsebene liegen. Selektives Ätzen setzt nur unter
schiedliche Materialien voraus, also insbesondere Iso1/Iso2
oder Metall/Iso.
Claims (5)
1. Verfahren zur Herstellung eines Mehrebenen-Zwischenträger
substrats mit hoher Verdrahtungsdichte für elektronische Bau
elemente, bei dem im Aufbau des Leiterbahnsystems die Metal
lisierungs(3, 4, 6)- und Isolationsebenen (1, 5) jeweils als
Funktionsebenen auf einer Seite des Substrats (2) abgeschie
den und strukturiert werden, wobei die beiden Isolationsebe
nen (1, 5) aus unterschiedlichen Materialien bestehen, bei dem
nacheinander eine erste Funktionsebene und mindestens eine
weitere Funktionsebene abgeschieden werden, bei dem die Funk
tionsebenen oberhalb der ersten Funktionsebene anschließend
nacheinander photolithographisch strukturiert werden, und bei
dem die Struktur der in diesem Stadium des Herstellungspro
zesses obersten Funktionsebene danach zur Strukturierung der
ersten Funktionsebene durch selektives Ätzen dient.
2. Verfahren nach Anspruch 1, bei dem
auf der unteren Isolationsebene (1) eine Metallisie
rungsebene (4) abgeschieden und strukturiert wird, und bei dem
eine anschließend abgeschiedene und strukturierte obere Iso
lationsebene (5) zur Strukturierung der unteren Isolationse
bene (1) dient.
3. Verfahren nach Anspruch 1, bei dem
eine Metallisierungsebene (4) zur Strukturierung der dar
unter liegenden Isolationsebene (1) dient.
4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem
ein metallisches Zwischenträgersubstrat (2) verwendet
wird, und bei dem die durch selektives Ätzen zu strukturierende
untere, unmittelbar an das Substrat (2) angrenzende Isolati
onsebene (1) durch chemische Umwandlung der Oberfläche des
Substratmetalls in nichtleitende Verbindungen hergestellt
wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, bei dem
zur Herstellung der photolithographisch strukturierten
Isolationsebenen (1, 5) eine Verbindung aus der Gruppe Polyi
mid, BCB (Benzocyclobuten), PBO (Polybenzoxazol) oder Ormocer
(Organisch modifizierte Keramik) verwendet wird.
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