DE10313047B3

DE10313047B3 - Verfahren zur Herstellung von Chipstapeln

Info

Publication number: DE10313047B3
Application number: DE10313047A
Authority: DE
Inventors: Holger Dr. Hübner
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2003-03-24
Filing date: 2003-03-24
Publication date: 2004-08-12
Anticipated expiration: 2023-03-25
Also published as: US7253530B2; JP2006515470A; WO2004086497A2; US20060055051A1; WO2004086497A3

Abstract

Es wird eine Mehrzahl von Leiterbahnschichten (3, 13, 7) auf der Oberseite eines oder beider Halbleiterchips (11, 12) hergestellt, die untereinander jeweils durch Isolationsschichten (14) voneinander getrennt sind, die so strukturiert werden, dass eine als Brücke (20) aufgebrachte Leiterbahnschicht die zuvor aufgebrachten Leiterbahnen (3) kontaktiert. Bei diesem Verfahren braucht das Design der Halbleiterchips nicht an eine erst beim Herstellen des Halbleiterchipstapels vorgenommene Verdrahtung angepasst zu werden.

Description

Stapel von Halbleiterchips können hergestellt werden, indem an den Oberseiten der Halbleiterchips in einer obersten Metalllage der Verdrahtungsebenen jeweils Kontaktflächen hergestellt werden, die mit einer Passivierung bedeckt werden, jeweils eine Durchkontaktierung durch diese Passivierung hergestellt wird und eine elektrisch leitende Verbindung dieser Durchkontaktierung mit einer auf der Oberseite aufgebrachten zugehörigen Leiterbahn hergestellt wird. Die Chips werden mit den betreffenden Oberseiten einander zugewandt und so einander gegenüber angeordnet, dass die miteinander zu verbindenden Leiterbahnen aufeinander zu liegen kommen. Unter Verwendung des an sich bekannten Diffusionslötens, insbesondere des SOLID-Prozesses, werden die Leiterbahnen dauerhaft miteinander verbunden ( DE 101 24 774 A1 ). Zur Herstellung der Lotverbindung wird auf die betreffenden Leiterbahnen zumindest eines der Halbleiterchips eine dünne Lotschicht aufgebracht.

Dieses Herstellungsverfahren bietet unter anderem den Vorteil einer zusätzlichen relativ dünnen Metallebene in der Verbindungszone (Interface) der beiden Chips, die zu Verdrahtungszwecken benutzt werden kann. Zum Beispiel kann in dieser Leiterbahnebene, die nur zur Verbindung der Chips vorgesehen wird, eine Umverdrahtung der Chipkontakte vorgenommen werden, oder die Chips können über diese Ebene mit hochfrequenztauglichen Leiterbahnen (strip lines) kontaktiert werden.

Die Verbindungsebene ist jedoch einlagig ausgebildet, so dass die darin vorhandenen Leiterbahnen nicht überbrückt werden können. Eine Überbrückung der in der Verbindungsebene vorhan denen Leiterbahnen ist nur möglich, wenn in einer der Metallisierungsebenen der Verdrahtung der Halbleiterchips selbst geeignete elektrisch leitende Verbindungen vorgesehen werden, die über die Durchkontaktierungen zu den mittels Diffusions lötens miteinander verbundenen Leiterbahnen diese Leiterbahnen kurzschließen. Dazu sind zwei Durchkontaktierungen (Vias) und eine Metallbrücke in der obersten Metallisierungsebene eines der miteinander zu verbindenden Chips erforderlich. Eine entsprechende Anpassung im Design der Metallisierungsebenen ist daher bereits bei der Herstellung des Chips erforderlich.

Aufgabe der vorliegenden Erfindung ist es, ein Verfahren anzugeben, mit dem sich bei der Herstellung von Chipstapeln mittels Diffusionslötens im Prinzip beliebige Verbindungen der obersten Leiterbahnen realisieren lassen.

Diese Aufgabe wird mit dem Verfahren mit den Merkmalen des Anspruchs 1 bzw. des Anspruchs 4 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.

Bei dem Verfahren wird eine zu überbrückende Leiterbahn auf der Oberseite eines Halbleiterchips mit einer Isolationsschicht oder Isolationsabdeckung überdeckt. Die zu überbrückende Leiterbahn kann dann durch eine auf denselben Halbleiterchip aufgebrachte weitere Leiterbahnschicht überbrückt werden; oder die Überbrückung geschieht durch eine Leiterbahn des anderen Halbleiterchips beim Verbinden der beiden Halbleiterchips mittels Diffusionslötens. Es können insbesondere eine Mehrzahl von Leiterbahnschichten auf der Oberseite eines oder beider Halbleiterchips hergestellt werden, die untereinander jeweils durch Isolationsschichten voneinander getrennt sind. Diese Isolationsschichten werden so strukturiert, dass jeweils Bereiche der Oberflächen der zuvor aufgebrachten Leiterbahnebene freigelegt sind und an diesen Stellen die jeweils nachfolgende Leiterbahnschicht die zuvor aufgebrachten Leiterbahnen kontaktiert. Bei diesem Verfahren braucht daher das Design der Halbleiterchips nicht an eine erst beim Herstellen des Halbleiterchipstapels vorgenommene Verdrahtung angepasst zu werden.

Es folgt eine genauere Beschreibung von Beispielen des erfindungsgemäßen Verfahrens anhand der 1 bis 5.

Die 1 bis 4 zeigen Halbleiterchips im Querschnitt nach verschiedenen Schritten des Herstellungsverfahrens.

Die 5 zeigt eine Anordnung zweiter Halbleiterchips im Querschnitt für eine weitere Ausführungsform des Herstellungsverfahrens.

Die 1 zeigt im Querschnitt einen ersten Halbleiterchip 11, der sich vorzugsweise noch im Verbund eines Wafers aus Halbleitermaterial befindet. Auf der Oberseite des Halbleiterchips befinden sich die üblichen Metallisierungsebenen, die zwischen Dielektrikumschichten angeordnet sind und die Verdrahtung der integrierten Schaltung bilden. Es sind in der 1 im Querschnitt schematisch Kontaktflächen 1 in einer der Metalllagen, zum Beispiel der obersten Metalllage, dieser Verdrahtung eingezeichnet. Es sind Durchkontaktierungen 2 (Vias) mit typisch etwa 2 μm Durchmesser vorhanden, die eine oberseitig aufgebrachte elektrisch isolierende Schicht, insbesondere auch eine gegebenenfalls vorhandene Passivierung, durchbrechen. Auf den Durchkontaktierungen 2 befinden sich Leiterbahnen 3, die für die Verbindung mit Leiterbahnen eines weiteren Halbleiterchips mittels Diffusionslötens vorgesehen sind. Diese elektrischen Leiter werden daher entsprechend herkömmlichen Verfahren zur Herstellung von Chipstapeln mittels Diffusionslötens hergestellt.
In der 1 ist als Beispiel eine weitere Leiterbahn eingezeichnet, die eine zu überbrückende Leiterbahn 13 darstellt. Diese Leiterbahn verläuft z. B. streifenförmig senkrecht zur Zeichenebene. Die links und rechts in den Querschnitt eingezeichneten Leiterbahnen 3 sollen in diesem Beispiel bei der Herstellung des Chipstapels elektrisch leitend miteinander verbunden werden, wobei die zu überbrückende Leiterbahn 13 von dieser Verbindung elektrisch isoliert bleiben soll. Bei einer herkömmlichen Verbindung face-to-face der beiden miteinander zu verbindenden Halbleiterchips würde die zu überbrückende Leiterbahn 13 mit Leiterbahnen des weiteren Halbleiterchips elektrisch leitend verbunden, die nur für eine elektrisch leitende Verbindung der äußeren Leiterbahnen 3 vorgesehen sind. Eine solche elektrische Verbindung der zu überbrückenden Leiterbahn 13 soll aber vermieden werden.
Daher wird entsprechend dem Querschnitt der 2 zunächst auf die Oberseite des ersten Halbleiterchips 11 eine Isolationsschicht 4 aufgebracht, die die vorhandenen Leiterbahnen 3, 13 abdeckt. Die Isolationsschicht 4 wird allerdings mit Öffnungen 19 strukturiert. Das kann geschehen, indem nach einem zunächst ganzflächigen Aufbringen der Isolationsschicht 4 diese Öffnungen 19 in der Schicht ausgeätzt werden. Es kann aber bereits beim Aufbringen der Isolationsschicht durch eine geeignete Maskierung dafür gesorgt werden, dass das isolierende Material der Isolationsschicht 4 im Bereich der vorgesehenen Öffnungen 19 ausgespart bleibt. Vorzugsweise wird die Isolationsschicht 4 hergestellt, indem zunächst ein fotosensitives Material, insbesondere Polyimid, ganzflächig aufgebracht und anschließend fotolithographisch strukturiert wird. Statt der Fotolithographie kann aber auch ein drucktechnisches Verfahren angewendet werden. Vorzugsweise, aber nicht unbedingt erforderlich, wird dann ganzflächig eine Grundschicht 5 aufgebracht, die vorzugsweise eine Haftschicht oder Barriereschicht (z. B. TiW, 50 nm dick) und gegebenenfalls eine dünne Keimschicht (typisch 100 nm dick) aus dem Metall (z. B. Kupfer) der vorgesehenen Leiterbahnen umfasst. Die Haftschicht ist insbesondere dafür vorgesehen, das Abscheiden einer nachfolgenden Schicht aus einem Metall (hier Kupfer) zu begünstigen.
In der 3 ist im Querschnitt dargestellt, dass dann eine erste weitere Leiterbahnschicht 6 aufgebracht und unter Verwendung einer Maske 16 strukturiert wird. Die Maske 16 legt die späteren Isolationsgebiete fest und ist z. B. ein Foto lack. Die weitere Leiterbahnschicht 6 wird vorzugsweise galvanisch abgeschieden und kann z. B., wie bereits erwähnt, Kupfer sein. Die Maske 16 wird dann entfernt. In den dadurch gebildeten Öffnungen wird eine gegebenenfalls aufgebrachte Grundschicht 5 entfernt. Die verschiedenen so gebildeten Anteile der ersten weiteren Leiterbahnschicht 6 sind auf diese Weise voneinander elektrisch isoliert.
Die Leiterbahnschicht 6 kann dünn sein, wenn weitere Schichten vorgesehen sind, bevor die oberste Metalllage für die Verbindung mittels Diffusionslötens aufgebracht wird. Bis zum Erreichen dieser obersten Metalllage können daher die weiteren Leiterbahnschichten unabhängig von den durch das Diffusionslöten gestellten metallurgischen Anforderungen ausgebildet werden. Die Schichtdicke insbesondere richtet sich hier nur nach den elektrischen Erfordernissen und kann z. B. typisch 0,5 μm betragen. Die Leiterbahnschichten sind jedenfalls vorzugsweise dünner als 1 μm. Die zuerst aufgebrachten Leiterbahnen 3 können ebenfalls diese geringe Dicke aufweisen. Sehr vorteilhaft wirken sich die planarisierenden Eigenschaften der galvanischen Abscheidung aus. Aufgrund der geringen Schichtdicke können die Schichten aber auch mit Sputter- und Ätzprozessen aufgebracht werden.
In der Darstellung der 4 sind als weitere Schichten eine weitere Isolationsschicht 14, eine weitere Grundschicht 15 und schließlich eine oberste Metalllage 7 eingezeichnet, die, falls erforderlich, mit einer Lotschicht 8 (z. B. Zinn) für das Diffusionslöten versehen werden kann. Für alle Leiterbahnschichten, mit Ausnahme der obersten Metalllage 7, kann dieselbe Schichtdicke gewählt werden. Die oberste Metalllage 7 wird entsprechend den metallurgischen Anforderungen des Diffusionsprozesses ausreichend dick aufgebracht. Die Lotschicht 8 kann aufgebracht werden; ein Lot kann aber auch auf der Oberfläche einer obersten Metalllage des zweiten Chips des Chipstapels aufgebracht werden.
In dem Querschnitt der 4 ist oben der zweite Halbleiterchip 12 dargestellt, der mit dem ersten Halbleiterchip 11 zu dem Chipstapel vereinigt werden soll. Der zweite Halbleiterchip 12 besitzt ebenfalls Kontaktflächen 21 in einer der Metalllagen, auch hier zum Beispiel in der obersten Metalllage, die sich in der in der 4 dargestellten Anordnung unten befindet. Die betreffende Oberseite des zweiten Halbleiterchips 12 ist mit einer elektrisch isolierenden Schicht und gegebenenfalls mit einer Passivierung bedeckt. In dieser isolierenden Schicht sind Durchkontaktierungen 22 vorhanden, um eine oberseitig aufgebrachte Leiterbahn 23 mit einer jeweiligen Kontaktfläche 21 elektrisch leitend zu verbinden. In der 4 sind auf der dem ersten Halbleiterchip 11 zugewandten Oberseite des zweiten Halbleiterchips 12 noch Leiterbahnen 9 eingezeichnet, die in diesem Beispiel streifenförmig senkrecht zur Zeichenebene verlaufen und nicht mit Anschlüssen des ersten Halbleiterchips 11 verbunden werden sollen. In dem Bereich dieser Leiterbahnen 9 ist daher die Oberseite des ersten Halbleiterchips 11 nur durch einen freien Anteil 10 der obersten Isolationsschicht, in diesem Fall der weiteren Isolationsschicht 14, gebildet.
In der 4 ist außerdem erkennbar, dass ein Anteil der ersten weiteren Leiterbahnschicht 6 zwischen den Bereichen der in der Isolationsschicht 4 vorgesehenen Öffnungen 19 eine die zu verbindenden Leiterbahnen 3 überspannende Brücke 20 bildet. Entsprechend der Anordnung, die in der 4 im Querschnitt dargestellt ist, können der erste Halbleiterchip 11 und der zweite Halbleiterchip 12 aufeinandergesetzt und durch Diffusionslöten miteinander verbunden werden. Aufgrund der weiteren Leiterbahnschichten, die jeweils durch Isolationsschichten 4, 14 voneinander getrennt sind, ist in der Verbindungsebene zwischen den Halbleiterchips 11, 12 eine kompliziertere Verdrahtung möglich, als das bei herkömmlichen einlagigen Verbindungsschichten der Fall war.
In der 5 ist eine Anordnung eines ersten Halbleiterchips 11 und eines zweiten Halbleiterchips 12 dargestellt, die in einem alternativen Herstellungsverfahren bei gleichzeitiger Bildung einer eine Leiterbahn überspannenden Brücke zum Halbleiterchipstapel verbunden werden. Bei dem Verfahren des Diffusionslötens werden beide Halbleiterchips bzw. Wafer metallisiert. Durch den Lötprozess werden die beiden Metallschichten zu einer einzigen Schicht zusammengelötet. Bei dem alternativen Ausführungsbeispiel werden diese speziell für das Diffusionslöten vorgesehenen Metallschichten bereits verwendet, um Leiterbahnen zu überbrücken, ohne dass eine weitere Metalllage entsprechend der weiteren Leiterbahnschicht 6 des vorherigen Ausführungsbeispiels abgeschieden werden muss. Die zu überbrückende Leiterbahn 13 wird zu diesem Zweck mit einer Isolationsabdeckung 17 abgedeckt, die auf der Oberseite der zu überbrückenden Leiterbahn 13 einen dünnen oberen Anteil 18 besitzt. Dieser obere Anteil 18 besitzt eine geringere Dicke als die Lotschicht 8, die bei diesem Ausführungsbeispiel auf einer Leiterbahn 23 des zweiten Halbleiterchips 12 aufgebracht ist. Die übrigen Komponenten entsprechen denjenigen der 4 und sind daher mit denselben Bezugszeichen versehen.
Wenn die Leiterbahnen 3, 23 der beiden Chips in Kontakt gebracht werden, wird das geschmolzene Lotmaterial der Lotschicht 8 (z. B. Zinn) von dem oberen Anteil 18 der Isolationsabdeckung 17 seitlich verdrängt. Dieser Prozess ist für die Herstellung der Verbindung unkritisch, da sich das verdrängte Volumen des Lotmaterials auf die Breite der Leiterbahnen beschränkt und der obere Anteil 18 der Isolationsabdeckung 17 ausreichend dünn ist. Neben den Leiterbahnen ist daher ein genügend großes, zunächst noch freies Volumen vorhanden, in dem diese Anteile der Lotschicht 8 aufgenommen werden. Als Material für die Isolationabdeckung 17 kommt vorzugsweise fotostrukturierbares Polyimid in Frage. Die Isolationsabdeckung wird vorzugsweise mit einer Dicke von weniger als 1 μm abgeschieden. Statt Polyimid kann ein anderes Mate rial verwendet werden, das die Löttemperatur von typisch etwa 300° C verkraftet und mit dem Lotmaterial nicht reagiert.

1: Kontaktfläche
2: Durchkontaktierung
3: Leiterbahn
4: Isolationsschicht
5: Grundschicht
6: erste weitere Leiterbahnschicht
7: oberste Metalllage
8: Lotschicht
9: Leiterbahn
10: freier Anteil der Isolationsschicht
11: erster Halbleiterchip
12: zweiter Halbleiterchip
13: zu überbrückende Leiterbahn
14: weitere Isolationsschicht
15: weitere Grundschicht
16: Maske
17: Isolationsabdeckung
18: oberer Anteil der Isolationsabdeckung
19: Öffnung in der Isolationsschicht
20: Brücke
21: Kontaktfläche
22: Durchkontaktierung
23: Leiterbahn

Claims

Verfahren zur Herstellung von Chipstapeln, bei dem ein erster Halbleiterchip (11) mit Kontaktflächen (1) in einer Metalllage versehen wird, die mit einer elektrisch isolierenden Schicht bedeckt wird, mindestens zwei Durchkontaktierungen (2) zu zwei dieser Kontaktflächen (1) und jeweils eine damit verbundene Leiterbahn (3) hergestellt werden, ein zweiter Halbleiterchip (12) mit Kontaktflächen (21) in einer Metalllage versehen wird, die mit einer elektrisch isolierenden Schicht bedeckt wird, mindestens eine Durchkontaktierung (22) zu einer dieser Kontaktflächen (21) und eine damit verbundene Leiterbahn (23) hergestellt werden, der erste Halbleiterchip (11) und der zweite Halbleiterchip (12) so einander gegenüber angeordnet werden, dass die Leiterbahnen (3, 23) wie vorgesehen aufeinander liegen, und die Leiterbahnen (3, 23) unter Verwendung einer auf zumindest eine der jeweils miteinander zu verbindenden Leiterbahnen aufgebrachten Lotschicht (8) mittels Diffusionslötens dauerhaft elektrisch leitend miteinander verbunden werden, dadurch gekennzeichnet, dass auf einer mit den Leiterbahnen (3) versehenen Oberseite des ersten Halbleiterchips (11) ebenso eine zu überbrückende Leiterbahn (13) hergestellt wird, vor dem Verbinden der Halbleiterchips (11, 12) auf den ersten Halbleiterchip (11) eine die Leiterbahnen (3, 13) überdeckende Isolationsschicht (4) aufgebracht wird, die mit je einer Öffnung (19) auf einer jeweiligen Oberseite einer zu verbindenden Leiterbahn (3) versehen wird, und mindestens eine weitere Leiterbahn (6) aufgebracht wird, die die zu verbindenden Leiterbahnen (3) in den betreffenden Öffnungen (19) der Isolationsschicht (4) kontaktiert.
Verfahren nach Anspruch 1, bei dem die weitere Leiterbahnschicht (6) galvanisch in einer Dicke von weniger als 1 μm abgeschieden wird.
Verfahren nach Anspruch 1 oder 2, bei dem vor dem Aufbringen der weiteren Leiterbahnschicht (6) eine Grundschicht (5) zur Verbesserung der nachfolgenden Abscheidung aufgebracht wird.
Verfahren zur Herstellung von Chipstapeln, bei dem ein erster Halbleiterchip (11) mit Kontaktflächen (1) in einer Metalllage versehen wird, die mit einer elektrisch isolierenden Schicht bedeckt wird, mindestens zwei Durchkontaktierungen (2) zu zwei dieser Kontaktflächen (1) und jeweils eine damit verbundene Leiterbahn (3) hergestellt werden, ein zweiter Halbleiterchip (12) mit Kontaktflächen (21) in einer Metalllage versehen wird, die mit einer elektrisch isolierenden Schicht bedeckt wird, mindestens eine Durchkontaktierung (22) zu einer dieser Kontaktflächen (21) und eine damit verbundene Leiterbahn (23) hergestellt werden, auf die Leiterbahn (23) des zweiten Halbleiterchips (12) eine Lotschicht (8) aufgebracht wird, der erste Halbleiterchip (11) und der zweite Halbleiterchip (12) so einander gegenüber angeordnet werden, dass die Leiterbahnen (3, 23) wie vorgesehen aufeinander liegen, und die Leiterbahnen (3, 23) mittels Diffusionslötens dauerhaft elektrisch leitend miteinander verbunden werden, dadurch gekennzeichnet, dass auf einer mit den Leiterbahnen (3) versehenen Oberseite des ersten Halbleiterchips (11) ebenso eine zu überbrückende Leiterbahn (13) hergestellt wird, vor dem Verbinden der Halbleiterchips (11, 12) auf den ersten Halbleiterchip (11) eine die zu überbrückende Leiterbahn (13) abdeckende Isolationsabdeckung (17) aufgebracht wird, die ei nen oberen Anteil (18) aufweist, der eine geringere Dicke als die Lotschicht (8) besitzt, und beim Verbinden der Halbleiterchips (11, 12) die Lotschicht (8) zwischen der zu überbrückenden Leiterbahn (13) des ersten Halbleiterchips (11) und einer Leiterbahn (23) des zweiten Halbleiterchips (12) verdrängt wird.
Verfahren nach einem der Ansprüche 1 bis 4, bei dem die Isolationsschicht (4) oder die Isolationsabdeckung (17) ein fotolithographisch strukturierbares Polyimid ist.