JP2006515470A

JP2006515470A - チップスタックの製造方法

Info

Publication number: JP2006515470A
Application number: JP2005518625A
Authority: JP
Inventors: ホルガーヒュープナー，
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2003-03-24
Filing date: 2004-03-17
Publication date: 2006-05-25
Also published as: WO2004086497A3; US20060055051A1; US7253530B2; DE10313047B3; WO2004086497A2

Abstract

本発明のチップスタックの製造方法においては、上下にそれぞれ絶縁層（１４）によって互いに分離された複数の導体路層（３，１３，７）が、１つのあるいは両方の半導体チップ（１１，１２）の上面上に製造される。これらの絶縁層は、ブリッジ（２０）として提供された導体路層が先に提供された導体路（３）に接続するように、パターニングされる。この方法の際に、半導体チップのデザインは、半導体チップスタックの製造の際に最初に行われた配線に対して合わせる必要がない。

Description

配線レベルの最上位のメタル層（Ｍｅｔａｌｌｌａｇｅ）内の半導体チップの上面に、それぞれパッシベーションによって被覆された接続面が製造され、それぞれコンタクトホールがこのパッシベーションを貫通して製造され、上面に提供された関連する導体路との、このコンタクトホールの導電性結合が製造されることによって、半導体チップのスタックが製造され得る。チップは、該当する上面によって互いに向けられ、互いに結合される導体路が重なるように、互いに配置される。既知の拡散はんだ（Ｄｉｆｆｕｓｉｏｎｓｌｏｅｔｅｎ）、特にＳＯＬＩＤプロセスの使用によって、導体路は永続的に互いに結合される。はんだ結合の製造のために、少なくとも１つの半導体チップの該当する導体路上に、薄いはんだ層が提供される。

この製造方法は、とりわけ、２つのチップの結合ゾーン（界面）内に、配線目的に利用され得る追加の比較的薄いメタルレベル（Ｍｅｔａｌｌｅｂｅｎｅ）の利点を提供する。例えば、単にチップの結合のために提供されたこの導体路レベル内において、チップ接続の配線が行われ、あるいはチップは、このレベルを介して高周波数に適した導体路（ストリップライン）に接続され得る。

しかしながら、結合レベル（Ｖｅｒｂｉｎｄｕｎｇｓｅｂｅｎｅ）は一層に形成され、その結果、その中に存在する導体路はブリッジされない。結合レベル内に存在する導体路のブリッジは、半導体チップの配線のメタライゼーションレベルの１つ内において、適した導電性結合が提供される場合にのみ、可能である。その導電性結合は、コンタクトホールを介して、拡散はんだを用いて互いに結合された導体路に、この導体路を短絡する。さらに、コンタクトホール（ビア）、および互いに結合されるチップの１つの最上位のメタライゼーションレベル内にメタルブリッジが要求される。

本発明の課題は、拡散はんだを用いたチップスタックの製造の際に、原理的に、最上位の導体路の任意の結合を実現し得る方法を提供することにある。

この課題は、請求項１あるいは請求項４の特徴を有する方法によって解決される。さらなる形態は、従属請求項から生じる。

本方法においては、ブリッジされる導体路が、半導体チップの上面上において、絶縁層あるいは絶縁被覆によって覆われる。次いで、ブリッジされる導体路は、同一の半導体チップ上に提供されたさらなる導体路層によってブリッジされる。あるいは、ブリッジは、拡散はんだを用いた２つの半導体チップの結合の際に、他の半導体チップの導体路によって生じる。特に、上下にそれぞれ絶縁層によって互いに分離された複数の導体路層が、１つのあるいは２つ半導体チップの上面上に製造され得る。それぞれ、先に提供された導体路レベルの上面の領域が露出され、この場所において、それぞれ、後の導体路層が先に提供された導体路に接続するように、これら絶縁層はパターニングされる。そのため、この方法の際に、半導体チップのデザインは、半導体チップスタックの製造の際に最初に行われた配線に適応する必要がない。

本発明による方法の実施例が、以下に図１から図５を参照して詳述される。

図１は、好ましくは半導体材料からなるウェーハと結合した第１の半導体チップ１１の断面を示す。半導体チップの上面上に、誘電体層間に配置され、集積回路の配線を形成するメタライゼーションレベルが位置する。図１の断面において、この配線のメタル層のうちの１つ、例えば最上位のメタル層内の接続面（Ｋｏｎｔａｋｔｆｌａｅｃｈｅ）１が、概略的に示されている。典型的にはほぼ２μｍの直径を有するコンタクトホール（ビア）２が存在し、コンタクトホール２は、上側に提供された電気絶縁層、特に場合によって存在するパッシベーションを突破する。コンタクトホール２の上に、導体路（Ｌｅｉｔｅｒｂａｈｎ）３が存在し、導体路３は、拡散はんだを用いたさらなる半導体チップとの接続のために、提供される。そのため、これら導体路は、従来の拡散はんだを用いたチップスタックの製造方法に従って、製造される。

図１には、ブリッジされる導体路１３を表すさらなる導体路が、例として示される。この導体路は、例えば、図示面と垂直にストライプ状に走る。断面において左右に示される導体路３は、本例においては、チップスタックの製造の際に、導電状態において互いに結合される。その際、ブリッジされる導体路１３は、この結合から電気的に絶縁される。２つの互いに結合される半導体チップのフェイスツーフェイスの従来の結合の際に、ブリッジされる導体路１３は、さらなる半導体チップの、単に、外側の導体路３との導電性結合のために提供される導体路と導電状態において結合され得る。しかしながら、ブリッジされる導体路１３とのそのような電気的結合は、回避されるべきである。

そのため、図２の断面図において、まず、存在する導体路３、１３を覆う絶縁層４が、第１の半導体チップ１１の上面上に提供される。絶縁層４は、当然、開口部１９を伴ってパターニングされる。これは、まず絶縁層４の全面的な提供の後に、開口部１９がエッチングされることによって行われ得る。しかしながら、絶縁層の提供の際に、すでに、適正なマスクによって、絶縁層４の絶縁材料が、提供される開口部１９の領域において除かれるように配慮され得る。好ましくは、まず、感光性材料、特にポリイミドが全面的に提供され、続いてフォトリソグラフィによってパターニングされることによって、絶縁層４が製造される。しかしながら、フォトリソグラフィに代えて、印刷技術による方法も利用され得る。必ずしも要求されないが、好ましくは、このとき基礎層５が提供され、その基礎層は、好ましくは、付着層あるいはバリア層（例えば、ＴｉＷ、厚さ５０ｎｍ）、および必要に応じて、提供される導体路のメタル（例えば、銅）からなる薄いシード層（典型的には、厚さ１００ｎｍ）を含む。付着層は、特に、メタル（ここでは、銅）からなる後続の層の堆積に有利となるために提供される。

図３の断面図において、続いて、第１のさらなる導体路層６が提供され、マスク１６を用いてパターニングされることが示される。マスク１６は、後の絶縁領域を定め、例えば、フォトレジストである。さらなる導体路層６は、好ましくは電気メッキ（ｇａｌｖａｎｉｓｃｈ）によって堆積され、例えば、既に言及したように、銅である。続いてマスク１６は除去される。それによって形成された開口部内において、必要に応じて提供された基礎層５は除去される。第１のさらなる導体路層６の、そのように異なって形成された部分は、この方法によって、互いに電気的に絶縁される。

最上位のメタル層が拡散はんだを用いた結合のために提供される前に、さらなる層が提供されるとき、導体路層６は薄くあり得る。そのため、この最上位のメタル層が得られるまでは、さらなる導体路層は、拡散はんだによって設定される冶金的要求に依存せずに形成され得る。層厚は、特に、ここでは単に電気的要求に向けられ、例えば、典型的に０．５μｍであり得る。いずれの場合にも、導体路層は、好ましくは１μｍより薄い。最初に提供された導体路３は、同様に、このような薄い厚さを有し得る。電気メッキ堆積の平坦な特性は、かなり有利に作用する。しかしながら、薄い層厚のために、層は、スパッタおよびエッチングプロセスによっても提供され得る。

図４において、さらなる層として、さらなる絶縁層１４、さらなる基礎層１５、および最後に最上位メタル層７が示され、要求される場合、はんだ層８（例えば、すず）が拡散はんだのために備えられ得る。最上位メタル層７を除く全ての導体路のために、同一の層厚が選択され得る。最上位メタル層７は、拡散プロセスの冶金的要求に応じて、十分厚く提供される。はんだが、チップスタックの第２のチップの最上位メタル層の上面上にも提供され得るように、はんだ層８は提供され得る。

図４の断面図の上部に、第１の半導体チップ１１とチップスタックに統合される第２の半導体チップ１２が示される。第２の半導体チップ１２は、メタル層内に、ここでは例えば、図４における配置では下に位置する最上位のメタル層内に、同様に接続面２１を有する。第２の半導体チップ１２の当該表面は、電気的に絶縁層、および必要に応じてはパッシベーションによって覆われている。この絶縁層には、上面に提供された導体路２３とそれぞれ接続面２１とを結合するために、コンタクトホール２２が存在する。図４において、第１の半導体チップ１１に向いた第２の半導体チップ１２の上面上に、さらに導体路９が示され、その導体路は、本例においては、ストライプ状で図示面に対して垂直に走り、第１の半導体チップ１１の端子とは接続されない。そのため、導体路９の領域において、第１の半導体チップ１１の上面は、最上位の絶縁層の、この場合さらなる絶縁層１４の露出された部分１０によって形成される。

図４において、さらに、第１のさらなる導体路６の部分は、絶縁層４内に提供された開口部１９の領域の間において、結合する導体路３に架かる橋２０を形成する。図４に示された配置に対応して、第１の半導体チップ１１および第２の半導体チップ１２は、重ねられ、拡散はんだによって結合され得る。それぞれ絶縁層４、１４によって互いに分離されているさらなる導体路層のために、半導体チップ１１、１２の結合層において、従来の一層の結合層の場合と比べて、複雑な配線が可能である。

図５には、代替的な製造方法において、半導体チップスタックに対する導体路に架かる橋と同時に形成される際に結合される、第１の半導体チップ１１および第２の半導体チップ１２の配置が示される。拡散はんだの方法の際に、２つの半導体チップあるいはウェーハは、メタライズされる。はんだプロセスによって、２つのメタル層は１つの層にはんだ付けされる。代わりの実施例においては、これは、導体路をブリッジするために、とりわけ、拡散はんだが提供されるメタル層にすでに使用されている。その際、さらなるメタル層が、前記実施例のさらなる導体路層６に応じて、堆積される必要はない。ブリッジされる導体路１３は、この目的のために、該ブリッジされる導体路１３の上面上において薄い上位部１８を有する絶縁被覆１７によって被覆されている。この上位部１８は、本実施例においては第２の半導体チップ１２の導体路２３上に提供されるはんだ層８よりも薄い厚さを有する。他の構成要素は、図４のそれに一致し、そのため同一の参照符号を有する。

２つのチップの導体路３、２３が接続されるとき、はんだ層（例えば、すず）８の積もったはんだ材料は、絶縁被覆１７の上位部１８から側方に排除される。このプロセスは、はんだ材料の排除された量は導体路の幅上に限られ、絶縁被覆１７の上位部１８は十分薄いため、結合の製造にとって問題ではない。そのため、導体路の他に、はんだ材料のこの部分を受け入れる、十分に大きく、とりあえず自由な体積が存在する。絶縁被覆１７の材料として、特に、フォトパターニング可能なポリイミドが考慮対象となる。絶縁被覆は、特に、１μｍより少ない薄さに堆積される。ポリイミドに代えて、典型的にはほぼ３００°Ｃの溶融温度を克服し、はんだ材料と反応しない他の材料も利用され得る。

製造方法の異なるステップに従う半導体チップを示す断面図である。製造方法の異なるステップに従う半導体チップを示す断面図である。製造方法の異なるステップに従う半導体チップを示す断面図である。製造方法の異なるステップに従う半導体チップを示す断面図である。製造方法のさらなる実施形態の第２の半導体チップの配置を示す断面図である。

符号の説明

１接続面
２コンタクトホール
３導体路
４絶縁層
５基礎層
６第１のさらなる導体路
７最上メタル層
８はんだ層
９導体路
１０絶縁層の露出部分
１１第１の半導体チップ
１２第２の半導体チップ
１３ブリッジされる導体路
１４さらなる絶縁層
１５さらなる基礎層
１６マスク
１７絶縁被覆
１８絶縁被覆の上位部
１９絶縁層の開口部
２０ブリッジ
２１接続面
２２コンタクトホール
２３導体路

Claims

チップスタックの製造方法であって、
第１の半導体チップ（１１）が、電気的に絶縁された層によって覆われたメタル層内に複数の接続面（１）を備え、
該複数の接続面（１）の２つへの少なくとも２つのスルーホール（２）と、それぞれ、それに接続された導体路（３）とが製造され、
第２の半導体チップ（１２）が、電気的に絶縁された層によって覆われたメタル層内に複数の接続面（２１）を備え、
該複数の接続面（２１）の１つへの少なくとも１つのスルーホール（２２）と、それに接続された導体路（２３）とが製造され、
該導体路（３、２３）が、意図されたように互いに位置し、該導体路（３、２３）が、それぞれ互いに結合された導体路の少なくとも１つの上に、提供されたはんだ層（８）を用いて、拡散はんだによって永続的に導電状態に互いが結合されるように、該第１の半導体チップ（１１）と該第２の半導体チップ（１２）とが互いに配置され、
該方法は、
該第１の半導体チップ（１１）の該導体路（３）を備えた表面上に、ブリッジされる導体路（１３）が同様に製造され、
半導体チップ（１１、１２）の結合の前に、該第１の半導体チップ（１１）上に、該導体路（３、１３）を覆う絶縁層（４）であって、結合する導体路（３）の各表面上に開口（１９）を備えた絶縁層が提供され、
少なくとも１つのさらなる導体路（６）であって、該絶縁層（４）の関連する開口（１９）内において、該結合する導体路（３）と接続する導体路が提供されることを特徴とする、方法。
前記さらなる導体路（６）は、電気メッキによって、１μｍ未満の厚さに堆積される、請求項１に記載の方法。
前記さらなる導体路（６）の提供の前に、続く堆積を改善するために、基礎層（５）が提供される、請求項１または２に記載の方法。
チップスタックの製造方法であって、
第１の半導体チップ（１１）が、電気的に絶縁された層によって覆われたメタル層内に複数の接続面（１）を備え、
該複数の接続面（１）の２つへの少なくとも２つのスルーホール（２）と、それぞれ、それに接続された導体路（３）とが製造され、
第２の半導体チップ（１２）が、電気的に絶縁された層によって覆われたメタル層内に複数の接続面（２１）を備え、
該複数の接続面（２１）の１つへの少なくとも１つのスルーホール（２２）と、それに接続された導体路（２３）とが製造され、
該第２の半導体チップ（１２）の該導体路（２３）上に、はんだ層（８）が提供され、
該導体路（３、２３）が、意図されたように互いに位置し、該導体路（３、２３）が、拡散はんだによって、永続的に導電状態に互いが結合されるように、該第１の半導体チップ（１１）および該第２の半導体チップ（１２）が互いに配置され、
該第１の半導体チップ（１１）の該導体路（３）を備えた表面上に、ブリッジされる導体路（１３）が同様に製造され、
半導体チップ（１１、１２）の結合の前に、該第１の半導体チップ（１１）上に、ブリッジされる導体路（１３）を覆う絶縁被覆であって、はんだ層（８）より薄い厚さを有する上位部を備えた絶縁被覆（１７）が提供され、
該半導体チップ（１１、１２）の結合の際に、該はんだ層（８）が、該第１の半導体チップ（１１）の該ブリッジされる導体路（１３）と該第２の半導体チップ（１２）の導体路（２３）との間において追い払われることを特徴とする、方法。
前記絶縁層（４）あるいは前記絶縁被覆（１７）は、フォトリソグラフィによってパターニング可能なポリイミドである、請求項１から４のうちのいずれか一項に記載の方法。