KR20010066906A - 시스템 반도체 장치 및 그 제조 방법 - Google Patents

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KR20010066906A
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KR
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wiring layer
global
system lsi
layer
global wiring
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KR1020000038525A
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타고마사모토
도야아키히로
Original Assignee
니시가키 코지
닛뽄덴끼 가부시끼가이샤
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Publication date
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Abstract

시스템 반도체 장치는 시스템 LSI 셀부와 글로벌 배선층을 포함한다. 상기 시스템 LSI 셀부는 특정 기능을 수행하기 위한 다수의 기능 블록을 반도체 칩 상에 구비한다. 상기 글로벌 배선층은 반도체 기판 상에 배선층을 구비한다. 상기 시스템 LSI 셀부는 상기 글로벌 배선층과 적층된다.

Description

시스템 반도체 장치 및 그 제조 방법{SYSTEM SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 시스템 반도체 장치 및 그 제조 방법, 특히 다수의 기능 블록을 갖는 시스템 반도체 장치에 관한 것이다.
종래의 시스템 LSI(Large-Scale-Integrated circuit)는 일반적으로 다수의 기능 블록을 포함한다. 본원에서, 기능 유닛은 특정 기능을 실현하기 위한 회로로서 동작하는 것을 의미한다. 이러한 시스템 LSI에 있어서, 복합 기능은 하나의 칩 상에 통합된다.
종래의 시스템 LSI 제조 방법은 다음과 같이 수행된다.
먼저 실리콘 칩 상에 다수의 기능 블록이 제조된다. 그 다음, 기능 블록을 전기적으로 서로 연결하는 회로 배선층이 금속 증착법 또는 금속 도금법에 의해 실리콘 칩 상에 형성된다.
계속해서, 그 위에 절연막이 형성되고 회로 배선층과 절연층이 순차적으로 적층된다. 이에 의해, 복수 배선층(multi-wiring layer)으로서 동작하는 글로벌 배선층(global wiring layer)이 실리콘 칩 상에 형성된다.
이와 같이, 회로 배선층과 절연층이 종래와 같이 여러 번 적층되어 시스템 LSI를 제조하게 된다.
그러나, 종래의 시스템 LSI는 다음과 같은 문제점을 갖는다.
먼저, 제조 수율이 나쁘다. 이 이유는 다음과 같이 설명된다. 즉, 외부응력(migration)이 인가되거나 또는 다수의 회로 배선층 및 절연층이 적층되기 때문에 응력-마이그레이션(stress-migration)이 발생한다.
이러한 상황하에서, 회로 배선층은 절연층으로부터 박리된다. 결과적으로, 물리적인 강도가 어쩔 수 없이 약화된다.
또한, 층간 전기적 접속이 손상받게 된다. 결과적으로, 전기 접속 신뢰도가 쉽게 저하된다.
둘째, 제조 기간이 길게 된다. 이 이유는 다음과 같이 설명된다.
즉, 시스템 LSI가 제조된 후, 다수의 회로 배선층과 절연층이 시스템 LSI 셀 상에 교대로 적층된다. 이 때문에, 복잡하고 많은 단계가 반드시 필요하게 된다.
셋째, 글로벌 배선층의 재료와 제조 공정에 관한 선택 자유도가 낮아진다. 이 이유는 다음과 같이 설명된다.
즉, 글로벌 배선층의 제조 공정 또는 회로 배선층 및 절연층의 재료는 적층 공정에 의존하여 제한된다. 결과적으로, 제조 공정과 재료가 자유롭게 또는 적절하게 선택될 수 없게 된다.
넷째, 물리적 특성과 전기적 특성이 저하되고, 제조 단가가 높아지게 된다. 이 이유는 다음과 같이 설명된다.
글로벌 배선 라인층의 제조 공정 또는 회로 배선층 및 절연층의 재료는 적층 공정에 따라 제한된다. 결과적으로, 제조 공정과 재료는 자유롭게 또는 적절하게 선택될 수 없게 된다.
다섯째, 고주파 신호에 대한 전기적 특성이 저하된다. 이 이유는 다음과 같이 설명된다.
즉, 시스템 LSI 셀부(system LSI cell portion)와 글로벌 배선 라인층은 서로 인접하게 배치된다. 결과적으로, 유전 상수는 서로 향상되고, 회로의 임피던스도 또한 증가된다.
따라서, 간단한 제조 단계와 제조 단가가 낮은 시스템 반도체 장치를 제공하는 것이 본 발명의 목적이다.
본 발명의 다른 목적은 물리적 전기적 특성을 향상시킬 수 있는 시스템 반도체 장치를 제공하는 것이다.
본 발명에 따르면, 시스템 반도체 장치는 시스템 LSI셀부와 글로벌 배선층을 구비한다.
시스템 LSI셀부는 특정 기능을 달성하기 위한 다수의 기능 블록을 포함한다. 이 경우, 기능 블록 각각은 단위 회로(unit circuit)로서 동작하고 반도체 칩 상에 배치된다.
글로벌 배선층은 반도체 기판 상의 배선층을 구비한다.
이러한 구조를 통해, 기능 블록이 서로 전기적으로 연결되도록 시스템 LSI 셀부는 글로벌 배선층과 결합되거나 적층된다.
이 경우, 다수의 시스템 LSI 셀부는 반도체 웨이퍼 상에 형성되고 다수의 글로벌 배선층은 반도체 기판 상에 형성된다.
이러한 조건에서, 반도체 웨이퍼와 반도체 기판은 적층되고, 다이싱(dicing)가공을 통해 분리되어 다수의 시스템 반도체 장치를 얻게 된다.
글로벌 배선층은 반도체 기판 상에 형성된 제 1의 배선층과, 상기 제 1의 배선층 상에 형성된 절연층, 및 상기 절연층 상에 형성된 제 2의 배선층 및 접착층을 포함한다.
다르게는, 글로벌 배선층은 유기 기판 상에 형성된 제 1의 배선층과, 상기 제 1의 배선층 상에 형성된 절연층, 및 상기 절연층 상에 형성된 제 2의 배선층 및 접착층을 포함할 수도 있다.
다르게는, 글로벌 배선층은 반도체 기판 상에 형성된 제 1의 배선층과, 상기 제 1의 배선층 상에 형성된 절연층과, 상기 절연층 상에 형성된 제 2의 배선층, 및 상기 제 2의 배선층 상에 형성된 내부 범프를 포함할 수도 있다.
다르게는, 글로벌 배선층은 유기 기판 상에 형성된 제 1의 배선층과, 상기 제 1의 배선층 상에 형성된 절연층과, 상기 절연층 상에 형성된 제 2의 배선층, 및 상기 제 2의 배선층 상에 형성된 내부 범프(inner bumps)를 포함할 수도 있다.
이 경우, 절연층은 상기 제 1의 배선층과 제 2의 배선층을 전기적으로 연결하기 위한 비어(via)를 포함하는 것이 바람직하다.
글로벌 배선층은 외부 회로와 전기적으로 접속하기 위한 범프를 표면에 구비할 수도 있다.
또한, 글로벌 배선층은 기능 블록을 외부 회로와 전기적으로 연결하기 위한 매입 비어(buried vias)를 포함할 수도 있다.
또한, 글로벌 배선층은 적어도 하나 이상의 배선층을 포함할 수도 있다.
또한, 글로벌 배선층은 적어도 하나 이상의 절연층을 포함할 수도 있다.
도 1a는 본 발명의 제 1의 실시예에 따른 시스템 LSI를 도시하는 평면도.
도 1b는 도 1a의 Ⅰ-Ⅰ 라인을 따라 취해진 단면도.
도 2a는 본 발명의 제 1의 실시예에 따른 시스템 LSI 셀부를 도시하는 평면도.
도 2b는 도 2a의 Ⅱ-Ⅱ 라인을 따라 취해진 단면도.
도 3a는 본 발명의 제 1의 실시예에 따른 글로벌 배선층을 도시하는 평면도.
도 3b는 도 3a의 Ⅲ-Ⅲ 라인을 따라 취해진 단면도.
도 4a 내지 도 4c는 본 발명의 제 1의 실시예에 따른 시스템 LSI의 시스템 LSI 셀부 제조 방법을 도시하는 단면도.
도 5a 내지 도 5e는 본 발명의 제 1의 실시예에 따른 시스템 LSI의 글로벌 배선층 제조 방법을 도시하는 단면도.
도 6a 내지 도 6c는 본 발명의 제 1의 실시예에 따른 시스템 LSI 제조 방법을 도시하는 단면도.
도 7은 본 발명의 제 2의 실시예에 따른 시스템 LSI를 도시하는 평면도.
도 8a 내지 도 8e는 본 발명의 제 2의 실시예에 따른 시스템 LSI의 글로벌배선층 제조 방법을 도시하는 단면도.
도 9a 내지 도 9c는 본 발명의 제 2의 실시예에 따른 시스템 LSI 제조 방법을 도시하는 단면도.
도 10은 본 발명의 제 3의 실시예에 따른 시스템 LSI를 도시하는 평면도.
도 11a 내지 도 11f는 본 발명의 제 3의 실시예에 따른 시스템 LSI의 글로벌 배선층 제조 방법을 도시하는 단면도.
도 12a 내지 도 12c는 본 발명의 제 3의 실시예에 따른 시스템 LSI 제조 방법을 도시하는 단면도.
도 13은 본 발명의 제 4의 실시예에 따른 시스템 LSI를 도시하는 평면도.
도 14a 내지 도 14e는 본 발명의 제 4의 실시예에 따른 시스템 LSI의 글로벌 배선층 제조 방법을 도시하는 단면도.
도 15a 내지 도 15c는 본 발명의 제 4의 실시예에 따른 시스템 LSI 제조 방법을 도시하는 단면도.
도 16a 내지 도 16e는 본 발명의 제 5의 실시예에 따른 시스템 LSI 제조 방법을 도시하는 단면도.
♠도면의 주요 부분에 대한 부호의 설명♠
1 : 실리콘 칩 2 내지 6 : 기능 블록
2a 내지 6a : 패드 7 : 시스템 LSI 셀부
8 : 글로벌 배선층 10 : 시스템 LSI
11 : 실리콘 기판 12 : 매입 비어
제 1의 실시예
도 1a 내지 도 3b를 참조하여, 본 발명의 제 1의 실시예에 따른 시스템 LSI에 대해서 설명할 것이다.
도 1a 및 도 1b에 도시된 시스템 LSI는 글로벌 배선층을 뒤집은 상태에서 도 2a에 도시된 시스템 LSI 셀부(7)를 도 3b에 도시된 글로벌 배선층(8)과 적층 또는 결합함으로써 형성된다.
이 경우, 시스템 LSI 셀부(7)는, 도 2a 및 도 2b에 도시된 바와 같이, 기능 블록(2 내지 6)을 구비한다. 한편, 도 3a 및 도 3b에 도시된 바와 같이, 글로벌 배선층(8)은 시스템 LSI 셀부(7)에 형성된 기능 블록(2 내지 6)을 상호 전기적으로 연결한다.
도 2a 및 도 2b에 도시된 바와 같이, 시스템 LSI 셀부(7)는 실리콘 칩(1), 및 상기 실리콘 칩(1)의 표면 상에 형성된 기능 블록(2 내지 6)으로 구성된다.
이 경우, 실리콘 칩(1)은 다이싱 공정에 의해 실리콘 웨이퍼와 같은 여러 반도체 웨이퍼를 처리하고 분리함으로써 형성된다. 실리콘 칩(1)이 실리콘에 의해 달성되었지만, 다른 임의의 반도체 재료가 실리콘 대신 사용될 수도 있다.
또한, 각각의 기능 블록(2 내지 6)은 메모리 또는 마이크로컴퓨터와 같이 특정 기능을 실현하는 단위 회로로서 동작하고, 실리콘 칩(1)의 각 부분에 대해서 패턴화 공정, 이온 주입 공정, 및 스텝퍼 처리 공정을 수행함으로서 제조되며, 표면상에 전극으로서 동작하는 패드(2a 내지 6a)를 구비한다.
글로벌 배선층(8)은 실리콘 기판(11), 매입 비어(12), 제 1의 배선층(13), 절연층(14), 제 2의 배선층(15), 및 접착층(16)으로 구성된다.
이러한 구조를 통해, 글로벌 배선 라인층(8)은 시스템 LSI 셀부(7) 상의 기능 블록(2 내지 6)과 상호 전기적으로 접속되고, 외부 회로와 전기적으로 결합된다.
본원에서, 실리콘 기판(11)은 다이싱 공정의 사용을 통해 실리콘 웨이퍼와 같은 여러 반도체 웨이퍼를 처리하고 분리함으로써 형성됨을 주지해야 한다.
매입 비어(12)는 실리콘 기판(11)의 내부에 설치하여 형성되고, 실리콘 기판(11) 내부를 수직 방향으로 관통하며, 기능 블록(2 내지 6)과 외부 회로를 전기적으로 접속하는 도전 재료로 형성된다.
이 경우, 매입 비어(12)는 선택 CVD(화학적 기상성장)법이나 금속 도금이나 도전 페이스트 방법 등에 의해 형성된다.
제 1의 배선층(13)은 실리콘 기판(11)의 표면 상에 구리와 같은 여러 금속으로 이루어진 도전 재료를 특정 모양으로 성형함으로써 형성되며, 매입 비어를 비어(via; 14a)와 전기적으로 접속시킨다.
본원에서, 제 1의 배선층(13)으로서 작용하는 금속막은 도금 방법 또는 스퍼터링 방법의 사용에 의해 형성됨을 주지해야 한다.
절연층(14)은 제 1의 배선층(13)의 표면 상에 절연 재료를 침착시킴으로써 형성되고, 상기 제 1의 배선층(13)과 제 2의 배선층(15)을 전기적으로 절연시킨다.
이 경우, 절연층(14)의 절연 재료로서는 SiOx나 SiNx 등의 실리콘 화합물, 폴리이미드 등의 유기재료, 플루오르화 화합물 등이 사용된다.
제 1의 배선층(13)을 제 2의 배선층(15)과 전기적으로 연결하는 비어(14)는 선택 CVD법, 금속 도금 방법 또는 도전 페이스트 방법의 사용에 의해 절연막(14)의 특정 위치에 형성된다. 본원에서, 구리 또는 구리 합금이 비어(14)의 재료로서 사용될 수 있다.
제 2의 배선층(15)은 절연층(14)의 표면 상에 여러 금속의 도전 재료를 특정 패턴으로 성형함으로써 형성되어, 비어(14a)를 기능 블록(2 내지 6)의 전극(2 내지 6)과 전기적으로 연결한다.
본원에서, 제 2의 배선층(15)으로서 동작하는 금속막은 도금 방법 또는 스퍼터링 방법의 사용에 의해 형성됨을 주지해야 한다.
접착층(16)은 열경화성 수지 또는 광경화성 수지와 같은 여러 접착 재료에 의해 형성되며, 제 2의 절연층(15)의 표면 상에 형성된다.
글로벌 배선층(8)의 제 1 및 제 2의 배선층(13 및 15)이 Al, Al 합금, Cu 및 Cu 합금에 의해 형성되지만, 이들 대신 임의의 도전 재료가 사용될 수도 있다.
유사하게, 절연층(14)이 실리콘 산화막, 실리콘 질화막, 및 폴리이미드에 의해 형성되지만, 이들 대신 임의의 재료가 사용될 수도 있다.
유사하게, 매입 비어(12) 및 비어(14a)는 선택 CVD법의 사용 또는 Cu와 같은 도전 금속을 도금함으로써 매입 비어(12) 및 비어(14a)의 내부 표면에 대해 도전 재료를 매입함으로써 형성된다.
다르게는, 매입 비어(12) 및 비어(14a)는 금속 파우더와 혼합된 도전 페이스트를 매입 비어(12)와 비어(14a) 내부에 채우고 경화함으로써 형성될 수도 있다. 또한, 이들은 임의적인 도전 재료의 사용에 의해 임의적인 방법을 사용함으로써 형성될 수도 있다.
계속해서, 제 1의 실시예에 따른 시스템 LSI 제조 방법에 대해서 설명할 것이다.
도 4a 내지 도 4c츨 참조하여, 시스템 LSI(10)의 시스템 LSI 셀부(7) 제조 방법에 대해서 설명할 것이다.
먼저, 도 4a에 도시된 바와 같이, 실리콘 웨이퍼를 다이싱 공정에 의해 분리함으로써 실리콘 칩(1)이 마련된다.
다음으로, 패턴 형성 공정, 이온 주입 공정 및 스테퍼 공정이 실리콘 칩(1)에 대해 수행되어, 도 4b에 도시된 바와 같이, 실리콘 칩(1) 상에 기능 블록(2 내지 6)을 형성하게 된다.
본원에서, 기능 블록(2 내지 6)의 각각의 게이트는 LSI 배선층의 일반적인 구조에서 사용되는 알루미늄 배선 또는 폴리실리콘의 사용에 의해 서로 연결된다.
계속해서, 외부 단자가 형성되어 각각의 기능 블록(2 내지 6) 사이를 연결하게 된다. 이 때문에, 도 4c에 도시된 바와 같이, 기능 블록(2 내지 6)의 표면 상의 특정 위치에 패드(2a 내지 6a)가 형성된다.
이 경우, 패드(2a 내지 6a)의 기능 블록(2 내지 6) 사이의 순 결합의 갯수는 기능 블록(2 내지 6)에서의 순 결합의 갯수와 비교해서 아주 적다. 결과적으로, 패드(2a 내지 6a)의 갯수는 그렇게 크게 되지 않아도 된다.
따라서, 만약 각각의 패드(2a 내지 6a)가 10㎛의 크기를 가지고 패드(2a 내지 6a) 사이의 공간(피치)이 12㎛인 경우, 충분한 접속 가능한 수의 패드(2a 내지 6a)가 형성될 수 있다.
한편, 각각의 패드(2a 내지 6a)는 구리, 금, 금-주석 땜납, 주석-납 땜납과 같은 금속 막의 사용에 의해 형성될 수도 있다. 이렇게 하여, 시스템 LSI 셀부(7)가 완성된다.
도 5a 내지 도 5f를 참조하여, 시스템 LSI의 글로벌 배선층(8)에 대해서 설명할 것이다.
먼저, 도 5a에 도시된 바와 같이, 실리콘 기판(11)이 준비된다.
다음으로, 도 5b에 도시된 바와 같이, 선택 CVD법 또는 금속 도금 방법의 사용에 의해 실리콘 기판(11) 내부에 매입 비어(12)가 형성된다.
계속해서, Cu와 같은 도전 재료가 실리콘 기판(11)의 표면 상에 침착되고, 도 5c에 도시된 바와 같이, 노광 및 현상 공정 후에 패턴화 공정에 의해 제 1의 배선층(13)이 형성된다.
게속해서, 제 1의 배선층(13)의 표면 상에 절연막(14)이 침착된다. 그 다음, 도 5d에 도시된 바와 같이, 절연층(14)을 통과하도록 절연층(14)의 특정 위치에 비어(14)가 형성된다. 이에 의해, 비어(14a)는 제 1의 배선층(13)과 제 2의 배선층(15)을 상호 전기적으로 연결한다.
다음에, Cu 및 Au와 같은 도전 잴료가 스퍼터링 방법 또는 도금 방법에 의해비어(14a)와 절연층(14)의 표면 상에 침착되고, 도 5e에 도시된 바와 같이, 노광 및 현상 공정 후에 패턴화 공정에 의해 제 2의 배선층(15)이 형성된다.
마지막으로, 도 5f에 도시된 바와 같이, 제 2의 배선층(15)이 글로벌 배선층(8)의 표면 상에 형성된 영역을 제외한 영역에 열경화성 접착제가 제공되어 접착층(16)을 형성한다.. 이렇게 하여, 글로벌 배선층(8)이 완성된다.
제 1의 실시예에 있어서, 예를 들면, 다음과 같은 공정 규칙(process rule)이 채택될 수도 있다.
즉, 라인 폭이 10㎛, 배선 공간이 10㎛이다. 또한, 제 1 및 제 2의 배선층(13 및 15)의 도전체 두께가 10㎛이고 절연층(14)의 절연 두께가 10㎛이다.
따라서, 제 1의 실시예에서 글로벌 배선층(8)은 상대적으로 대략적인 공정 규칙에 의해 형성될 수 있다. 결과적으로, 시스템 LSI 셀부(7)를 형성하기 위한 실장 설비보다 더 값싼 설비를 사용함으로써 글로벌 배선층(8)만이 독립적으로 제조될 수 있다.
제 1 및 제 2의 배선층(13 및 15)과 절연층(14)이 글로벌 배선층으로서 사용되었지만, 이들 배선층과 절연층의 층 갯수는 제한되지 않으며, 단일의 층 또는 다수의 층이 사용될 수도 있다.
도 6a 내지 도 6c를 참조하여, 시스템 LSI(10)의 제조 방법에 대해서 설명할 것이다.
도 6a에 도시된 바와 같이, 글로벌 배선층(8)은 시스템 LSI 셀부(7) 상으로 이송된다. 이 경우, 시스템 LSI 셀부(7)는 스테이지(도시되지 않음) 상에 설치되고동시에 글로벌 배선층(8)은 글로벌 배선층(8)이 뒤집어진 상태에서 이송된다.
이러한 상황 하에서, 시스템 LSI 셀부(7)의 패드(2a 내지 6a)는 이미지 카메라와 같은 위치 검출 장치를 사용함으로써 글로벌 배선층(8)의 제 2의 배선층(15)에 대향하여 위치된다.
그 다음, LSI 셀부(7)와 글로벌 배선층은 서로 중첩된다. 이 상태에서, 상하로 압력이 가행지고, 열처리가 수행된다.
이에 의해, 접착층(16)이 열경화되어, 시스템 LSI 셀부(7)와 글로벌 배선층은 결합되고 경화된다. 결과적으로, 시스템 LSI 셀부(7)의 패드(2a 내지 6a)는 글로벌 배선층(8)의 제 2의 배선층(15)과 결합되어, 도 6b에 도시된 바와 같이, 상호 전기적으로 접속된다.
마지막으로, 도 6c에 도시된 바와 같이, 글로벌 배선층(8)의 상측으로부터 실리콘 기판(11)이 연마된다. 이에 의해, 매입 비어(12)가 표면에서 노출되어, 외부 회로에 대한 전극으로서 동작한다. 따라서, 시스템 LSI(10)가 완성된다.
따라서, 시스템 LSI 셀부(7)와 글로벌 배선층(8)이 독립적으로 제조된 후, 이들은, 제 1의 실시예에서, 적층되거나 결합되어 시스템 LSI(10)를 형성하게 된다.
시스템 LSI 셀부(7)와 글로벌 배선층(8)이 서로 적층되거나 결합된 후, 매입 비어(12)는 제 1의 실시예에서 표면에 노출된다.
다르게는, 적층 또는 결합 단계 이전에 매입 비어(12)가 표면에 노출된 후, 시스템 LSI는 이들을 적층 또는 결합함으로써 제조될 수도 있다.
제 2의 실시예
도 7을 참조하여, 본 발명의 제 2의 실시예에 따른 시스템 LSI에 대해서 설명할 것이다.
제 2의 실시예에 따른 시스템 LSI(10)는 제 1의 실시예에 따른 시스템 LSI와 거의 유사한 구조를 갖는다.
그러나, 실리콘 기판(11) 대신 유기 기판이 사용되는 점에서 제 2의 실시예는 제 1의 실시예와 상이하다.
본원에서, 에폭시 수지 및 폴리이미드와 같은 유기 재료가 기재(base member)로서 사용됨을 주지해야 한다. 유기 기판으로서, 상대적으로 얇은 두께와 탄력성(flexibility)을 갖는 플렉시블 기판(flexible substrate)이 적절하다.
계속해서, 제 2의 실시예에 따른 시스템 LSI(10) 제조 방법에 대해서 설명할 것이다.
도 8a 내지 도 8e를 참조하면, 시스템 LSI(10)의 글로벌 배선(8) 제조 방법에 대해서 설명할 것이다.
도 8a에 도시된 바와 같이, 다수의 제 2의 배선층(20)은 복수의 배선 패턴을 형성하는 공지의 방법에 의해 적층되어 제 2의 배선층(20)을 형성한다.
계속해서, 글로벌 배선층(8)은, 도 8b 내지 도 8e에 도시된 바와 같이, 도 5a 내지 도 5e에 도시된 단계와 동일한 방식으로 제조된다.
도 9a 내지 도 9c를 참조하여, 제 2의 실시예에 따른 시스템 LSI(10) 제조 방법에 대해서 설명할 것이다.
시스템 LSI 셀부(7)에 있어서, 기능 블록(2 내지 6)은 도 4a 내지 도 4c에 도시된 것과 동일한 단계에서 실리콘 칩(1)의 표면 상에 형성된다.
도 9a에 도시된 바와 같이, 글로벌 배선층(8)은 도 4c에 도시된 시스템 LSI 셀부(7) 위로 이송된다. 이 경우, 시스템 LSI 셀부(7)는 스테이지(도시되지 않음) 상에 설치되고 동시에 글로벌 배선층(8)은 글로벌 배선층(8)이 뒤집어진 상태에서 이송된다.
이러한 상황 하에서, 시스템 LSI 셀부(7)의 패드(2a 내지 6a)는 이미지 카메라와 같은 위치 검출 장치를 사용함으로서 글로벌 배선층(8)의 배선층(15)에 대향하여 위치된다.
그 다음, 시스템 LSI 셀부(7)와 글로벌 배선층은 서로 중첩된다. 이 상태에서, 도 9b에 도시된 바와 같이, 상하로 압력이 가해지고 열처리가 수행된다.
이에 의해, 접착층(16)은 열경화되어, 시스템 LSI 셀부(7)와 글로벌 배선층(8)은 결합되고 경화된다. 결과적으로, 시스템 LSI 셀부(7)의 패드(2a 내지 6a)는 글로벌 배선층(8)의 제 2의 배선층(15)과 결합되어, 상호 전기적으로 접속된다.
마지막으로, 글로벌 배선층(8)의 상측에서 노출된 제 2의배선층(20a)의 표면 상에 땜납 볼(solder ball)이 제공된다. 이에 의해, 시스템 LSI(10)가 완성된다.
이와 같이, 제 2의 실시예에 있어서는, 글로벌 배선층(8)의 재료로서, 제 1의 실시예의 반도체 기판인 실리콘 기판(11) 대신 유기 재료에 의해 형성된 유기 기판이 사용된다.
이에 의해, 기능 블록(2 내지 6)을 범프(26)와 전기적으로 연결하는 제 2의 배선층(20)은 글로벌 배선층(8)과 일체로 형성된다.
결과적으로, 물리적 강도가 향상되고, 전기 접속 신뢰성도 향상된다. 또한, 제조 단가가 낮으며 유기 배선 기판에 대해 일반적으로 사용되는 기술이 적용될 수 있다.
제 3의 실시예
도 10을 참조하여, 본 발명의 제 3의 실시예에 따른 시스템 LSI(10)에 대해서 설명할 것이다.
제 3의 실시에에 따른 시스템 LSI(10)는 제 1의 실시예에 따른 시스템 LSI와 거의 동일한 구조를 갖는다.
그러나, 시스템 LSI 셀부(7)가 내부 범프(30)를 통해 공간(31)을 가지고 글로벌 배선층(8)과 접속되는 점에서 제 3의 실시예는 제 1의 실시예와 상이하다.
계속해서, 제 3의 실시예에 따른 시스템 LSI(10) 제조 방법에 대해서 설명할 것이다.
도 11a 내지 도 11f를 참조하여, 제 3의 실시예에 따른 시스템 LSI(10)의 글로벌 배선층(8) 제조 방법에 대해서 설명할 것이다.
도 11a 내지 도 11e에 도시된 바와 같이, 글로벌 배선층(8)은 도 5a 내지 도 5e에 도시된 것과 동일한 단계에서 제조된다.
도 12a 내지 도 12c를 참조하여, 제 3의 실시예에 따른 시스템 LSI(10) 제조 방법에 대해서 설명할 것이다.
먼저, 시스템 LSI 셀부(7)는 도 4a 내지 도 4c에 도시된 것과 동일한 단계에서 완성된다.
도 12a에 도시된 바와 같이, 글로벌 배선층(8)은 도 4c에 도시된 시스템 LSI 셀부(7) 위로 이송된다. 이 경우, 시스템 LSI 셀부(7)는 스테이지(도시되지 않음) 상에 설치되고 동시에 글로벌 배선층(8)은 글로벌 배선층(8)이 뒤집어진 상태에서 이송된다.
이러한 상황 하에서, 시스템 LSI 셀부(7)의 패드(2a 내지 6a)는 이미지 카메라와 같은 위치 검출 장치를 사용함으로써 글로벌 배선층(8)의 제 2의 배선층(15)에 대향하여 위치된다.
그 다음, 시스템 LSI 셀부(7)와 글로벌 배선층(8)에 대해서 상하로 압력이 가해지고, 이들에 대해 열처리가 수행되어, 도 12b에 도시된 바와 같이, 내부 범프(30)를 녹이게 된다.
그 다음, 냉각 처리가 수행되어, 도 12b에 도시된 바와 같이, 시스템 LSI 셀부(7)와 글로벌 배선층(8)은 공간(31)을 가지고 내부 범프(30)를 통해 서로 연결된다.
마지막으로, 글로벌 배선층(8)의 상측으로부터 실리콘 기판(11)이 연마된다. 이에 의해, 외부 회로와의 접속 단자로서 동작하는 매입 비어(12)가 표면에 노출된다. 이렇게 하여, 시스템 LSI(10)가 완성된다.
제 3의 실시예에서, 시스템 LSI 셀부(7)와 글로벌 배선층(8)은 공간(31)이 이들 사이에 형성되도록 내부 범프(30)를 통해 서로 연결된다.
이에 의해, 유전체로서 동작하는 글로벌 배선층(8)은 시스템 LSI 셀부(7)에 대해서 인접하여 직접적으로 배치되지 않는다.
결과적으로, 시스템 LSI 셀부(7)는 글로벌 배선층(8)으로부터 쉽게 그리고 전기적으로 분리되고, 고주파 신호에 대한 전기적 특성은 향상된다. 특히, 전송 지연 시간은 짧게 된다.
물리적 특성이 전기적 특성보다 보다 중요한 경우, 상기 공간(31)은 수지와 같은 충전 재료(filling material)로 밀봉된다.
제 4의 실시예
도 13을 참조하여, 본 발명의 제 4의 실시예에 따른 시스템 LSI(10)에 대해서 설명할 것이다.
제 4의 실시예에 따른 시스템 LSI(10)는 제 2의 실시예의 시스템 LSI(10)와 제 3의 실시예에 따른 시스템 LSI(10)를 결합한 것이다.
계속해서, 제 4의 실시예에 따른 시스템 LSI(10) 제조 방법에 대해서 설명할 것이다.
기능 블록(2 내지 6)은 도 4a 내지 도 4c에 도시된 것과 동일한 단계에서 실리콘 칩(1)의 표면 상에 형성된다.
도 14a 내지 도 14e를 참조하여, 글로벌 배선층(8) 제조 방법에 대해서 설명할 것이다.
도 14a 내지 도 14d에 도시된 바와 같이, 제 2의 배선 패턴(20a)을 갖는 제 2의 배선층(20)은 도 8a 내지 도 8d에 도시된 단계와 동일한 방식으로 형성된다.
계속해서, 시스템 LSI 셀부(7)를 연결하기 위한 내부 범프(30)는, 도 14e에 도시된 바와 같이, 제 2의 배선층(15) 상에 땜납 볼을 제공하여 녹임으로써 형성된다. 이에 의해, 글로벌 배선층(8)이 제조된다.
도 15a 내지 도 15c를 참조하여, 제 4의 실시예에 따른 시스템 LSI(10)에 대해서 설명할 것이다.
먼저, 도 15a 및 도 15b에 도시된 바와 같이, 시스템 LSI 셀부(7)와 글로벌 배선층(8)이 도 12a 및 도 12b에 도시된 것과 동일한 단계에서 서로 연결된다.
마지막으로, 도 15c에 도시된 바와 같이, 도 9에 도시된 것과 동일한 단계에서 범프(26)가 형성된다. 이렇게 하여, 시스템 LSI(10)가 완성된다.
이와 같이, 제 4의실시예에 있어서는, 글로벌 배선층(8)의 재료로서, 제 1의 실시예의 반도체 기판인 실리콘 기판(11) 대신 유기 재료에 의해 형성된 유기 기판이 사용된다.
이에 의해, 기능 블록(2 내지 6)을 범프(26)와 전기적으로 연결시키는 제 2의 배선층(20)은 글로벌 배선층(8)과 일체로 형성된다.
결과적으로, 물리적 강도가 향상되고, 전기 접속 신뢰성도 향상된다. 또한, 제조 단가가 낮으며 유기 배선 기판에 대해 일반적으로 사용되는 기술이 적용될 수 있다.
또한, 시스템 LSI 셀부(7)와 글로법 배선층(8)은 이들 사이에 공간(31)이 형성되도록 내부 범프(30)를 통해 서로 연결된다.
이에 의해, 유전체로서 동작하는 글로벌 배선층(8)은 시스템 LSI 셀부(7)에대해서 인접하여 직접적으로 배치되지 않는다.
결과적으로, 시스템 LSI 셀부(7)와 글로벌 배선층(8) 각각의 임피던스는 낮아지고, 고주파 신호에 대한 전기적 특성이 향상된다.
제 5의 실시예
도 16을 참조하여, 본 발명의 제 5의 실시예에 따른 시스템 LSI(10) 제조 방법에 대해서 설명할 것이다.
제 1 내지 제 4의 실시예에 있어서, 다이싱 공정에 의해 반도체 웨이퍼로부터 분리된 각각의 실리콘 칩(1) 상에 시스템 LSI 셀부(7)가 제조된 후, 실리콘 칩(1)과 동일한 치수를 갖는 실리콘 기판(11)으로부터 제조된 글로벌 배선층(8)이 적층된다.
대조적으로, 다수의 시스템 LSI 셀부(7)는, 16a에 도시된 바와 같이, 제 5의 실시예에서 다이싱 공정 이전에 실리콘 웨이퍼(101) 상에 제조된다. 그 다음, 다수의 글로벌 배선층(8)이, 도 16b에 도시된 바와 같이, 실리콘 기판(11) 상에 제조된다.
실리콘 웨이퍼(101)와 실리콘 기판(111)이 적층된 후, 도 16c에 도시된 바와 같이, 실리콘 웨이퍼(101)와 실리콘 기판(111)은 집적되고 다이싱되어 각각의 시스템 LSI를 분리시키게 된다.
특히, 스퍼터링 공정, 현상 및 노광 공정, 및 패턴화 공정이 실리콘 웨이퍼에 대해서 먼저 수행되고, 도 16a에 도시된 바와 같이, 다수의 시스템 LSI 셀부(7)는 실리콘 웨이퍼(101) 상에서 평면 방향으로 배열된다.
계속해서, 제 1의 배선층(13), 절연층(14), 제 2의 배선층(15), 및 접착층(16) 또는 내부 범프(30)가 제 1 내지 제 4의 실시예에서와 동일한 단계에서 실리콘 기판(111) 상에 형성되고, 이에 의해, 도 16b에 도시된 바와 같이, 다수의 글로벌 배선층(8)이 평면 방향으로 배열된다.
계속해서, 도 16c에 도시된 바와 같이, 실리콘 기판(111)이 뒤집어진 상태에서 실리콘 웨이퍼(101) 상으로 실리콘 기판(111)이 이송되어 위치된다. 이에 의해, 실리콘 웨이퍼(101)가 실리콘 기판(111)에 대향하게 된다.
그 다음, 도 16d에 도시된 바와 같이, 가압 가열 롤러(50)의 사용에 의해 실리콘 웨이퍼(101) 및 실리콘 기판(111)에 대해서 상하로 압력을 인가하여 이들을 적층한다.
마지막으로, 도 16e에 도시된 바와 같이, 적층된 실리콘 웨이퍼(101)와 실리콘 기판(111)은 다이싱되어 각각의 시스템 LSI(10)로 분리된다.
이렇게 하여, 제 5의 실시예에서, 실리콘 웨이퍼(101) 상에 형성된 다수의 시스템 LSI 셀부(7)와 실리콘 기판(111) 상에 형성된 다수의 글로벌 배선층(8)은 서로 적층된다.
그 다음, 적층된 실리콘 기판(111)과 실리콘 웨이퍼(101)는 각각의 시스템 LSI(10)로 분리된다.
제 1 내지 제 4의 실시예에서는, 실리콘 칩(1)과 실리콘 기판(11)이 예시화되었고, 제 5의 실시예에서는 실리콘 웨이퍼(101)와 실리콘 기판(111)이 예시화되었다. 그러나, 상기 재료는 실리콘에 제한되지 않으며, GaAs(갈륨 비소)와 같은 여러 가지 반도체 재료가 사용될 수도 있다.
제 2 및 제 4의 실시예에서만 범프(26)가 글로벌 배선층(8) 상에 형성되었지만, 상기 범프(26)는 다른 실시예에서 매입 비어(12)의 노출된 표면 상에 형성될 수도 있다.
제 3 및 제 4의 실시예에 있어서는, 패드(2a 내지 6a)가 시스템 LSI 셀부(7) 상에 형성되고 동시에 제 2의 배선층(8)이 글로벌 배선층(8) 상에 형성된다. 역으로, 패드가 글로벌 배선층(8) 상에 형성되고 동시에 패드 또는 범프가 시스템 LSI 셀부(7) 상에 형성될 수도 있다.
글로벌 배선층(8)의 마지막 단계에서 접착층(16)이 제공되었지만, 시스템 LSI 셀부(7)를 글로벌 배선층(8)과 적층하기 위한 단계 그룹 중의 임의의 단계에서 접착층(16)이 제공될 수도 있다.
또한, 접착층(16) 또는 내부 범프(30)는 글로벌 배선층(8) 대신 시스템 LSI 셀부 상에 형성될 수도 있다.
본 발명에 따르면, 제조 수율이 향상될 수 있다. 그 이유는 다음과 같다.
즉, 기능 블록을 갖는 시스템 LSI 셀부와 글로벌 배선층이 독립적으로 제조된 이후, 시스템 LSI는 단지 이들을 적층 또는 결함하는 것에 의해 쉽게 제조될 수 있기 때문이다.
또한, 제조 기간이 짧아질 수 있다. 이 이유는 다음과 같다.
즉, 기능 블록을 갖는 시스템 LSI 셀부와 글로벌 배선층이 독립적으로 제조된 이후, 시스템 LSI는 단지 이들을 적층하는 것에 의해 쉽게 제조될 수 있기 때문이다.
또한, 제조 공정과 글로벌 배선층에 대한 선택 자유도가 향상될 수 있다. 이것은 글로벌 배선층이 독립적으로 제조될 수 있고 실장 설비가 더 싸게 되기 때문이다.
또한, 물리적 특성과 전기적 특성이 향상되고, 제조 단가가 절감될 수 있다. 이것은 제조 공정의 선택 범위와 글로벌 배선층의 재료가 넓어질 수 있기 때문이다.
또한, 고주파 신호에 대한 전기적 특성이 향상될 수 있다. 이 이유는 다음과 같다.
즉, 기능 블록은 범프의 사용에 의해 글로벌 배선층과 함께 적층된다. 이에 의해, 기능 블록과 글로벌 배선층 사이에 공간이 형성된다.
결과적으로, 유전 상수는 감소되고, 고주파 특성이 향상된다. 또한, 불필요한 전기 결합이 약해진다.

Claims (22)

  1. 각각이 단위 회로로서 동작하고 반도체 칩 상에 배치되며, 특정 기능을 수행하기 위한 다수의 기능 블록을 포함하는 시스템 LSI 셀부; 및
    반도체 기판 상에 배선층을 구비하며 상기 기능 블록이 서로 전기적으로 연결되도록 시스템 LSI 셀부와 적층되는 글로벌 배선층을 포함하는 것을 특징으로 하는 시스템 반도체 장치.
  2. 제 1항에 있어서,
    다수의 시스템 LSI 셀부가 반도체 웨이퍼 상에 형성되고,
    다수의 글로벌 배선층은 반도체 기판 상에 형성되며,
    상기 반도체 웨이퍼와 반도체 기판은 적층되고, 다이싱 공정에 의해 분리되어 다수의 시스템 반도체 장치를 얻는 것을 특징으로 하는 시스템 반도체 장치.
  3. 제 1항에 있어서,
    상기 글로벌 배선층은,
    반도체 기판 상에 형성된 제 1의 배선층과,
    상기 제 1의 배선층 상에 형성된 절연층, 및
    상기 절연층 상에 형성된 제 2의 배선층과 접착층을 포함하는 것을 특징으로 하는 시스템 반도체 장치.
  4. 제 1항에 있어서,
    상기 글로벌 배선층은,
    유기 기판 상에 형성된 제 1의 배선층과,
    상기 제 1의 배선층 상에 형성된 절연층, 및
    상기 절연층 상에 형성된 제 2의 배선층과 접착층을 포함하는 것을 특징으로 하는 시스템 반도체 장치.
  5. 제 1항에 있어서,
    상기 글로벌 배선층은,
    반도체 기판 상에 형성된 제 1의 배선층과,
    상기 제 1의 배선층 상에 형성된 절연층과,
    상기 절연층 상에 형성된 제 2의 배선층, 및
    상기 제 2의 배선층 상에 형성된 내부 범프를 포함하는 것을 특징으로 하는 시스템 반도체 장치.
  6. 제 1항에 있어서,
    유기 기판 상에 형성된 제 1의 배선층과,
    상기 제 1의 배선층 상에 형성된 절연층과,
    상기 절연층 상에 형성된 제 2의 배선층, 및
    상기 제 2의 배선층 상에 형성된 내부 범프를 포함하는 것을 특징으로 하는 시스템 반도체 장치.
  7. 제 3항에 있어서, 상기 절연층은 상기 제 1의 배선층을 상기 제 2의 배선층과 전기적으로 연결하는 비어(via)를 포함하는 것을 특징으로 하는 시스템 반도체 장치.
  8. 제 1항에 있어서, 상기 글로벌 배선층은 그 표면 상에서 외부 회로에 전기적으로 연결하기 위한 범프를 구비하는 것을 특징으로 하는 시스템 반도체 장치.
  9. 제 1항에 있어서, 상기 글로벌 배선층은 기능 블록을 외부 회로에 전기적으로 연결하는 매입 비어(buried vias)를 포함하는 것을 특징으로 하는 시스템 반도체 장치.
  10. 제 1항에 있어서, 글로벌 배선층은 적어도 하나 이상의 배선층을 구비하는 것을 특징으로 하는 시스템 반도체 장치.
  11. 제 3항에 있어서, 상기 글로벌 배선층은 적어도 하나 이상의 절연층을 구비하는 것을 특징으로 하는 시스템 반도체 장치.
  12. 단위 회로로서 동작하며 특정 기능을 실행하는 다수이 기능 블록을 반도체 칩 상에 형성함으로써 시스템 LSI 셀부를 제조하는 단계와,
    반도체 기판 상에 배선층을 형성함으로써 글로벌 배선층을 제조하는 단계, 및
    상기 기능 블록이 서로 전기적으로 연결되도록 시스템 LSI 셀부와 글로벌 배선층을 적층하는 단계를 포함하는 것을 특징으로 하는 시스템 반도체 장치 제조 방법.
  13. 제 12항에 있어서,
    반도체 웨이퍼 상에 다수의 시스템 LSI 셀부를 형성하는 단계와,
    상기 반도체 기판 상에 다수의 글로벌 배선층을 형성하는 단계와,
    상기 반도체 웨이퍼와 상기 반도체 기판을 적층하는 단계, 및
    상기 적층된 반도체 웨이퍼와 반도체 기판을 다이싱 공정에 의해 분리하여 다수의 시스템 장치를 얻는 단계를 포함하는 것을 특징으로 하는 시스템 반도체 장치 제조 방법.
  14. 제 12항에 있어서, 상기 글로벌 배선층은 제 1의 배선층, 절연층, 제 2의 배선층, 및 접착층을 상기 반도체 기판 상에 순차적으로 적층함으로써 형성되는 것을 특징으로 하는 시스템 반도체 장치 제조 방법.
  15. 제 12항에 있어서, 상기 글로벌 배선층은 제 1의 배선층, 절연층, 제 2의 배선층, 및 접착층을 유기 기판 상에 순차적으로 적층함으로써 형성되는 것을 특징으로 하는 시스템 반도체 장치 제조 방법.
  16. 제 12항에 있어서, 상기 글로벌 배선층은 제 1의 배선층, 제 2의 배선층, 절연층, 및 내부 범프를 상기 반도체 기판 상에 순차적으로 적층함으로써 형성되는 것을 특징으로 하는 시스템 반도체 장치 제조 방법.
  17. 제 12항에 있어서, 상기 글로벌 배선층은 제 1의 배선층, 절연층, 제 2의 배선층, 및 내부 범프를 유기 기판 상에 순차적으로 적층함으로써 형성되는 것을 특징으로 하는 시스템 반도체 장치 제조 방법.
  18. 제 14항에 있어서, 상기 제 1의 배선층과 제 2의 배선층을 전기적으로 연결하기 위한 비어를 상기 절연층 내에 형성하는 단계를 더 포함하는 것을 특징으로 하는 시스템 반도체 장치 제조 방법.
  19. 제 12항에 있어서, 상기 글로벌 배선층 상에 외부 회로와 전기적으로 연결하기 위한 범프를 형성하는 단계를 더 포함하는 것을 특징으로 하는 시스템 반도체 장치 제조 방법.
  20. 제 12항에 있어서, 상기 기능 블록을 외부 회로와 전기적으로 연결하기 위한 매입 비어를 상기 글로벌 배선층 내에 형성하는 단계를 더 포함하는 것을 특징으로 하는 시스템 반도체 장치 제조 방법.
  21. 제 12항에 있어서, 상기 글로벌 배선층 내에 적어도 하나 이상의 배선층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 시스템 반도체 장치 제조 방법.
  22. 제 14항에 있어서, 상기 글로벌 배선층 내에 적어도 하나 이상의 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 시스템 반도체 장치 제조 방법.
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