KR100340116B1 - 반도체 장치 - Google Patents

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모리시타요시아키
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니시가키 코지
닛뽄덴끼 가부시끼가이샤
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Abstract

본 발명은, 적층한 베어칩 각 단의 설계를 통일 할 수 있으며, 또한, 임의의 단수까지 적층할 수 있도록 하는 반도체 장치에 관한 것으로서, 그 해결수단으로서는 반도체 회로의 베어칩(1, 2, 3)을 복수단 적층시켜 상하의 외부 전극끼리 접속한 구성으로서, 각 베어칩의 외부 전극으로서는, 베어칩을 선택하기 위한 소정의 배열피치로 배열된 칩 셀렉트 패드군(6a, 6b) 베어칩을 기능시키는 신호가 공급되는 신호 패드군(7a, 7b)을 포함한다. 각 베어칩이 칩 셀렉트 패드의 배열 피치와 동일 거리만큼 그 배열방향으로 벗어나서 적층되며, 각 신호 패드군의 각 패드에 대향하는 베어칩의 대응 패드의 접속점이 칩 셀렉트 전극의 배열 방향으로 상기 배열 피치분 만큼 벗어나 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 IC, LSI등의 반도체 베어칩을 적층시킨 다단 스택구조를 갖는 반도체 장치에 관한 것으로서, 특히, 각 단의 반도체 베어칩의 외부전극 패턴이 동일하게 되도록 이루어진 반도체 장치에 관한 것이다.
(종래의 기술)
종래, 메모리의 반도체 패키지를 실장하는 경우, 도 7에 나타내듯이 DIMM(듀얼라인 메모리 모듈)구조를 이용하는 경우가 있다.
도 7에 있어서, DIMM구조에서는, TSOP(Thin Small Out line Package), CSP등의 반도체 패키지(100)가 DIMM기판(101)의 표면 및 속면측으로 병렬로 실장되어 있다.
한편, 실장면적을 줄이기 위해 도 7과 같이 DIMM구조의 각 반도체 패키지(100)에, 복수의 반도체 패키지를 적층한 다단 스택구조를 사용하는 것이 있다.
그러나, 각 반도체 패키지에 있어서, 다단 접속의 배선 설계를 행하면, 각 단의 반도체 패키지로서 다른 어드레스 선, 데이터 선 용의 배선을 행하지 않으면 않되며, 최하단의 칩에 스루홀이나 외부 단자를 마련하는 수가 늘어나게 된다. 이에 기인하여 적층하는 단수에 의해 칩의 설계가 다르기 때문에 반도체의 설계 및 생산이 비효율적으로 된다.
한편, 메모리 등의 반도체 패키지를 적층하는 경우, 패키지 각 단의 전극배선 패턴의 통일화 및 신호선 수를 효율화하기 위해 각 단을 선택가능한 신호선(칩셀렉트 신호)을 사용하여 각단의 어드레스선, 데이터선 등을 공통화하는 방법이 있다.
예를들면, 일본 특허 제 2870530호에 기재된 스택 모듈이 그러한 것이다. 그와같은 스택 모듈은, 도 8에 나타내듯이 메모리(DRAM) 베어칩(105)을 인터포저(106)에 실장한 것을 납볼(107)을 통해서 다단으로 접속한 것이다.
그 스택 모듈에서는, 몇 단째의 메모리 베어칩에 리드(read) 또는 라이트(write) 커맨드를 실행하는 지를 선택하는 칩 셀렉트 신호선을 각 인터포저(106)에 마련하며, 그 칩 셀렉트 신호선의 배선을 마련하므로써, 메모리 베어칩(105)및 인터포저(107)의 어드레스 선, 데이터 선을 공통화하고 있다.
그러나, 종래, 베어칩 만을 각 베어칩의 외부 접속전극의 배선패턴을 동일화 하여 다단으로 접속하는 반도체 장치에 관해서는 발명되어 있지 않다. 일본 특허 제 2870530호에서는, 배선을 마련한 인터포저를 사용하는 것을 전제로 하고 있으며, 베어칩 만의 다단 접속을 실현하고 있지 않다.
또한, 베어칩 자체가 박형화되고 있으며, 칩 간격도 좁게되는 경향이 있다. 이 경우, 베어칩의 적층후에 각 단의 접속을 프로브에 의해 검사하는 것이 곤란하게되는 것도 생각할 수 있다.
본 발명의 목적은, 반도체 베어칩의 전극(패드)패턴 및 배선설계의 통일화를 도모하며, 칩 적층시 신호선 수의 효율화 및 칩 적층후의 검사 용이화를 실현한 반도체 장치를 제공하는 것에 있다.
(과제를 해결하기 위한 수단)
이러한 문제점을 해결하기 위해 본 발명에서는, 베어칩을 칩 셀렉트 패드(1)피치분 만큼 벗어나게하여 실장하는 것에 의해 동일 설계의 칩으로 각 단 전용의 칩 셀렉트 신호를 공급할 수 있다.
본 발명에서는, 더나아가서 어드레스 신호, 데이터선 등의 신호패드(1)피치 분 만큼 벗어나는 것에 의해 칩 위의 패드 및 배선을 공통화 시킬 수 있다.
본 발명에 의한 반도체 장치는, 반도체 회로의 베어칩을 복수단 적층하며, 상하의 외부 전극끼리 접속한 구성이다. 베어칩의 외부 전극으로서는, 베어칩을 선택하기 위한 소정의 배열 피치로 배열된 복수의 칩 셀렉트 전극과, 베어칩을 기능시키는 신호가 공급되는 복수의 신호전극 등을 포함한다.
각 베어칩이, 칩 셀렉트 전극의 배열 칩과 동일 거리만큼 그 배열 방향으로 벗어나 적층되며, 각 신호 전극에 대항하는 베어칩과의 접속점이 칩 셀렉트 전극의 배열방향으로 상기 배열칩 분 만큼 벗어나 있는 것을 특징으로 한다.
구체적으로 외부전극은, 베어칩을 적층하는 방향의 표면과 속면에 형성되며, 상기 표면과 속면의 각 전극 끼리가 상호 접속되어 있다.
또한, 베어칩은 상기 복수의 칩 셀렉트 전극중에서 상기 베어칩의 한 변에 가장 가까운 측의 제 1 칩 셀렉트 전극으로부터의 칩 셀렉트 신호를 검출하며, 그 외의 칩 셀렉트 전극은 다른 베어칩의 칩 셀렉트 전극에 접속되는 것 만인 것을 특징으로 한다.
도 1은 본 발명 반도체 장치의 제 1실시예를 나타내는 사시도.
도 2는 도 1의 반도체 장치에 사용되는 베어칩의 평면도로서, (a)는 표면측의 평면도, (b)는 속면측의 평면도.
도 3은 도 1의 A-A선 절단 단면도.
도 4는 도 1의 B-B선 절단 단면도.
도 5는 본 발명에 의한 제 1실시예의 검사방법을 나타내는 단면도.
도 6은 본 발명 반도체 장치의 제 2실시예를 나타내는 사시도.
도 7은 종래의 DIMM구조를 나타내는 사시도.
도 8은 인터 포저를 사용한 종래의 스택 모듈을 나타내는 사시도.
(도면의 주요부분에 대한 부호의 설명)
1 : 1단째 베어칩 2 : 2단째 베어칩
3 : 3단째 베어칩 4 : 기판
5 : 배선 6a, 6b : 칩 셀렉트 패드군
7a, 7b : 신호 패드군
이어서, 본 발명의 실시예에 관하여 도면을 참조하면서 상세하게 설명한다.
도 1은 본 발명에 의한 반도체 장치의 제 1실시예를 나타내는 사시도이며, 도 2는 도 1의 반도체 장치에 있어서의 베어칩의 평면도로서, (a)는 표면측, (b)는 속면측의 평면도이며, 도 3은 도 1의 A-A의 절단 단면도이고, 도 4는 도 1의 B-B의 절단 단면도이다.
또한, 도 3 및 도 4에 있어서, 베어칩의 두께가 도 1과는 다르도록 도시되어 있지만 실제로는 동일 두께이다.
도 1에 나타내듯이 본 발명의 제 1실시예의 반도체 장치는, 베어칩(1, 2, 3)을 아래부터 차례로 벗어나게 접속 범프(8)를 끼어 적층한 것으로서, 그 3층 반도체 장치는, 기판(4)에 실장되어 있다. 여기에서, 베어칩(1, 2, 3)을 각각 1단째, 2단째, 3단째 베어칩이라고 칭한다.
각 베어칩은, DRAM등의 메모리 베어칩이며, 동일 사이즈, 동일의 외부 전극패턴 및 배선 패턴을 갖는다. 여기에서, 배선패턴이란 각 외부 전극에 접속하는 내부배선 혹은 반도체 회로의 패턴을 나타낸다. 접속 범프(8)는 납 범프, 금 범프 등의 금속 범프이다.
기판(4)에서는, 3층 반도체 장치의 외부전극에 접속하는 배선(5)이 형성되어 있다. 배선(5)에서는 1단째, 2단째, 3단째 베어칩(1, 2, 3)을 칩 셀렉트하기 위한 1단째, 2단째, 3단째 셀렉트 신호(S1, S2, S3)를 입력하는 배선과 베어칩의 어드레스 신호, 데이터 신호 등을 공급하기 위한 배선을 포함한다.
먼저, 각 베어칩의 외부 전극패턴에 관하여 도 2의 1단째 베어칩(1)을 대표로 설명한다. 물론, 2단째, 3단째 베어칩에 관해서도 도 2와 동일 외부전극 패턴 및 배선 패턴(도시생략)을 갖는다. 또한, 각 베어칩은 각각 다른 단에서도 사용가능하다.
도 2의 (a), (b)는 베어칩(1)의 표면, 속면을 나태내고 있지만, 여기에서는 베어칩의 상단측의 면을 표면, 기판(5)측의 면을 속면으로 하고 있다.
도 2의 (a)에 있어서, 1단째 베어칩(1)의 표면에는, 금, 동 또는 알루미늄 등의 2열의 신호 패드군(7a)과, 1열의 칩 셀렉트 패드군(6a)를 갖는다.
신호 패드군(7a)은, 어드레스 신호 전극패드(A0, A1, A2, A4...)와, 데이터 신호 전극패드(D1 내지 D8), 전원 전극패드(Vcc)및 그랜드 패드 등 칩 셀렉트 이외의 전극 패드로 이루어진다.
또한, 칩 셀렉트 패드군(6a)은, 한 방향으로 같은 간격의 거리(L1)로 배열된 제 1부터 제 4 칩 셀렉트 패드(61a, 62a, 63a, 64a)를 갖는다. 1단째 베어칩(1)(2부터 4단째 베어칩도 동일)은,제 1칩 셀렉트 패드(61a)의 신호로부터 칩 셀렉트 신호를 검출하며, 이것에 의해 베어칩(1)의 반도체 회로가 활성화한다. 그러나, 제 2부터 제 4의 칩 셀렉트 패드(62a, 63a, 64a)의 신호는 검출되지 않고(후술하지만, 단순하게 하단으로부터의 칩 셀렉트 신호를 상단의 베어칩의 칩 셀렉트 패드로 공급하는 것만), 반도체 회로가 활성화되지 않는다.
한편, 도 2의 (b)에 있어서, 1단째 베어칩(1)의 속면에는, 표면의 신호 패드군(7a)과 칩 셀렉트 패드군(6a)에 전기적 접속하는 신호 패드군(7b)과 칩 셀렉트 패드군)(6b)를 갖는다. 이중 칩 셀렉트 패드군(6b)은, 제 1부터 제 4 칩 셀렉트 패드(61b, 62b, 63b, 64b)를 갖는다.
도 2의 (a)및 (b)에 있어서, 1단째 베어칩(1)의 표면과 속면의 각 전극패드는 상단 또는 하단의 베어칩으로 벗어나지 않고 표리(표면과 속)를 일치시켜 접합시킨 때에 상호 겹쳐지는 위치에 있다.
따라서, 1단째 베어칩(1)을 외부 전극면의 진상으로부터 본 경우, 표면측의 신호 패드 군(7a)과 칩 셀렉트 패드군(6a)이 속면측의 신호 패드군(7b)과 칩 셀렉트 패드군(6b)과 중복되는 위치에 있다.
앞에서 설명하였듯이 본 실시예의 베어칩(1, 2, 3)은, 제 1칩 셀렉트 패드(61a, 61b)의 신호로부터 칩 셀렉트 신호를 검출하며, 반도체 회로가 활성화 되지만, 제 2부터 제 4 칩 셀렉트 패드(62a, 63a, 64a, 62b, 63b, 64b)의 신호에서는, 반도체 회로가 활성화하지 않는다.
이때문에, 각 베어칩을 개별로 칩 셀렉트하는 경우, 도 1 및 도 3, 도 4에 나타내듯이 베어칩을 칩 셀렉트 패드군(7a, 7b)의 각 패드간격(1피치 분)의 거리(L1)만큼 벗어나서 중복된다. 벗어나는 방향은 칩 셀렉트 패드 군의 배열 방향이다
도 3에 나타내듯이 베어칩(1, 2, 3)을 거리 L1만큼 벗어나게 하는 것에 의해 칩 셀렉트 패드군(6a, 6b)의 각 칩 셀렉트 패드가 1피치씩 벗어나서 상하로 접속된다.
본 실시예의 경우, 도 3에 나타내듯이 각 칩 셀렉트 패드의 표리는, 관통 비아(via)를 통해 베어칩 표면에 수직인 방향으로 직선적으로 전기적 접속되어 있지만, 꼭 직선적으로 전기적으로 접속되어 있지 않아도 좋다. 또한, 내부의 반도체 회로를 경유하여 베어칩 표리의 칩 셀렉트 패드가 접속되어 있어도 좋다.
도 3에 있어서, 상술하였듯이 각 베어칩은, 제 1칩 셀렉트 패드(61a, 61b)만이 칩 셀렉트로서 기능하며, 제 2로부터 제 4의 칩 셀렉트 패드(62a, 62b, 63a, 63b, 64a, 64b)는, 다른 베어칩과 접속하는 것만의 기능으로서 내부의 반도체 회로기능과는 독립된 것이다.
따라서, 도 1의 기판(5)으로부터 1단째, 2단째, 3단째 셀렉트 신호(S1, S2, S3)가 도 3에 나타내듯이 하단에서 칩 셀렉트 패드(61b, 62b, 63b)에 공급된 경우, 1단째, 2단째, 3단째 베어칩(1, 2, 3)이 각각의 셀렉트 신호에 의해 칩 셀렉트된다. 이것에 의해 몇 단째의 베어칩에 리드(read) 또는 라이트(write)커맨드를 실행 할런지를 선택한다.
또한, 본 실시예의 경우, 베어칩은 최대 4단째까지 적층 가능한 제 4 칩 셀렉트 패드(64a, 64b)가 마련되어 있다.
또한, 도 4에 나타내듯이, 신호 패드군(7a, 7b)의 각 전극 패드(A0, A1, A3..., D1, D2, D3..., 단, 도 4에서는 전극 패드 A0부터 A5까지만 나타내고 있다)에 있어서, 칩 셀렉트 패드의 피치와 동일 거리(L1)만큼 인접하는 2개의 베어칩의 동일 전극 패드 접속위치가 벗어나 있다.
신호패드군(7a, 7b)의 각 전극패드의 벗어남 방향은 칩 셀렉터 패드군(6a, 6b)의 배열방향과 동일하다.
즉, 신호 패드군(7a, 7b)에 있어서의 각 전극 패드의 베어칩 사이의 접속점이 1단째부터 3단째에 걸쳐서 칩 셀렉트 패드의 배열방향으로 차례로 거리(L1)만큼 벗어나 있다.
이와 같이, 베어칩(1, 2, 3)이 거리(L1)만큼 벗어나는 것에 대응하여 신호 패드군의 각 전극패드가 동일 거리만큼 벗어나서 형성되어 있기 때문에 도 1의 기판(5)으로부터의 각 어드레스 신호, 데이터 신호 등은 1단째 베어칩(1)으로부터 3단째 베어칩(3)에 공통으로 공급된다.
이 결과, 칩 셀렉트 신호에 의해 셀렉트 된 단의 베어칩이 다른 단의 베어칩과 동일 신호경로에 의해 메모리로서 동작한다.
또한, 도 4에 나타내듯이 베어칩의 신호 패드군의 각 표리의 전극패드는 관통 비아를 통해 전기적으로 접속되어 있지만, 관통 비아가 아니라도 내부의 반도체 회로의 배선을 경유하여 접속되어 있어도 좋다.
이상과 같이, 본 발명의 제 1실시예에 의하면, 각 단의 베어칩의 외부전극 패턴(신호패드군(7a, 7b)과 칩 셀렉트 패드군(6a, 6b))이 각 단에서 공통된다.
따라서, 베어칩을 몇 단째로 배치하는지에 구애받지 않고 동일 베어칩을 설계하여 제조하면 바람직함과 함께 경제적이다. 또한, 신호배선을 베어칩의 단수 마다 변화시킬 필요가 없기 때문에 신호선 수의 효율화가 가능하게 된다.
또한, 베어칩 사이의 배선설계 즉, 접속범프의 배치를 각단에서 동일하게 할 수 있으며, 동일한 범프 형성공정을 베어칩의 각 단에서 행할 수 있다. 따라서 제조 효율화가 도모된다. 또한, 최상단의 베어칩의 표면에는 접속범프를 형성할 필요가 없다.
또한, 도 5에 나타내듯이 제 1칩 셀렉트 패드(61a)에 측정 프로브(20)를 닿게하여 베어칩의 각 신호 패드군(7a, 7b)에 검사신호를 공급하는 것에 의해 다른 단의 베어칩에 방해되지 않고 용이하게 검사할 수 있는 이점이 있다.
따라서, 본 발명에서는 베어칩의 간격이 좁게 되어도 프로브에 의한 검사가 용이하다는 특징을 갖는다.
도 6은 본 발명의 제 2 실시예를 나타내는 사시도이다.
본 실시예에서는 표면측(surface side)과 속측(back side)의 칩 셀렉트 패드군(6a, 6b)중, 칩 셀렉트 신호를 검출하지 않는 제 2로부터 제 4의 칩 셀렉트 패드의 표리 접속을 베어칩 표면에 형성된 외부 배선 패턴(6c)에 의해 실현한 것이다.
그 밖의 구성은, 도 1과 동일하다.
이와같이 각 베어칩 표리의 패드사이의 접속은 베어칩의 내부를 통하여도, 베어칩 표면의 배선을 통하여도 좋다.
본 발명은, 이상의 실시예에 한정하지 않는다. 예를 들면, 도 1, 도 2에 있어서, 신호 패드군(7a, 7b)이 베어칩의 정 중앙에 있었지만, 베어칩 테두리의 가까이에 배치되어 있어도 좋다. 이 경우, 도 6의 제 2실시예에 있어서의 칩 셀렉트 패드와 같이 표리의 신호패드군(7a, 7b)의 각 전극 패드를 베어칩의 바깥면에 형성된 배선패턴을 통해 접속하여도 좋다. 이것에 의해 베어칩 내부에 표리측 패드를 접속하는 배선을 마련할 필요가 없게 된다.
또한, 칩 셀렉트 패드군(6a, 6b)의 배열방향과 신호 패드군(7a, 7b)의 배열방향이 동일할 필요가 없다. 본 발명에서는, (1) 각 베어칩이 칩 셀렉트패드군(6a, 6b)의 배열피치와 동일 거리만큼 그 배열방향으로 벗어나 있을 것, (2) 신호 패드군(7a, 7b)에 있어서의 각 전극패드의 대향 베어칩 사이의 접속점이 칩 셀렉트 패드의 배열방향으로 칩 셀렉트 패드의 배열피치 분 만큼 벗어나 있을 것 등이 만족되어 있으면 좋다.
도 1 및 도 6의 실시예에서는 베어칩 표리의 전극 배치 및 형상이 동일하지만, 전극의 형상은 꼭 표리에서 일치 시킬 필요가 없다. 앞서 서술한 (2)의 조건을 만족하면서 접속 범프에 의해 접속가능한 배치라면 좋다.
또한, 베어칩은 메모리에 한정되지 않고, CPU등의 그 외의 반도체 칩이라도 좋다.
이상 설명하였듯이, 본 발명에 의하면, 적층한 베어칩 각단의 설계를 통일할 수 있으며, 또한, 임의의 단수까지 적층시킬 수 있다. 또한, 신호선 수를 효율화 할 수 있으며, 더 나아가서 각단의 베어칩 접속부의 검사가 용이하게 된다.

Claims (6)

  1. 반도체 회로의 베어칩을 복수단 적층하며, 상하의 외부 전극끼리를 접속한 반도체 장치에 있어서,
    상기 베어칩의 외부전극으로서, 베어칩을 선택하기 위한 소정의 배열 피치로서 배열된 복수의 칩 셀렉트 전극과, 베어칩을 기능시키는 신호가 공급되는 복수의 신호전극을 포함하며,
    각 베어칩이 상기 칩 셀렉트 전극의 배열피치와 동일 거리만큼 그 배열방향으로 벗어나서 적층되며, 상기 각 신호전극에 대향하는 베어칩의 대응전극과의 접속점이 상기 칩 셀렉트 전극의 배열방향으로 상기 배열 칩 분 만큼 벗어나 있는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서, 상기 외부전극은 상기 베어칩을 적층하는 방향의 표면(surface)과 속면(back)에 형성되며, 상기 표면과 속면의 각 전극끼리가 상호 접속되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제 1항 또는 제 2항에 있어서, 상기 베어칩은 상기 복수의 칩 셀렉트 전극중, 상기 베어칩의 한 변에 가장 가까운 측의 제 1칩 셀렉트 전극으로부터의 칩 셀렉트 신호를 검출하며, 그 밖의 칩 셀렉트 전극은 다른 베어칩의 칩 셀렉트 전극에 접속되는 것을 특징으로 하는 반도체 장치.
  4. 제 1항 또는 제 2항에 있어서, 상기 베어칩의 각 단의 외부전극은 접속 범프를 통해 접속되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제 1항 또는 제 2항에 있어서, 상기 표면과 속면의 각 전극끼리가 상기 베어칩 내에서 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제 1항 또는 제 2항에 있어서, 상기 표면과 속면의 각 전극끼리가 상기 베어칩 내 및 베어칩 표면의 배선에 의해 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
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