KR20030060268A - 본딩패드 접속용 비아홀을 이용한 비지에이 반도체패키지의 제조방법 및 그 구조 - Google Patents

본딩패드 접속용 비아홀을 이용한 비지에이 반도체패키지의 제조방법 및 그 구조 Download PDF

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KR20030060268A
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Abstract

본 발명의 목적은 동재질의 본딩패드를 갖는 다이 또는 웨이퍼의 본딩패드면상에 에폭시레진 등의 유전층을 적층하여 본딩패드 위치부분의 유전층에 비아홀을 형성하고 상기 유전층상에 회로배선패턴 형성시 본딩패드가 외부 회로배선패턴과 접촉되도록 상기 비아홀을 채움도금 함으로써, 와이어본딩 및 다이몰딩 공정을 생략하여 반도체 패키지의 제조시간을 단축시키고 피씨비 제조사에서 반도체 패키지의 어셈블리 공정을 완성할 수 있는 본딩패드 접속용 비아홀을 이용한 비지에이 반도체 패키지의 제조방법 및 그 구조를 제공하는데 있다.
본 발명은 동재질의 본딩패드를 갖는 다이를 피씨비에 부착시켜 다이의 본딩패드와 피씨비의 회로패턴을 전기적으로 연결하는 다이접착공정과, 상기 피씨비의 회로패턴상에 외부접속 단자인 솔더볼을 부착하고 패키지를 쏘잉하는 패키지처리공정을 포함하는 팬 아웃 구조의 비지에이 반도체 패키지를 제조하는 방법에 있어서, 상기 다이접착공정은 다이에 유전층을 적층하는 제1단계; 다이의 본딩패드 위치에서 레이저 드릴로 유전층을 관통하여 비아홀을 형성시키는 제2단계; 상기 유전층상에 회로패턴을 이미징하여 상기 비아홀 및 회로배선패턴을 동도금하는 제3단계; 상기 유전층상에 피씨비를 적층하는 제4단계를 포함하여 이루어진 것을 특징으로 한다.

Description

본딩패드 접속용 비아홀을 이용한 비지에이 반도체 패키지의 제조방법 및 그 구조{The fabrication method of BGA type semiconductor package using via hole for connecting circuit pattern with bonding pad and the structure of BGA type semiconductor package}
본 발명은 비지에이 반도체 패키지의 제조방법 및 그 구조에 관한 것으로서, 특히, 동재질의 본딩패드를 갖는 다이 또는 웨이퍼의 본딩패드면상에 에폭시레진 등의 유전층을 적층하여 본딩패드 위치부분의 유전층에 비아홀을 형성하고 상기 유전층상에 회로배선패턴 형성시 본딩패드가 외부 회로배선패턴과 접촉되도록 상기 비아홀을 채움도금 함으로써, 와이어 본딩공정과 다이 몰딩공정을 생략하여 비지에이 반도체 패키지의 제조시간을 단축시키고 피씨비 제조사에서 반도체 패키지의 어셈블리 공정을 완성할 수 있으며, 본딩 와이어 및 범프가 필요 없어 제조비용을 감소시킬 수 있는 본딩패드 접속용 비아홀을 이용한 비지에이 반도체 패키지의 제조방법 및 그 구조에 관한 것이다.
일반적으로, 종래의 팬 아웃 구조(패키지의 크기가 다이보다 큰 구조)의 비지에이 타입 반도체 패키지는 도 1에 도시된 바와 같이 양면 또는 다층의 피씨비와 다이를 별도의 어셈블리 공정을 수행하여 반도체 패키지를 완성시킨다. 이러한 어셈블리 공정을 도 1 및 도 2를 참조하여 설명하면 다음과 같다.
도 1은 종래의 팬 아웃(fan out) 구조의 비지에이 반도체 패키지의 단면도이고, 도 2는 종래의 비지에이 반도체 패키지의 제조과정을 나타내는 흐름도이다.
먼저, 도 1에서 종래의 팬아웃 구조의 비지에이 반도체 패키지를 살펴보면, 양면 피씨비(11)상에 다이접착에폭시(12)에 의해 다이(13)가 접착되어 있고, 상기다이의 본딩 패드(14)와 피씨비 기판(11)의 회로배선 패턴(15)은 본딩 와이어(16)에 의해 전기적으로 연결되어 있다.
또, 상기 다이(13) 및 본딩 와이어(16)는 몰딩 컴파운드(17)에 의해 몰딩되고, 양면 피씨비(11)의 솔더볼 랜드(19)상에는 솔더볼(10)이 부착되어 있다.
또한, 상기 피씨비(11)에는 기판 상부의 회로배선 패턴(15)과 기판 하부에 형성된 회로배선 패턴 및 솔더볼 랜드(19)를 연결하기 위해 관통 및 도금된 비아홀(18)이 형성되어 있다.
도 2에서 종래의 비지에이 반도체 패키지의 제조과정을 살펴보면, 먼저, 피씨비 제조사에서 미리 제조된 양면 피씨비(11)에 다이접착에폭시(12)로 다이(13)를 접착시키고, 상기 피씨비(11)에 접착된 다이(13)의 본딩패드(14)를 본딩 와이어(16)로 기판(11)의 회로배선 패턴(15)과 연결시킨다.
이 후, 상기 다이(13)와 본딩 와이어(16)를 몰딩 컴파운드(17)로 몰딩하고, 기판(11)의 솔더볼 랜드(19)상에 솔더볼(10)을 부착시킨 후, 패키지 쏘잉(sawing)공정을 통하여 팬 아웃 구조의 비지에이 타입 반도체 패키지를 얻는다.
상기와 같은 종래의 비지에이 타입 반도체 패키지의 제조방법 및 구조는 피씨비 제조와 어셈블리 공정이 별도로 독립되어 있었다. 즉, 어셈블리 공정을 수행하는 회사가 다이 제조사 및 피씨비 제조사에서 각각 다이와 피씨비를 납품 받아 별도의 어셈블리 공정을 하도록 되어 있었다. 그러나, 종래와 같이 피씨비 제조와 어셈블리 공정이 분리되어 있는 경우, 서로 다른 시스템의 품질관리 운영과 제조기술 및 납품기간 등의 복잡한 문제점이 있다.
또, 각각 제조된 다이와 피씨비 기판을 접착하고 전기적으로 연결하기 위한 와이어 본딩 및 다이 몰딩 공정이 필요하므로 피씨비 제조사에서는 어셈블리 공정을 수행하기 어려운 문제점이 있다.
또한, 본딩 와이어 등에 의해 도선의 길이가 길어짐에 따라 반도체소자의 전기적 특성에 영향을 미치는 인덕터 성분이 발생하는 등의 문제점이 있다.
한편, 종래의 비지에이 타입 반도체 패키지의 다른 예로서, 팬 인(fan in)구조(패키지와 다이의 크기가 동일한 구조)의 비지에이 타입 반도체 패키지를 도 3에 나타낸다.
도 3은 종래의 팬 인 구조의 비지에이 반도체 패키지(윈도우 칩 스케일 패키지)의 단면도이다.
도면에서, 리지드 기판(22)의 다이접착 영역의 소정 부위에는 관통된 윈도우(21)가 형성되어 있다. 상기 윈도우(21)가 형성된 리지드 기판(22)상부에는 다이접착에폭시(24)에 의해 다이(23)가 접착되어 있고, 상기 윈도우(21)를 통해 리지드 기판(22) 하부면상의 회로 패턴의 본딩 패드와 다이(23)의 입/출력 본딩 패드가 본딩 와이어(25)로 연결되어 있고, 상기 본딩 와이어(25)와 본딩 패드 부분의 윈도우(21)는 외부로부터의 오염을 막기 위해 EMC(Epoxy Molding Compound)(26)로 몰딩되어 있다.
또한, 상기 리지드 기판(22) 하부면의 회로배선패턴 상에는 외부접속 단자인 솔더볼(27)이 부착되어 있다.
그러나, 도 3과 같은 종래의 팬 인 구조의 비지에이 반도체 패키지는윈도우(21) 및 회로배선 패턴이 형성된 피씨비(22)를 별도로 제조해야 하고, 주문사양에 따른 패키지의 높이를 맞추기 위해 웨이퍼 뒷면을 깎아내는 웨이퍼 백그라이딩 공정이 요구되며, 다이 부착, 와이어 본딩, 몰딩, 솔더볼 부착 등의 공정을 각 패키지별로 각각 해야하므로, 패키지를 제조하는데 많은 시간과 비용이 요구되는 문제점이 있었다.
상기의 문제점을 해결하기 위한 본 발명의 목적은 동재질의 본딩패드를 갖는 다이 또는 웨이퍼의 본딩패드면상에 에폭시레진 등의 유전층을 적층하여 본딩패드 위치부분의 유전층에 비아홀을 형성하고 상기 유전층상에 회로배선패턴 형성시 본딩패드가 외부 회로배선패턴과 접촉되도록 상기 비아홀을 채움도금 함으로써, 와이어 본딩공정과 다이 몰딩공정을 생략하여 비지에이 반도체 패키지의 제조시간을 단축하고 피씨비 제조사에서 반도체 패키지의 어셈블리 공정을 완성할 수 있으며, 본딩 와이어 및 범프가 필요 없어 제조비용을 감소시킬 수 있는 본딩패드 접속용 비아홀을 이용한 비지에이 반도체 패키지의 제조방법 및 그 구조를 제공하는데 있다.
도 1은 종래의 팬 아웃(fan out) 구조의 비지에이 반도체 패키지의 단면도,
도 2는 종래의 팬 아웃 구조의 비지에이 반도체 패키지의 제조과정을 나타내는 흐름도,
도 3은 종래의 팬 인(fan in) 구조의 비지에이 반도체 패키지의 단면도,
도 4는 본 발명의 제1실시예에 의한 본딩패드 접속용 비아홀을 이용한 비지에이 반도체 패키지의 단면도,
도 5는 본 발명의 제1실시예에 의한 본딩패드 접속용 비아홀을 이용한 비지에이 반도체 패키지의 제조과정을 나타내는 흐름도,
도 6은 도 4의 제조과정을 나타내는 단면도,
도 7은 본 발명의 제2실시예에 의한 본딩패드 접속용 비아홀을 이용한 비지에이 반도체 패키지의 제조과정을 나타내는 흐름도,
도 8a는 본 발명의 제1실시예에 의한 본딩패드 접속용 비아홀을 이용한 비지에이 반도체 패키지에 방열판이 부착된 구조를 나타내는 단면도,
도 8b는 본 발명의 제2실시예에 의한 본딩패드 접속용 비아홀을 이용한 비지에이 반도체 패키지에 방열판이 부착된 구조를 나타내는 단면도,
도 9는 본 발명의 제3실시예에 의한 본딩패드 접속용 비아홀을 이용한 비지에이 반도체 패키지의 단면도,
도 10은 본 발명의 제3실시예에 의한 본딩패드 접속용 비아홀을 이용한 비지에이 반도체 패키지의 제조과정을 나타내는 흐름도,
도 11은 도 10의 제조과정을 나타내는 단면도.
<도면의 주요부분에 대한 부호의 설명>
10, 27, 40, 67 : 솔더볼11, 36 : 피씨비
12, 24 : 다이접착에폭시13, 23, 31, 61 : 다이
14, 32, 62 : 본딩패드15, 35, 65 : 회로배선패턴
16, 25 : 본딩와이어17 : 몰딩컴파운드
18, 34, 37, 64 : 비아홀19, 38, 66 : 솔더볼랜드
21 : 윈도우22 : 리지드 기판
26 : EMC33, 63 : 유전층
39, 68 : 솔더레지스트41, 81 : 보호필름
50 : 관통홀51 : 열전도물질
52: 방열판53 : 접착테이프
71 : 웨이퍼72 : 동(Cu)
82 : 웨이퍼 마운팅 프레임
상기의 목적을 이루기 위해, 본 발명은 동재질의 본딩패드를 갖는 다이를 피씨비에 부착시켜 다이의 본딩패드와 피씨비의 회로패턴을 전기적으로 연결하는 다이접착공정과, 상기 피씨비의 회로패턴상에 외부접속 단자인 솔더볼을 부착하고 패키지를 쏘잉하는 패키지처리공정을 포함하는 팬 아웃 구조의 비지에이 반도체 패키지를 제조하는 방법에 있어서, 상기 다이접착공정은 다이에 유전층을 적층하는 제1단계; 다이의 본딩패드 위치에서 레이저 드릴로 유전층을 관통하여 비아홀을 형성시키는 제2단계; 상기 유전층상에 회로패턴을 이미징하여 상기 비아홀 및 회로배선패턴을 동도금하는 제3단계; 상기 유전층상에 피씨비를 적층하는 제4단계를 포함하여 이루어진 것을 특징으로 한다.
또, 본 발명은 팬 아웃 구조의 비지에이 반도체 패키지에 있어서, 전면에 본딩패드를 갖는 다이; 상기 다이의 뒷면을 제외한 모든면 또는 전체면중 어느 하나를 감싸도록 적층되고, 상기 본딩패드와 접촉하는 동도금된 비아홀을 구비하며, 상기 비아홀과 연결된 회로배선 패턴을 갖는 유전층; 상기 유전층상에 적층되고, 복수의 솔더볼 랜드상에 부착된 솔더볼, 상기 유전층상의 회로배선패턴과 솔더볼 부착면상의 회로배선패턴을 전기적으로 연결하기 위해 관통되어 도금된 복수의 비아홀 및 상기 솔더볼 랜드를 제외한 표면을 절연하기 위한 솔더레지스트를 구비한 피씨비를 포함한 것을 특징으로 한다.
또한, 본 발명은 팬 인 구조의 비지에이 반도체 패키지를 제조하는 방법에 있어서, 웨이퍼의 뒷면에 보호필름을 부착하고, 웨이퍼의 외주연에 일정 간격을 두고 웨이퍼 마운팅 프레임을 설치하는 제1단계; 상기 웨이퍼상에 유전층을 적층하는 제2단계; 상기 웨이퍼의 본딩패드 위치에서 유전층을 관통하여 비아홀을 형성시키는 제3단계; 상기 유전층 표면상에 회로배선패턴을 이미징하는 제4단계; 상기 유전층 표면상에 동도금 또는 동페이스트의 도포중 어느 하나를 통하여 회로배선패턴을 형성시키는 제5단계; 솔더레지스트를 인쇄하여 솔더볼랜드를 제외한 영역이 절연되도록 솔더마스킹 하는 제6단계; 상기 솔더볼랜드에 솔더볼을 부착하는 제7단계; 웨이퍼 뒷면의 보호필름 및 웨이퍼 마운팅 프레임을 제거하는 제8단계; 웨이퍼의 뒷면에 레이저 마킹하는 제9단계; 웨이퍼를 다이크기로 쏘잉하는 제10단계를 포함하여 이루어진 것을 특징으로 한다.
또한, 본 발명은 팬 인 구조의 비지에이 반도체 패키지에 있어서, 전면에 본딩패드를 갖는 다이; 상기 다이상에 적층되고 본딩패드 위치와 대응하는 부분에 홀내부가 동으로 충진된 비아홀, 표면상에 형성된 회로패턴 및 솔더볼랜드를 갖는 유전층; 상기 솔더볼랜드에 부착된 솔더볼; 상기 솔더볼랜드를 제외한 회로패턴을 덮어 절연시키는 솔더레지스트를 포함한 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 좀 더 상세히 설명한다.
도 4는 본 발명의 제1실시예에 의한 본딩패드 접속용 비아홀을 이용한 비지에이 반도체 패키지의 단면도로서, 팬 아웃 구조의 반도체 패키지를 나타내고 있다.
도면에서, 동재질의 본딩패드(32)를 갖는 다이(31)에는 다이(31)의 뒷면을 제외한 모든 면을 감싸도록 하여 에폭시레진 등의 유전층(33)이 적층되어 있고, 상기 유전층(33)은 다이(31)의 본딩패드(32) 위치에 해당되는 부분에 비아홀(34)이 형성되고 상기 비아홀(34)은 다이(31)의 본딩패드(32)가 외부 회로배선 패턴과 전기적으로 연결되도록 동도금되어 있다. 여기에서, 상기 비아홀(34)의 동도금은 홀내부를 채워 여러층의 빌드업을 형성하여도 최상부에서 표면의 평탄도를 그대로 유지시킬 수 있도록 하고 있다.
도면상에서 유전층(33)은 다이(31)의 뒷면을 제외한 모든 면을 감싼 형태로도시되어 있지만, 다이(31)의 뒷면을 포함하여 전체면을 감싸도록 적층될 수도 있다.
또, 상기 다이(31)를 감싸고 있는 유전층(33)에는 회로배선패턴(35)이 형성되고, 유전층(33)상에는 상기 회로배선패턴(35)과 일치하도록 회로배선패턴이 형성된 양면 피씨비(36)가 적층되어 있다. 또한, 상기 피씨비(36)의 솔더볼 랜드(38)상에는 솔더볼(40)이 부착되어 있다.
상기에서 피씨비(36)에는 유전층(33)면에 형성된 회로배선 패턴을 솔더볼(40) 부착면의 회로배선 패턴과 연결하기 위한 비아홀(37)이 형성되어 있고, 상기 솔더볼 랜드(38)를 제외한 피씨비(36) 표면상에는 절연을 위한 솔더레지스트(39)가 형성되어 있다.
상기와 같이 구성된 본 발명에 의한 비지에이 반도체 패키지의 제조과정을 도 5 및 도 6을 참조하여 설명하면 다음과 같다.
도 5는 본 발명의 제1실시예에 의한 본딩패드 접속용 비아홀을 이용한 비지에이 반도체 패키지의 제조과정을 나타내는 흐름도이다.
도면과 같이, 먼저, 제1단계에서는 도 6의 (a)와 같이 다이(31)의 뒷면에 보호필름(41)을 부착하고, 제2단계에서는 도 6의 (b)와 같이 다이의 필름부착면을 제외한 전체면을 감싸도록 유전층(33)을 적층한다.
제3단계에서는 다이의 본딩패드(32) 위치의 유전층(33)을 레이저 드릴로 관통하여 비아홀(34)을 형성시키고, 제4단계에서는 상기 유전층(33)상에 회로패턴을 이미징한다.
이 후, 제5단계에서는 도 6의 (c)와 같이 관통된 비아홀(34) 및 회로배선패턴(35)을 동도금한다. 이 때, 상기 비아홀(34)의 동도금은 홀내부를 채우도록 도금하여 여러층의 빌드업을 형성하여도 최상면(솔더볼 부착면)에서 표면의 평탄도를 그대로 유지할 수 있도록 한다.
제6단계에서는 도 6의 (d)와 같이 상기 유전층(33)상에 피씨비(36)를 적층한다. 제7단계에서는 상기 적층한 피씨비(36)의 상부 회로배선패턴(35)과 하부 회로배선패턴(38)을 연결시키기 위해 레이저 드릴로 관통하여 비아홀(37)을 형성하고, 제8단계에서는 상기 피씨비(36)의 하부 솔더볼 부착면에 회로배선패턴을 이미징한다. 제9단계에서는 상기 비아홀(37) 및 회로배선패턴을 동도금한다. 여기에서, 상기 비아홀(37)의 동도금은 홀내부를 채우도록 동도금한다.
다음으로, 제10단계에서는 솔더레지스트(39)를 인쇄하여 솔더볼이 부착될 자리를 제외한 모든 영역에 얇은 플라스틱의 막을 덮어씌워 절연시키는 솔더마스킹을 수행한다.
제11단계에서는 솔더마스킹이 되지 않은 솔더볼랜드를 Ni/Au 도금한 후, 상기 솔더볼랜드(38)에 솔더볼(40)을 부착한다. 제12단계에서는 도 6의 (e)와 같이 상기 다이 뒷면의 보호필름(41)을 제거하고, 패키지를 일정크기로 절단하는 패키지 쏘잉을 수행한다.
상기에서는 유전층(33)상에 피씨비(36)를 적층한 후 피씨비(36)에 비아홀(37) 및 회로배선패턴(38)을 형성하고 동도금 및 Ni/Au 도금 등의 처리를 하는 과정, 즉, 어셈블리공정을 수행하면서 피씨비(36)를 제조하는 것으로 설명하고있으나, 유전층(33)상에 피씨비(36)를 적층할 때, 비아홀(37) 및 회로배선패턴(38)이 형성되어 솔더볼(40)을 부착할 수 있는 미리 제조된 피씨비(36)를 적층할 수도 있다.
도 6은 도 4의 제조과정을 나타내는 단면도이다.
(a)는 다이(31)의 뒷면, 즉, 본딩패드(32)가 형성된 반대쪽 면 전체에 보호필름(41)을 부착시킨 상태를 나타낸다. 여기에서, 보호필름(41)은 바람직하게 패턴형성 공정에서 에칭용액에 견딜 수 있는 필름이면 되고, 예를 들면, 드라이 필름 등을 사용할 수 있다. 또, 도면상에서는 보호필름(41)이 다이(31) 전체와 유전층이 적층될 영역까지 연장되어 부착된 것으로 표시되었지만, 다이(31)의 뒷면크기와 동일한 크기로 하여 다이(31)의 뒷면에만 부착될 수도 있다.
(b)는 보호필름(41)이 부착된 다이(31)상에 보호필름(41)이 부착된 면을 제외한 모든 면을 감싸도록 하여 유전층(33)을 적층시킨 상태를 나타낸다.
여기에서, 상기 유전층(33)의 적층은 다이(31) 뒷면에 보호필름(41)을 부착시키지 않고 다이(31) 뒷면을 포함한 모든 면을 감싸도록 적층시킬 수도 있다.
(c)는 다이(31)의 본딩패드(32)에 대응하는 위치의 유전층(33)을 레이저 드릴로 관통하여 비아홀(34)을 형성하고, 상기 유전층(33)상에 회로배선패턴을 이미징한 후, 비아홀(34) 및 회로배선패턴(35)을 동도금하여, 상기 본딩패드(32)가 외부 회로패턴과 연결되도록 한 상태를 나타낸다. 이때, 상기 비아홀(34)의 동도금은 홀내부를 채우도록 도금하여 여러층의 빌드업을 형성하여도 최상면(솔더볼 부착면)에서 표면의 평탄도를 그대로 유지할 수 있도록 한다.
(d)는 상기 회로배선패턴(35)이 형성된 유전층(33)상에 양면 피씨비(36)를 적층하고 기판(36)의 상부 및 하부의 회로배선패턴을 연결하기 위해 레이저 드릴로 관통시켜 비아홀(37)을 형성하고 도금하며, 솔더볼 부착면에 회로배선패턴을 형성하고 솔더볼 랜드(38)를 Ni/Au 도금한 후, 솔더볼(40)을 부착한 상태를 나타낸다. 도면에서 부호 39는 솔더볼 랜드(38)를 제외한 기판표면을 절연시키기 위해 인쇄된 솔더레지스트를 나타낸다.
(e)는 다이(31) 뒷면에 부착된 보호필름(41)이 제거된 상태를 나타낸다.
도 7은 본 발명의 제2실시예에 의한 본딩패드 접속용 비아홀을 이용한 비지에이 반도체 패키지의 제조과정을 나타내는 흐름도이다.
도면과 같이, 먼저, 제1단계에서는 동재질의 본딩패드를 갖는 다이의 전체면을 감싸도록 유전층을 적층한다.
제2단계에서는 다이의 본딩패드 위치의 유전층을 레이저 드릴로 관통하여 비아홀을 형성시킨다.
제3단계에서 상기 유전층상에 회로배선패턴을 이미징하고, 상기 비아홀 및 회로배선패턴을 동도금한다. 제4단계에서는 상기 유전층상에 피씨비를 적층한다. 제5단계에서는 상기 적층한 피씨비의 상부 회로배선패턴과 하부 회로배선패턴을 연결시키기 위해 레이저 드릴로 관통하여 비아홀을 형성한다.
제6단계는 상기 피씨비의 하부 솔더볼 부착면에 회로배선패턴을 이미징하고, 상기 비아홀 및 회로배선패턴을 동도금한다.
제7단계는 솔더레지스트를 인쇄하여 솔더볼이 부착될 자리를 제외한 모든 영역에 얇은 플라스틱의 막을 덮어씌워 절연시키는 솔더마스킹을 수행한다.
제8단계에서는 솔더마스킹이 되지 않은 솔더볼랜드를 Ni/Au 도금한 후, 상기 솔더볼랜드에 솔더볼을 부착한다. 제9단계에서는 패키지를 일정 크기로 절단하는 패키지 쏘잉을 수행한다.
상기와 같은 공정을 통하여 얻어진 반도체 패키지는 다이 뒷면이 외부로 노출되어 있기 때문에 동작시 발생하는 열을 외부로 방출시키는 것이 용이하며, 다이 뒷면에 방열판을 부착시킬 수 있다. 이러한 방열판을 부착시킨 구조가 도 8a 및 도 8b에 도시되어 있다.
도 8a는 본 발명의 제1실시예에 의한 본딩패드 접속용 비아홀을 이용한 비지에이 반도체 패키지에 방열판이 부착된 구조를 나타내는 단면도이다.
도면과 같이, 방열판(52)은 외부로 노출된 다이(31)의 뒷면과는 열전도 물질(51)로 연결되며 접착테이프(53)에 의해 다이(31)의 뒷면 가장자리에 있는 유전층(33)상에 부착되어 있다.
도 8b는 본 발명의 제2실시예에 의한 본딩패드 접속용 비아홀을 이용한 비지에이 반도체 패키지에 방열판이 부착된 구조를 나타내는 단면도이다.
도면과 같이, 다이(31)의 전체면을 감싸도록 적층된 유전층(33)에서, 상기 다이(31) 뒷면의 유전층(33)에 복수개의 관통홀(50)을 형성한 후, 홀(50)내부를 열전도 물질(51)로 채우고, 상기 열전도 물질(51)이 방열판(52)에 접촉되도록 하며, 접착테이프(53)에 의해 상기 방열판(52)이 관통홀(50)을 제외한 영역의 유전층(33)상에 부착되어 있다.
도 9는 본 발명의 제3실시예에 의한 본딩패드 접속용 비아홀을 이용한 비지에이 반도체 패키지의 단면도로서, 팬 인 구조의 비지에이 반도체 패키지를 나타낸다.
도면에서, 다이(61)상에는 에폭시레진 등의 유전층(63)이 적층되어 있고, 상기 유전층(63)은 다이(61)의 본딩패드(62) 위치에 해당되는 부분에 비아홀(64)이 형성되고 상기 비아홀(64)은 다이(61)의 본딩패드(62)가 솔더볼 및 외부 회로배선 패턴과 전기적으로 연결되도록 동도금 되거나 또는 동 페이스트가 도포되어 있다. 여기에서, 상기 비아홀(64)의 동도금은 홀내부를 채워 여러층의 빌드업을 형성하여도 최상부에서 표면의 평탄도를 그대로 유지시킬 수 있도록 하고 있다.
또, 상기 유전층(63)에는 회로배선패턴(65) 및 솔더볼 랜드(66)가 형성되고, 상기 솔더볼 랜드(66)상에는 솔더볼(67)이 부착되어 있다.
또한, 상기 솔더볼 랜드(66)를 제외한 회로배선패턴(65) 표면상에는 절연을 위한 솔더레지스트(68)가 형성되어 있다.
상기와 같이 구성된 본 발명에 의한 비지에이 반도체 패키지의 제조과정을 도 10 및 도 11을 참조하여 설명하면 다음과 같다.
도 10은 본 발명의 제3실시예에 의한 본딩패드 접속용 비아홀을 이용한 비지에이 반도체 패키지의 제조과정을 나타내는 흐름도이다.
먼저, 제1단계에서는 도 11의 (a)와 같이 동재질의 본딩패드를 갖는 웨이퍼의 뒷면, 즉, 본딩패드 형성면의 반대쪽 면에 보호필름을 부착하고, 상기 보호필름이 부착된 웨이퍼의 외주연에 일정거리를 두고 웨이퍼 마운팅 프레임을 설치한다.
상기에서 보호필름은 바람직하게 패턴형성 공정에서 에칭용액에 견딜 수 있고, 고온에서도 견딜 수 있는 필름이면 되고, 예를 들면, 써멀 테이프(thermal tape) 등을 사용할 수 있다.
제2단계에서는 도 11의 (b) 및 (c)와 같이 상기 웨이퍼상에 유전층을 적층하고, 웨이퍼의 본딩패드 위치의 유전층에 레이저 드릴로 비아홀을 형성한 후, 홀내부를 세척하고 도 11의 (d)와 같이 상기 유전층상에 회로배선패턴을 이미징하여 홀내부 및 회로배선패턴을 동도금한다.
이때, 비아홀의 동도금은 홀내부를 채워 여러층의 빌드업을 형성하여도 최상부에서 표면의 평탄도를 그대로 유지시킬 수 있도록 하고 있다. 또, 상기 동도금 이외에 동 페이스트를 사용하여 도포하여도 무방하다.
그 후, 제3단계에서 도 11의 (e)와 같이 솔더볼 랜드를 제외한 회로패턴상에 솔더레지스트를 씌우는 솔더마스킹 공정을 수행한다. 또, 제4단계에서는 도 11의 (f)와 같이 솔더볼 랜드상에 솔더볼을 부착시키고, 제5단계에서는 웨이퍼의 뒷면에 부착된 보호필름과 웨이퍼의 외주연에 설치된 웨이퍼 마운팅 프레임을 제거한다. 이 후, 제6단계에서 웨이퍼 뒷면에 레이저 마킹을 하고, 웨이퍼를 다이크기로 절단하는 패키지 쏘잉 공정을 수행하여 도 9와 같은 반도체 패키지를 얻는다.
도 11은 도 10의 제조과정을 나타내는 단면도이다.
(a)는 웨이퍼(71)의 뒷면에 보호필름(81)을 부착시키고, 상기 웨이퍼(71)의 외주연에 일정거리를 두고 웨이퍼 마운팅 프레임(82)이 설치된 상태를 나타낸다.
(b)는 상기 웨이퍼(71)상에 유전층(63)을 적층시킨 상태를 나타낸다.
(c)는 웨이퍼(71)의 본딩패드(62)의 위치에 대응하는 상기 유전층(63)에 레이저드릴로 비아홀(64)을 형성한 상태를 나타낸다.
(d)는 상기 유전층(63)상에 회로배선패턴을 이미징하여, 상기 (c)에서 형성된 비아홀(64)내부와 회로배선패턴에 동도금 또는 동페이스트를 도포한 상태를 나타낸다.
(e)는 (d)에서 유전층(63)의 표면상에 형성된 회로배선패턴상에 솔더볼 랜드를 제외하고 솔더레지스트를 덮어씌운 상태를 나타내고, (f)는 상기 솔더볼 랜드(66)상에 솔더볼(67)을 부착시키고, 웨이퍼(71) 뒷면의 보호필름(81)과 웨이퍼(71) 외주연의 웨이퍼 마운팅 프레임(82)을 제거한 상태를 나타낸다.
이 후, 상기 웨이퍼를 다이 크기로 쏘잉함으로써, 도 9와 같은 팬 인 구조의 비지에이 반도체 패키지를 얻는다.
상기와 같은 공정으로 팬 인 구조의 비지에이 반도체 패키지를 제조하는 경우에는 주문사양에 맞추기 위해 웨이퍼 뒷면을 깎아내는 웨이퍼 백그라인딩 공정이 필요 없고, 와이어 본딩공정 및 다이몰딩공정 또한 생략할 수 있다.
또한, 기존의 방법에서는 피씨비를 제조하는 시간과 어셈블리를 위한 시간이 각각 필요하였으나, 본 발명에 의한 방법에 의하면 피씨비를 별도로 제조할 필요 없이 어셈블리공정에서 회로패턴을 형성하므로, 제조기간과 제조비용을 혁신적으로 줄일 수 있고, 웨이퍼 제조시의 전기적 특성을 반도체 패키지 제조시까지 그대로 유지할 수 있는 효과가 있고, 빌드업 공법을 이용하여 멀티 레이어를 함께 적층할 수 있다.
상기한 바와 같이, 본 발명에 의하면 동재질의 본딩패드를 갖는 다이 또는 웨이퍼의 본딩패드면상에 에폭시레진 등의 유전층을 적층하여 본딩패드 위치부분의 유전층에 비아홀을 형성하고 상기 유전층상에 회로배선패턴 형성시 본딩패드가 외부 회로배선패턴과 접촉되도록 상기 비아홀을 채움도금 함으로써, 와이어 본딩공정과 다이 몰딩공정을 생략하여 비지에이 반도체 패키지의 제조시간을 단축시키고 피씨비 제조사에서 반도체 패키지의 어셈블리 공정을 완성할 수 있으며, 본딩 와이어 및 범프가 필요 없어 제조비용을 감소시킬 수 있는 효과가 있다.

Claims (12)

  1. 동재질의 본딩패드를 갖는 다이를 피씨비에 부착시켜 다이의 본딩패드와 피씨비의 회로패턴을 전기적으로 연결하는 다이접착공정과, 상기 피씨비의 회로패턴상에 외부접속 단자인 솔더볼을 부착하고 패키지를 쏘잉하는 패키지처리공정을 포함하는 팬 아웃 구조의 비지에이 반도체 패키지를 제조하는 방법에 있어서, 상기 다이접착공정은 다이에 유전층을 적층하는 제1단계; 다이의 본딩패드 위치에서 레이저 드릴로 유전층을 관통하여 비아홀을 형성시키는 제2단계; 상기 유전층상에 회로패턴을 이미징하여 상기 비아홀 및 회로배선패턴을 동도금하는 제3단계; 상기 유전층상에 피씨비를 적층하는 제4단계를 포함하는 것을 특징으로 하는 본딩패드 접속용 비아홀을 이용한 비지에이 반도체 패키지의 제조방법.
  2. 제2항에 있어서, 상기 제4단계는 피씨비 적층 후, 상기 피씨비에 유전층상의 회로배선패턴과 솔더볼 부착면의 회로배선패턴을 연결하기 위해 레이저 드릴로 비아홀을 형성시키는 드릴링단계; 피씨비의 솔더볼 부착면에 회로배선패턴을 이미징하고 상기 비아홀 및 회로배선패턴을 동도금하는 회로형성단계; 솔더레지스트를 인쇄하여 솔더볼랜드 이외의 영역을 절연시키는 솔더마스킹단계; 상기 솔더볼랜드를 Ni/Au 도금시키는 Ni/Au 도금단계를 더 포함하는 것을 특징으로 하는 본딩패드 접속용 비아홀을 이용한 비지에이 반도체 패키지의 제조방법.
  3. 제1항에 있어서, 상기 제1단계는 다이 뒷면에 보호필름을 부착하는 필름부착단계와, 다이의 필름부착면을 제외한 전체면을 감싸도록 유전층을 적층하는 유전층 적층단계를 포함하며,
    상기 패키지처리공정은 상기 필름부착단계에서 다이 뒷면에 부착된 보호필름을 제거하는 필름제거단계를 더 포함하는 것을 특징으로 하는 본딩패드 접속용 비아홀을 이용한 비지에이 반도체 패키지의 제조방법.
  4. 제1항에 있어서, 상기 제1단계에서 유전층은 다이의 전체면을 감싸도록 적층하는 것을 특징으로 하는 본딩패드 접속용 비아홀을 이용한 비지에이 반도체 패키지의 제조방법.
  5. 제1항 또는 제2항에 있어서, 상기 비아홀의 동도금은 홀내부를 채워 도금하여 빌드업 공정시 최상면의 표면 평탄도를 유지하도록 한 것을 특징으로 하는 본딩패드 접속용 비아홀을 이용한 비지에이 반도체 패키지의 제조방법.
  6. 팬 아웃 구조의 비지에이 반도체 패키지에 있어서, 전면에 본딩패드(32)를 갖는 다이(31); 상기 다이(31)의 뒷면을 제외한 모든면 또는 전체면중 어느 하나를 감싸도록 적층되고, 상기 본딩패드(32)와 접촉하는 동도금된 비아홀(34)을 구비하며, 상기 비아홀(34)과 연결된 회로배선 패턴(35)을 갖는 유전층(33); 상기 유전층(33)상에 적층되고, 복수의 솔더볼 랜드(38)상에 부착된 솔더볼(40), 상기유전층(33)상의 회로배선패턴(35)과 솔더볼 부착면상의 회로배선패턴을 전기적으로 연결하기 위해 관통되어 도금된 복수의 비아홀(37) 및 상기 솔더볼 랜드(38)를 제외한 표면을 절연하기 위한 솔더레지스트(39)를 구비한 피씨비(36)를 포함한 것을 특징으로 하는 본딩패드 접속용 비아홀을 이용한 비지에이 반도체 패키지의 구조.
  7. 제6항에 있어서, 상기 피씨비(36)는 양면기판 또는 다층기판중 어느 하나인 것을 특징으로 하는 본딩패드 접속용 비아홀을 이용한 비지에이 반도체 패키지의 구조.
  8. 제6항에 있어서, 상기 다이(31)의 외부로 노출된 뒷면과 열전도 물질(51)로 연결되며, 상기 다이(31) 뒷면 가장자리의 유전층(33)에 접착테이프(53)로 부착된 방열판(52)을 더 포함한 것을 특징으로 하는 본딩패드 접속용 비아홀을 이용한 비지에이 반도체 패키지의 구조.
  9. 제6항에 있어서, 상기 다이(31) 뒷면에 적층된 유전층(33)에 형성된 복수개의 관통홀(50)내에 충전된 열전도물질(51)에 의해 다이(31)의 뒷면과 연결되며, 상기 관통홀(50)을 제외한 영역의 유전층(33)상에 접착테이프(53)에 의해 부착된 방열판(52)을 더 포함한 것을 특징으로 하는 본딩패드 접속용 비아홀을 이용한 비지에이 반도체 패키지의 구조.
  10. 팬 인 구조의 비지에이 반도체 패키지를 제조하는 방법에 있어서, 웨이퍼의 뒷면에 보호필름을 부착하고, 웨이퍼의 외주연에 일정 간격을 두고 웨이퍼 마운팅 프레임을 설치하는 제1단계; 상기 웨이퍼상에 유전층을 적층하는 제2단계; 상기 웨이퍼의 본딩패드 위치에서 유전층을 관통하여 비아홀을 형성시키는 제3단계; 상기 유전층 표면상에 회로배선패턴을 이미징하는 제4단계; 상기 유전층 표면상에 동도금 또는 동페이스트의 도포중 어느 하나를 통하여 회로배선패턴을 형성시키는 제5단계; 솔더레지스트를 인쇄하여 솔더볼랜드를 제외한 영역이 절연되도록 솔더마스킹 하는 제6단계; 상기 솔더볼랜드에 솔더볼을 부착하는 제7단계; 웨이퍼 뒷면의 보호필름 및 웨이퍼 마운팅 프레임을 제거하는 제8단계; 웨이퍼의 뒷면에 레이저 마킹하는 제9단계; 웨이퍼를 다이크기로 쏘잉하는 제10단계를 포함하는 것을 특징으로 하는 본딩패드 접속용 비아홀을 이용한 비지에이 반도체 패키지의 제조방법.
  11. 제10항에 있어서, 상기 제5단계에서 비아홀은 홀내부를 동으로 채워 빌드업 공정시 최상면의 표면 평탄도를 유지하도록 한 것을 특징으로 하는 본딩패드 접속용 비아홀을 이용한 비지에이 반도체 패키지의 제조방법.
  12. 팬 인 구조의 비지에이 반도체 패키지에 있어서, 전면에 본딩패드(62)를 갖는 다이(61); 상기 다이(61)상에 적층되고 본딩패드(62) 위치와 대응하는 부분에 홀내부가 동으로 충진된 비아홀(64), 표면상에 형성된 회로패턴(65) 및 솔더볼랜드(66)를 갖는 유전층(63); 상기 솔더볼랜드(66)에 부착된 솔더볼(67); 상기 솔더볼랜드(66)를 제외한 회로패턴을 덮어 절연시키는 솔더레지스트(68)를 포함한 것을 특징으로 하는 본딩패드 접속용 비아홀을 이용한 비지에이 반도체 패키지의 구조.
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