KR100773461B1 - 반도체장치용 패키지기판, 및 반도체장치 - Google Patents

반도체장치용 패키지기판, 및 반도체장치 Download PDF

Info

Publication number
KR100773461B1
KR100773461B1 KR1020050080072A KR20050080072A KR100773461B1 KR 100773461 B1 KR100773461 B1 KR 100773461B1 KR 1020050080072 A KR1020050080072 A KR 1020050080072A KR 20050080072 A KR20050080072 A KR 20050080072A KR 100773461 B1 KR100773461 B1 KR 100773461B1
Authority
KR
South Korea
Prior art keywords
pattern
vias
thermoplastic resin
planar
layers
Prior art date
Application number
KR1020050080072A
Other languages
English (en)
Other versions
KR20060050826A (ko
Inventor
아키모리 하야시
가쓰노부 스즈키
류이치 오이카와
마코토 나카고시
나오코 세라
타다시 무라이
치호 오기하라
료헤이 가타오카
고지 곤도
도모히로 요코치
Original Assignee
엔이씨 일렉트로닉스 가부시키가이샤
가부시키가이샤 덴소
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엔이씨 일렉트로닉스 가부시키가이샤, 가부시키가이샤 덴소 filed Critical 엔이씨 일렉트로닉스 가부시키가이샤
Publication of KR20060050826A publication Critical patent/KR20060050826A/ko
Application granted granted Critical
Publication of KR100773461B1 publication Critical patent/KR100773461B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4632—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating thermoplastic or uncured resin sheets comprising printed circuits without added adhesive materials between the sheets
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/114—Pad being close to via, but not surrounding the via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4614—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
    • H05K3/4617—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination characterized by laminating only or mainly similar single-sided circuit boards
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0104—Properties and characteristics in general
    • H05K2201/0129—Thermoplastic polymer, e.g. auto-adhesive layer; Shaping of thermoplastic polymer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0388—Other aspects of conductors
    • H05K2201/0394—Conductor crossing over a hole in the substrate or a gap between two separate substrate parts
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/06—Thermal details
    • H05K2201/068—Thermal details wherein the coefficient of thermal expansion is important
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09063—Holes or slots in insulating substrate not used for electrical connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/096—Vertically aligned vias, holes or stacked vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09781—Dummy conductors, i.e. not used for normal transport of current; Dummy electrodes of components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/20—Details of printed circuits not provided for in H05K2201/01 - H05K2201/10
    • H05K2201/2009—Reinforced areas, e.g. for a specific part of a flexible printed circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11—Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/1178—Means for venting or for letting gases escape

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Wire Bonding (AREA)

Abstract

표면상에 형성된 도전패턴들 및 두께방향에서 막절연체들을 통과한 도전성 비아들을 가진 다수의 막절연체들이 서로 적층되고 함께 가압되고 가열되어 하나의 유닛으로 형성된다. 따라서, 형성된 다층기판의 일방의 최외층 상에 다수의 접속단자들이 외부에 노출되고 LSI칩의 접속범프들이 이 접속단자들에 고정된다. 반대측의 최외층 상에 복수의 금속패드들이 제공되고 땜납볼이 마더기판에 접속되기 위해 볼그리드어레이(BGA)를 형성하는 각 금속패드 상에 고정된다.
플립칩접속용회로소자, 볼그리드어레이, 다층기판, 선팽창계수

Description

반도체장치용 패키지기판, 및 반도체장치{Package substrate for a semiconductor device, and a semiconductor device}
도 1은 종래기술의 제1예의 반도체장치를 보여주는 단면도이다.
도 2는 종래기술의 제2예의 반도체장치를 보여주는 단면도이다.
도 3은 종래기술의 제1예의 패키지기판의 최외층 부근을 보여주는 확대 단면도이다.
도 4는 종래기술의 제2예의 패키지기판의 최외층 부근을 보여주는 확대 단면도이다.
도 5는 종래기술의 패키지기판의 오프셋라인구성을 보여주는 확대 단면도이다.
도 6은 종래기술의 패키지기판의 평면상도전패턴을 보여주는 평명도이다.
도 7은 본 발명의 반도체장치를 보여주는 단면도이다.
도 8은 도 7에 보여지는 반도체장치의 패키지기판을 보여주는 단면도이다.
도 9a 내지 9d는 본 발명의 패키지기판의 열가소성수지층의 제조단계들을 보여주는 설명도이다.
도 10a 내지 10c는 도 9a 내지 9d에 보여진 열가소성수지층들로부터 패키지 기판을 제조하기 위한 단계들을 보여주는 설명도이다.
도 11a는 도 8에 보여지는 패키지기판의 일방의 최외층 부근을 보여주는 확대 단면도이다.
도 11b는 열가소성수지층의 두께방향으로 열응력 및 선팽창계수 사이의 관계를 보여주는 그래프이다.
도 11c는 열가소성수지층의 두께방향으로 선팽창계수와 탄성율의 곱 및 열응력과의 관계를 보여주는 그래프이다.
도 12a는 도 8에 보여지는 패키지기판의 일방의 최외층의 부근을 보여주는 확대 단면도이다.
도 12b는 열가소성수지층의 표면에 평행한 방향에서 선팽창계수 및 인장응력과의 관계를 보여주는 그래프이다.
도 12c는 열가소성수지층의 표면에 평행한 방향에서 선팽창계수와 탄성율의 곱 및 인장응력과의 관계를 보여주는 그래프이다.
도 13은 도 8에서 보여지는 패키지기판의 변형부분을 보여주는 단면도이다.
도 14는 본 발명의 패키지기판의 일방의 최외층의 부근을 보여주는 확대 단면도이다.
도 15는 본 발명의 패키지기판의 반대측의 최외층의 부근을 보여주는 확대 단면도이다.
도 16은 본 발명의 패키지기판의 오프셋라인구성을 보여주는 확대 단면도이다.
도 17a는 본 발명의 패키지기판의 분해 사시도이다.
도 17b는 본 발명의 패키지기판의 단면도이다.
도 18a는 본 발명의 다른 패키지기판의 단면도이다.
도 19a는 본 발명의 패키지기판의 비아 주위 영역의 평면상도전패턴을 보여주는 평면도이다.
도 19b는 본 발명의 패키지기판의 비아 주위 영역 외부의 평면상도전패턴을 보여주는 평면도이다.
도 19c는 본 발명의 패키지기판의 전체 평면상도전패턴을 보여주는 평면도이다.
도 20a는 본 발명의 패키지기판의 반대측의 최외층 부근의 단면도이다.
도 20b는 외최층의 열가소성수지층을 생략하고 샹랙된 열가소성수지층 내부에 위치된 열가소성수지층들을 가상선에 의해 보여지는 본 발명의 패키지기판의 사시도이다.
도 20c는 본 발명의 패키지기판의 일부 분해 사시도이다.
도 21은 본 발명의 패키지기판의 반대측의 최외층 부근을 보여주는 단면도이다.
도 22는 비아들과 접속단자들의 상대위치관계의 일예를 보여주는 확대 단면도이다.
도 23a는 비아들과 접속단자들의 상대위치관계에 대한 다른 예를 보여주는 단면도이다.
도 23b는 도 23a의 요부 확대도이다.
도 24a는 본 발명의 패키지기판의 비아들과 접속단자들의 상대위치관계를 보여주는 단면도이다.
도 24b는 도 24a의 요부 확대도이다.
*도면의 주요부분에 대한 부호의 설명*
1: 다층기판(패키지기판) 2: LSI칩(플립칩접속형집적회로소자)
3: 마더보드(외부기판) 4: 도전패턴
4a: 신호배선패턴 4b, 4b', 4b', 4b"': 평면상패턴
5: 접지용패턴 6: 접지단자
7: 금속패드 8: 댐납볼(볼단자)
9: 비아 10: 막상절연체(열가소성수지층)
11: 관통홀 12: 더미패턴
본 발명은 집적회로소자가 탑재된 반도체장치용 패키지기판, 패키지기판을 제조하기 위한 방법 및 반도체장치용 패키지기판을 포함하는 반도체장치에 관한 것이다.
패키지는 LSI칩과 같은 집적회로소자를 내장시키고 집적회로소자를 이른 바 "마더보드"(회로기판)에 접속시키기 위해 일반적으로 사용된다. 이런 패키지는 다 양한 신호선들, 접지용패턴들 및 전원용패턴들이 형성된 다층기판을 내장한다. 집적회로소자 및 마더보드는 이 다층기판에 의해 접속된다.
종래 패키지용 다층기판들, 예를 들어, 일본공개특허공보 제2004-158671(도 1 참조)에 개시된 빌트업(built-up)형 다층기판을 포함한다. 빌트업다층기판에서, 예를 들어, 프리프레그로 구성된 기판층들(예를 들어, 에폭시수지로 구성된 유기재료층들, 102)은 베이스로 제공되는 두꺼운 코어재(101)의 양측에 순차적으로 적층된다. 빌트업다층기판을 제조하기 위한 구체적인 방법은 다음과 같다. 우선, 열경화성에폭시수지가 글래스클로스(glass cloth)에 주입되고 경화시켜 글래스에폭시수지로 된 코어재(101)를 형성한다. 이 코어재(101)는 필요에 따라 내부에 구리호일을 가진 다층구조이다. 도전패턴들은 코어재(10)의 양면에 구리호일이 형성되고 코어재(101)를 관통하는 관통홀들(103)이 코어재(10)의 양면에 도전패턴들을 접속하기 위해 형성된다. 관통홀들(103)은 레이저조사나 드릴에 의해 코어재(101)에 관통홀을 개구하고, 이후 이 관통홀들의 내벽을 도금하는 것에 의해 금속층을 증착하여 형성된다. 이 금속층의 일부가 코어재(101)의 양면의 도전패턴들 각각에 접촉하는 것에 의해 코어재(101)의 양면에 도전패턴들이 전기적으로 접속된다.
이런 방법으로 형성된 코어재(101) 상에 예를 들어 구리호일로 된 도전패턴들(105)을 가진 프리프레그의 복수의 기판층들(102)을 연속적으로 형성(빌트업)하여 다층이 이루어진다. 관통홀들은 두께방향의 기판층들(102) 내에 형성되고 비아들(104)은 이 관통홀들 내에 금속을 묻는 것에 의해 형성된다. 비아들(104)은 기판층들(102)의 상층에 위치된 도전패턴들(105) 및 하층에 위치된 도전패턴들(105)을 접속한다. 이런 방법에 의해, 예를 들어, 프리프레그로 된 기판층들(102) 및 예를 들어, 구리호일로 된 도전패턴들(105)의 복수의 층들이 코어재(101)의 양면에 형성되고, 이 각 층의 도전패턴들(105)은 비아들(104)에 의해 접속되어 다층기판을 형성한다.
일본공개특허공보 제2001-158671호에 개시된 구성에서, 도 1에 보여지는 구성과는 다르게, 기판층(102)의 양면에 도전패턴들(105)이 코어재(101)의 관통홀들과 유사한 관통홀들을 기판층(102)에 형성하는 것에 의해 접속된다.
종래기술의 다른 패키지기판에는, 일본공개특허공보 제2002-118194호에 개시된 바와 같이, 다수의 세라믹층들이 적층된다(도 2 참조). 이 다층기판을 제조하기 위한 구체적인 방법으로, 은 또는 텅스텐과 같은 금속이 "그린시트"라고 불리는 소성전의 시트 상에 인쇄되어 도전패턴들(106)을 형성한다. 다음, 관통홀들이 레이저조사 또는 펀칭에 의해 그린시트의 소정위치에 형성되고, 이 관통홀들 내에 금속이 묻혀 비아들(107)들 형성한다. 비아들(107)은 그린시트의 상층에 위치된 도전패턴들(106) 및 하층들에 위치된 도전패턴들(106)을 접속한다. 도전패턴들(106) 및 비아들(107)이 이런 방법으로 형성된 다수의 그린시트들을 적층한 후, 그린시트들은 소성되고 한번에 모든 그린시트들이 경화된다. 이런 방법으로 다층기판은 세라믹(108)으로 형성될 수 있다.
다음 설명은 반도체장치용 패키지기판으로서 상술한 다층기판을 사용하는 구성의 예를 고려한다. 플립칩접속형의 집적회로소자들(109)을 탑재할 때 복수의 도전성터미널들(110)에는 전기적 접속을 위해 다층기판의 일방의 최외층에 땜납범프 들(116)이 제공되고, 이러한 접속단자들(110)은 외부로 노출된다. 복수의 금속패드들(111)이 이 다층기판의 반대측의 최외층에 제공되고, 땜납볼들(볼 단자들, 112)이 이 금속패드들(111)에 탑재되고 고정된다. 따라서, 마더보드와 접속하기 위한 볼그리드어레이(BGA) 구조가 형성된다. 이런 방법으로 반도체장치용 패키지기판이 완성될 수 있다.
일본공개특허공보 제2000-038464호에는 폴리아릴케톤 및 폴리에터르이미드로 된 막절연체들의 표면에 도전패턴들이 형성되고 이런 막절연체들이 이후 복수의 층들로 적층된 인쇄배선기판이 개시된다.
일본공개특허공보 제2004-158671의 예에 개시된 바와 같은 빌트업 다층기판은, 코어재(101)의 형성 후 복수의 기판층들(102)을 순차적으로 형성하고, 따라서, 제조공정에 많은 시간을 소비하고 높은 제조비용을 필요로 한다. 예를 들어, 이 방법은, 10이상의 층들, 특히 13층 이상의 층들을 가지는 다층기판을 제조하는 경우 비효율적이고 비실용적이다.
일본공개특허공보 제2004-158671호에 따르면, 코어재(101)는 다수의 기판층들(102)을 적층형성하기 위해 충분한 강도 및 두께를 가져야만 한다. 따라서, 에폭시수지로만 형성된 코어재(101)는 충분한 강도를 갖지 못하고, 금속층들이 내장된 다층구조 및 나아가 내장된 글래스크로즈가 이용되어 충분한 강도를 얻는다. 그러나, 다층구조를 가지는 코어재(101)의 이용은 제조시간 및 제조비용에서 더 증가하기 때문에 바람직하지 않다. 게다가, 코어재(101)의 글래스크로즈의 내장은 수분의 침투로 수지상결정(dendrite)을 발생시키는 위험을 증가시킨다. 수지상결정의 문제 를 해결하기 위해, 관통홀들(103) 사이의 피치가 적어도 0.80㎜로 되어야만 한다. 이러한 요구는 배선의 고밀도를 방해하고 보다 컴팩트한 반도체장치패키지를 위한 요구에 적절한 대응을 방해한다.
또한, 코어재(101)가 두껍기 때문에, 콘통홀들에 금속을 묻는 것에 의한 비아들의 형성은 제조단계의 어려움 및 사용되어져야 하는 금속재의 양으로 인해 문제가 된다. 따라서, 관통홀들의 내부 둘레는 금속호일로 덮여져 관통홀들(103)을 형성한다. 즉, 관통홀들은 채워지지 않은 구조를 가지기 때문에 비아들(104)은 관통홀들(103) 바로 위 및 바로 아래에 형성될 수 없다. 따라서, 두께방향에 일직선으로 다수의 비아들(104)을 배치하는 것은 관통홀들(103)의 구멍들의 위치가 중첩되기 때문에 물리적으로 불가능하다. 그 결과, 각 층의 비아들(104)은 동일한 평면위치에 모두 형성될 수 없고 평면내에서 이동되어야만 한다. 그 결과, 코어재(101)의 일방의 표면에 다층의 도전패턴들(105)의 층들을 타방의 표면의 다층의 도전패턴들(105)에 접속하는 것은 우수한 스페이스효율을 실현시킬 수 없다. 따라서, 이 구성은 설계의 자유도를 저하시키는 문제가 있다.
게다가, 플립칩형집적회로소자들(109)은 이 다층기판의 일방의 최외층들에 탑재되고 마더보드(미도시)가 반대측의 최외층에 접속되는 경우, 집적회로소자들(109) 및 다층기판 사이의 접속신뢰성이 낮다. 신뢰성이 낮은 이유는 다층기판의 빌트업부분의 선팽창계수(대략 두께방향에서 50ppm이고 면방향에서 14-16ppm임) 및 집적회로소자들(109)의 주재료인 실리콘의 선팽창계수(두께방향에서 3-4ppm이고 면방향에서 3-4ppm임) 사이의 큰 차이로 인해 집적회로소자들(109) 및 다층기판 사이 에 발생하는 열응력의 정도가 높기 때문이다.
한편, 일본공개특허공보 제2002-1189194호에 개시된 바와 같은 세라믹다층기판은 매우 얇은 구조의 그린시트들을 허용하지 않는다. 예를 들어, 10층 이상, 특히 13층 이상의 층들을 가진 다층기판을 구성하는 경우, 예컨대, 2㎜이상의 두께를 가진 그린시트들은 반도체장치용 패키지로서 이들의 사용을 복잡하게 한다.
이 예에서, 도전패턴(106)은 그린시트에 금속을 인쇄한 후, 그린시트를 소성하고 경화하여 형성된다. 그러나, 도전패턴(106)의 최종적인 치수 정밀도는 이 제조방법에서는 부족하고 따라서, 소망의 임피던스를 얻기 위한 도전패턴(106)의 위치의 정확한 제어는 매우 어렵다.
게다가, 플립칩형집적회로소자들(109)은 이 다층기판의 일방의 최외층에 탑재되고, 마더보드(미도시)가 반대측의 최외층에 접속되는 경우, 패키지접속의 신뢰성은 낮다. 이 낮은 신뢰성은 다층기판의 주재료인 세라믹의 선팽창계수(두께방향에서 4-6ppm이고 면방향에서 4-6ppm임)와 마더보드의 주재료인 글래스에폭시수지의 선팽창계수(두께방향에서 16-17ppm이고 면방향에서 60ppm임) 사이의 큰 차이 때문이다. 게다가, 반도체장치용패키지는 높은 응력하에 있다. 또한, 세라믹의 유전율은 유기재료의 유전율보다 높고, 따라서, 도전패턴을 통과한 고주파신호의 손실은 크다.
일본공개특허공보 제2004-095963호는 열경화특징 및 열경화성요소의 경화개시온도 Ts보다 낮은 글래스전이온도 Tg를 가진 열가소성폴리이미드시트를 포함하는 다층기판을 개시한다.
일본공개특허공보 제2004-064009호는 복수의 슬릿들이 적층된 수지막들 각각에서 제품영역을 감싸도록 형성되는 인쇄회로기판을 제조하는 방법이 개시된다. 게다가, 일본공개특허공보 제2004-318538호는 또한 복수의 슬릿들이 적층된 수지막들의 각각에서 제품영역들 사이에 형성된 인쇄회로기판의 제조방법을 개시한다.
일본공개특허공보 제2003-324280호는 한 면상에 도전패턴을 가진 열가소성수지시트 및 다른 면에 비아홀을 포함하는 인쇄회로기판을 제조하는 방법을 개시한다. 많은 열가소성수지시트들이 적층되고 서로 동시에 결합되여 도전패턴은 금속결합에 의해 비아홀에서 채워진 낮은 용융점 금속에 접속된다.
일본공개특허 제2003-209356호는 복수의 관통홀들이 막들의 적층방향에서 서로 중첩되도록 형성되고 도전성페이스트가 관통홀들에 채워지는 다층기판을 제조하는 방법을 개시한다. 적층된 막들이 가열되고 가압되는 경우, 도전성 페이스트는 소성되어 뜨거운 프레스판을 지지하는 막대를 형성한다.
일본공개특허공보 제2003-273511호는 한 표면에 도전패턴을 가진 복수의 열가소성막들이 적층되고 최외층열가소성 막과 열가압판 사이에 개재된 버퍼수단으로 양측에서 가열되고 가압되는 것에 의해 서로 동시에 결합된다.
일본판의 Roa R. Tummala, Eugene J. Rymaszewski 저 "Microelectronics Packaging Handbook", 특히 375쪽 내지 411쪽은 세라믹칩캐리어, 플랫 패키지, 하이브리드패키지와 같은 패키지의 다양한 유형 및 다층세라믹기판을 시사한다.
본 발명의 목적은 제조가 용이한, 즉, 종래기술에 비해 다층구조를 용이하게 하고, 전기적 접속의 신뢰성이 높은 반도체장치용 패키지기판, 이런 반도체장치용 패키지기판의 제조방법, 및 이 반도체장치용 패키지기판을 포함하는 반도체장치를 제공하는 것이다.
본 발명에 따르면, 두께방향에서 층을 관통한 도전성 비아들을 가진 열가소성수지의 복수의 층들을 서로 적층하고 고착시켜 형성되고 열가소성수지층들의 적어도 한 면에 제공된 금속층들로 된 도전패턴들을 내장한 반도체장치용 패키지기판에서, 접속단자들은 플립칩접속형의 직접회로소자를 탑재하고 전기적으로 접속하기 위해 일방의 최외층에 노출되고, 볼그리드어레이구조를 구성하는 도전성볼단자들은 반대측의 최외층상에 노출된다.
이 구성에 따르면, 종래기술의 패키지기판에서 보다 실질적으로 동일한 두께에서 다층화(예를 들어, 1.5배 이상의 층)를 이룰 수 있다. 따라서, 다수의 층들을 사용하여 전기배선이 형성될 수 있어 동일한 면내에 신호배선패턴의 과도한 루팅없이 배선이 용이하게 될 수 있다. 따라서, 배선설계의 자유도 정도가 매우 강화되고 배선설계가 매우 용이해진다. 예를 들어, 다른 유형의 도전패턴들(신호배선패턴, 전원용패턴 및 접지용패턴과 같은)이 각 유형을 위해 제공된 다른 층 상에 각각 형성될 수 있다.
특히, 열가소성수지층이 16층이상이고 이들이 적층되어 고착된 상태의 두께가 0.8㎜ 내지 2.0이고, 전체의 열가소성수지층 또는 최외증 이외의 모든 열가소성수지층에 각각 1개 이상의 비아들이 설치되어 도전패턴이 17층 이상 제공되는 구성 으로 되는 종래기술에 비해 박형다층화의 효과가 매우 크다.
도전패턴들과 이들 도전패턴들에 접촉하는 비아들이 금속간화합물결합에 의해 접속되는 경우 기계적 접속 및 전기적 접속의 신뢰성이 특히 높다.
집적회로소자를 구비한 플립칩접속용의 복수의 접속단자는 일방의 최외층에 바람직하게 노출되고, 열가소성수지가 각 접속단자 사이에 끼워지고 접속단자의 측면의 적어도 일부를 덮고 접속단자들 사이의 단락을 방지한다. 각 볼단자들이 배치되는 복수의 금속패드가 바람직하게는 반대측의 최외층에도 노출되고, 열가소성수지가 각 금속패들들 사이에 끼워지고 금속패드들의 측면의 적어도 일부를 덮고 금속패드들 사이의 단락을 방지한다. 고밀도를 달성하기 위해 접속단자들 및/또는 금속패드들의 피치가 미세한 수준인 경우, 접속단자들사이 및/또는 금속패드들 사이의 솔더레지스트와 같은 재료를 사이에 끼워 마스킹 및 코팅을 하는 것은 매우 문제이지만 상술한 구성은 접속단자들 사이 및/또는 금속패드들 사이의 열가소성수지를 끼우는 것을 매우 용이하게 하고, 이 열가소성수지는 접속단자들의 측면에서의 땜납의 확산이나 하층기재의 인터페이스에 땜납의 진입을 방지하는 배리어로 제공된다.
최외층의 일방에 노출된 접속단자들은 바람직하게는 이 단자들 바로 아래에 제공되는 비아들과 접속하고 이 비아들에 의해 도전패턴들에 전기적으로 접속된다. 각 볼단자들이 배치된 다수의 금속패드들은 또한 반대측상의 최외층에 노출되고, 이 금속패드들은 이 금속패드들 바로 아래에 제공된 비아들과 접속하고 이 비아들에 의해 도전패턴에 전기적으로 접속된다. 이런 유형의 pad-on-via구성이 채택되는 경우, 접속이 최단거리로 이루어져서 전기적 손실이나 지연이 최소화된다. 이 구성은 적어도 3층 이상의 도전패턴들이 적어도 2개의 열가소성수지층의 동일한 평면위치에서 두께방향에서 일렬로 배치되어 있는 적어도 2개의 비아들에 의해 전기적으로 접속되는 경우에 보다 효과적이다. 또한, 모든 열가소성수지층, 또는 최외층 이외의 모든 열가소성수지층이 동일한 평면위치에 제공된 비아들을 가지고 이 비아들이 두께방향에서 일렬로 배치되어 모든 열가소성수지층에 전기적 접속구조를 구성하는 경우 전기적 손실 및 지연을 최소로 할 수 있고, 매우 효과적인 구성이 달성될 수 있다.
각 열가소성수지층의 두께방향의 선팽창계수가 140ppm이하이고 표면에 평행한 방향의 선팽창계수가 40ppm이하인 것이 바람직하다. 또한 각 열가소성수지층의 선팽창계수와 탄성율의 곱이 두께방향에 있어서 0.6MPa/℃ 이하이고 표면에 평행한 방향에 있어서 0.18MPa/℃이하인 것이 바람직하다. 이와 같은 구성에 의하면 집적회로소자, 패키지기판 및 외부기판 각각의 선팽창계수의 차이에 의한 열응력에 의해 패키지의 손실이나 변형을 억제할 수 있다.
열가소성수지층은 폴리에테르에테르케톤, 폴리에테르이미드, 액정폴리머, 폴리페닐렌설파이드, 열가소성폴리이미드, 폴리에테르설폰, 폴리페틸렌에테르, 및 신디오택틱폴리스틸렌중의 적어도 하나 또는 이들 중 적어도 하나를 포함하는 화합물일 수 있다. 이와 같은 열가소성수지가 이용되기 때문에 고온시에는 집적회로소자, 패키지기판 및 외부기판의 선팽창계수의 차에 기인한 열응력을 열가소성수지가 흡수할 수 있다. 또한, 열가소성수지는 유전율이 낮고 유전손실이 작기 때문에 고주 파특성에 우수한 전송선로를 형성할 수 있다. 종래기술의 에폭시수지와 같은 유기재료층 또는 세라믹층과는 다르게, 열가소성수지는 고주파에서도 유전손실이 작은 선로를 형성할 수 있다.
도전패턴들은 미세한 신호배선패턴 및 신호배선패턴 보다 넓은 면적으로 형성된 평면상패턴들을 포함한다. 신호배선패턴의 일부는 신호배선패턴보다 상층에 위치된 평면상패턴 및 하층에 위치된 평면상패턴과 겹치는 평면을 가지고 두 개의 평면패턴들 사이에 끼워진 위치에 있다. 신호배선패턴과 겹치는 평면을 가진 두 개의 평면상패턴들의 하나 또는 모두는 신호배선패턴이 형성되는 열가소성수지층의 표면으로부터의 두께방향에서 열가소성수지의 적어도 2층의 두께에 의해 분리되는 표면에 형성될 수 있다. 중간층이 있는 적어도 하나의 면은 신호배선패턴이 형성되는 표면 및 평면패턴이 형성되고 적어도 상기 열가소성 수지의 2층의 두께에 의해 분리되는 표면과의 사이에 존재할 수 있다. 도전패턴은 신호배선패턴 및 평면상패턴 사이에 끼워진 중간층이 있는 표면의 영역에는 형성되지 않을 수 있다. 평면상패턴은 이 영역의 외측에 형성될 수 있다. 신호배선패턴과 직접 접속되지 않는 평면상패턴은 신호배선패턴이 형성된 표면에 신호배선패턴 외측에 형성될 수 있다.
이 구성에 의하면 소위 오프셋라인구조에 의해 신호배선패턴의 소망의 전기적 특성을 달성하면서 스페이스가 유효히 사용되어 각종의 도전패턴이 형성될 수 있다. 즉, 다수의 층이 이용될 수 있기 때문에 전원용패턴이나 접지용패턴의 평면상패턴의 수를 증가시킬 수 있다.
신호배선패턴의 일부와 겹치는 평면을 가지는 한 쌍의 평면상패턴들, 중간층 인 표면에 형성된 평면상패턴 및 신호배선패턴 외측에 형성된 평면상패턴 중 적어도 일방은 전원용패턴이고, 타방의 평면상패턴들은 접지용패턴이다. 적어도 1개의 전원용패턴과 적어도 1개의 접지용패턴은 서로 마주하고 커패시터를 형성하는 경우, 전원용패턴의 특성은 달성될 수 있고, 전원용패턴 및 접지용패턴 사이의 임피던스가 감소될 수 있다.
접지용패턴, 전원용패턴 또는 전기적 접속에 기여하지 않는 독립된 금속으로 이루어진 더미패턴은 바람직하게는 표면내의 금속의 분포의 불균형을 보정하기 위해 적어도 1개의 열가소성수지층들의 표면에 형성된다. 또한, 접지용패턴, 전원용패턴 또는 전기적 접속에 기여하지 않는 독립된 금속으로 이루어진 더미패턴은 바람직하게는 열가소성수지층들의 각 표면내에서의 어떤 평면영역에서 금속의 면적비의 편차를 보정하기 위한 적어도 1개의 상기 열가소성수지층의 표면에 형성된다. 특히, 접지용패턴, 전원용패턴 또는 금속으로 이루어진 더미패턴은 바람직하게는 적어도 비아들 주위에 형성된다. 이런 방법으로 금속의 분포를 균일하게 하는 것은 특히 가열 및 가압시에 낮은 비율의 금속을 가진 부분에 큰 변형을 방지하고 전체의 형상 및 치수정밀도를 악화시키는 것을 방지하고 전기적 접속에 장애를 일으키는 것을 방지한다.
복수의 배출구멍은 바람직하게는 열가소성수지층들의 비아들 주위에 제공된 평면상도전패턴들에 제공되고, 이 배출구멍들은 비아들을 중심으로 대칭으로 배치된다. 또한, 복수의 배출구멍은 바람직하게는 비아들 주의의 외측의 일부에 제공되는 평면상도전패턴들에 제공되고, 이 배출구멍들은 매트릭스형태로 배치된다. 이 구멍들의 제공에 의해, 비아의 재료로 되는 금속페이스트에 혼합되는 용제의 기화에 의해 발생한 가스와 같이, 기판 내부에서 발생한 가스를 방출할 수 있다. 또한, 비아들의 주위는 비아들을 중심으로 300㎛의 반경을 가진 원형 내의 영역일 수 있다.
일방의 최외층 상에 노출된 상기 접속단자들에 접속된 비아들은 바람직하게는 열가소성수지층의 중심을 향해 있는 접속단자들의 위치에 접속하도록 배치된다. 반대측의 최외층 상에 노출된 볼단자들이 놓여진 금속패드들에 접속된 비아들은 바람직하게는 열가소성수지층의 중심을 향해 있는 금속패드들의 위치에 접속하도록 배치된다. 이 구성은 비아가 열가소성수지층 내에서 경사지는 경우 야기되는 전기적 특성이 불확실하게 되는 것을 방지하고, 또한 기판전체의 변형을 억제할 수 있다.
본 발명의 반도체장치는 상술한 구성을 가지는 반도체장치용 패키지기판; 일방의 최외층에 탑재되고 접속단자들에 전기적으로 접속된 플립칩접속형의 직접회로소자; 및 반대측의 최외층에 부착되고 볼단자들에 전기적으로 접속되는 외부기판을 포함한다.
본 발명에 따른 반도체장치용 패키지기판을 제조하는 방법은 복수의 열가소성수지층들을 형성하는 단계, 열가소성수지층들의 모두 또는 최외층들 이외의 열가소성수지층들의 모두에, 열가소성수지층들의 두께방향에서의 열가소성수지층을 관통하는 도전성 비아들을 형성하는 단계, 적어도 1개의 열가소성수지층들의 표면에 도전패턴들을 구성하는 금속층들을 형성하는 단계, 비아들을 형성하고 금속층을 형 성하는 단계 후, 복수의 열가소성수지층들을 적층하고 일괄적으로 열과 압력을 가해 열가소성수지층들을 서로 고착하고 일체화하는 단계인 방법이다. 이 방법은 접속단자들이 일방의 최외층에 위치되는 열가소성수지층으로부터 외부로 노출되도록 플립칩접속형의 집적회로소자를 탑재하고 전기적으로 접속시키기 위한 접속단자를 제공하는 것; 및 도전성볼단자들이 반대측의 최외층에 위치된 열가소성수지층으로부터 외부로 노출되도록 볼그리드어레이구조를 만드는 도전성볼단자들을 제공하는 것을 특징으로 한다.
본 발명의 상술된 것 및 다른 목적, 특징 및 이점들이 본 발명의 예들을 설명하는 첨부도면을 참조로 이하에서 명백하게 될 것이다.
(실시예)
도 7은 본 발명의 반도체장치를 보여주고, 도 8은 이 반도체장치용 패키지기판(다층기판)을 보여준다. 먼저, 이하의 설명은 이 반도체장치의 기본 구성에 관한 것이다. 이 반도체장치는 LSI칩(2)과 같은 플립칩접속형의 집적회로소자가 다층기판(1)의 일방의 최외층에 탑재된다. 외부기판인 마더보드(3)는 다층기판(1)의 반대측의 최외층에 접속된다. 다층기판(1)은 23층의 도전패턴들(4)을 가진 초다층기판이다. LSI칩(2)의 접속용범프들(5)을 고정하기 위한 복수의 접속단자들(6)은 일방의 최외층에서 외부로 노출된다. 다수의 금속패드들(7)은 반대측의 최외층에 제공되고 볼단자(땜납볼, 8)는 각 금속패드(7)에 고정되어 마더보드(3)와 접속하기 위한 볼그리드어레이(BGA)구조를 형성한다.
이 다층기판(1)의 내층 부분의 기본 구성 및 제조방법은 일본공개특허공보 제2000-38464호에 개시된 구성과 실질적으로 동일하다. 이점을 설명하기 위해, 도 9d에서 보여지는 바와 같이, 복수(도 7 및 8에서 보여지는 바와 같이 23개)의 열가소성수지층들(막절연체들, 10)이 준비되고, 각 열가소성수지층(10)이 적어도 일방의 표면에 소정의 형상으로 형성된 금속호일(예를 들어, 구리호일)로 된 도전패턴(4)과 두께방향으로 관통하는 도전성비아들(9)을 가진다. 보다 상세하게는 도 9a에서 보여지는 바와 같이, 구리호일은 미리 형성된 막절연체(10)의 표면에 부착된다. 다음, 도 9b에서 보여지는 바와 같이, 이 구리호일은 에칭에 의해 소망의 형상으로 패턴화 되어, 이하에서 설명될 신호배선패턴 또는 평면상패턴(접지용패턴 또는 전원용패턴)과 같은 도전패턴(4)을 형성한다. 다음, 도 9c에서 보여지는 바와 같이, 레이저조사에 의해 막절연체(10)의 소정위치에서 관통홀들(11)이 개구된다. 다음, 도 9d에서 보여지는 바와 같이, 금속가루가 용제와 혼합된 금속페이스트가 관통홀들(11)에 묻혀 비아들(9)을 형성한다. 이런 방법으로 형성된 복수의 막절연체들(10)은, 도 10a에서 보여지는 바와 같이, 서로 정렬되고 적층된다. 도 10b에서 보여지는 바와 같이, 적층은 모두 가압되면서 가열되어 각 막절연체들(10)을 서로 열융착하여 일체화한다. 도 7 및 8에 보여지는 예들에서, 23개의 막절연체들(10)이 서로 적층되는 구성이 이용되지만, 간단히 도시하기 위해, 도 10a 내지 10c에서 보여지는 구성은 6개의 막절연체들(10)이 서로 적층된다.
막절연체들(10)은 대략 65-35 중량%의 폴리아릴케톤수지 및 대략 35-65중량%의 폴리에테르이미드수지의 조성물로 이루어진다. 막절연체들(10)은, 바람직하게는 온도가 상승하는 동안 시차주사열량측정(differential scanning calorimetry)에 의 해 측정된 글래스전이온도가 150-230℃이고, 결정융해피크온도가 260℃이상이고, 결정융해열 ΔHm 및 온도가 상승하는 동안 결정화에 의해 발생하는 결정화열량 ΔHc이 [(ΔHm-ΔHc)/ΔHm]≤0.35를 만족하는 재료가 바람직하다. 폴리아릴케톤수지는 구조 단위에 방향핵결합, 에테르결합, 및 케톤결합을 포함하는 열가소성수지이고, 각 예들은 폴리에테르케톤, 폴리에테르에테르케톤 및 폴리에테르케톤케톤을 포함한다. 본 발명에서는, 폴리에테르케톤이 바람직하게 사용된다. 반면, 폴리에테르이미드수지는 구조단위에 방향핵결합, 에테르결합 및 이미드결합을 포함하는 비정성의 열가소성수지이다. 본 발명에서, 비정성폴리에테르이미드가 바람직하게 사용된다. 그러나, 다른 수지 또는 첨가제(예를 들어, 열안정제, 자외선흡수제, 광안정제, 핵제, 착색제, 윤활제, 난연제 및 무기필터들과 같은 충전재들)가 막절연체에 적정배합될 수 있다. 또한, 막절연체들의 표면은 핸들링성의 개선을 위해 엠보싱가공 또는 코로나처리에 의해 적절히 처리될 수 있다.
막절연체(10)의 제조방법에는 어떤 특별한 제한이 없고, 압출캐스트법 또는 카렌더법과 같은 알려진 방법이 적용될 수 있다. 특히, 압출캐스트법은 시트의 제막성과 안정생산성 등의 관점에서 바람직하다. 압출캐스터방법에서의 성형온도는 조성물의 유동특성이나 제막성 등에 따라 적절하게 조정되지만, 일반적으로 융점 이상이고 430℃이하이다. 또한, 막절연체(10)의 두께는 일반적으로 25-300㎛이다.
막절연체들(10)의 표면의 도전패턴(4)은 5-70㎛의 두께를 가진, 예를 들어, 구리, 금, 은, 알루미늄, 니켈 또는 주석과 같은 금속호일로 형성되고, 소망의 형상으로 패턴화된다. 특히, 구리호일의 표면에서 흑색산화처리와 같은 화성처리가 수행된 패턴들이 바람직하게 사용된다.
복수의 막절연체들(10)을 일체화하기 위한 열융착방법에는 어떤 특별한 제한이 없고, 열과 압력을 가할 수 있는 어떠한 방법도 적용될 수 있다. 예를 들어, 열프레스방법, 열래미네이트롤링방법 또는 이들 방법의 조합도 적절히 적용될 수 있다.
본 발명에서는, 이러 방식으로 형성된 다층기판(1)의 일방의 최외층으로부터 복수의 도전성단자들(6)이 외부에 노출된다. 또한, 복수의 금속패드들(7)은 반대측의 최외층으로부터 외부에 노출되고, 땜납볼들(8)은 각 금속패드(7)에 고정되어 BGA구조를 형성한다. 일방의 최외층의 복수의 접속단자들(6) 및 반대측의 최외층의 복수의 금속패드들(7) 모두는 앞서 설명된 내층부분의 도전패턴들(4)과 유사하게 형성된다.
이 접속단자들(6) 또는 금속패드들(7)을 덮는 막절연체들(10)이 존재하는 경우, 도 10c에 보여지는 바와 같이, 외측에 위치된 막절연체들(10)에 구멍을 만들어 접속단자들(6) 또는 금속패드들(7)이 외부에 노출된다. 그러나 도 7 및 8에서 보여지는 바와 같이, 접속단자들(6)(또는 금속패드들(7))을 덮는 막절연체들(10)이 없고 접속단자들(6)(또는 금속패드들(7))이 최외층에 위치되어 상면이 노출되는 구성도 가능하다. 땜납볼들(8)(도 7 및 8 참조)은 각 금속패드들(7) 상에 탑재되고 리플로우에 의해 고정된다.
다음 마더보드(3)의 접속패드들은 이 다층기판(1)의 땜납볼들(8)과 각각 접촉하여 배치되고 리플로우에 의해 고정된다. LSI칩(9)의 접속용 범프들(5)이 접속단자들(6)과 접촉하여 배치되고 가열에 의해 고정된다. 이런 방법은, LSI칩(2) 및 마더보드(3)가 다층기판(1)에 의해 기계적으로 고정되고 패키지될 뿐만 아니라, 다층기판(1)의 각 도전패턴(4)에 의해 전기적으로 접속된다(도 7 참조), 또한, LSI칩(2)을 플립칩접속하기 위한 범프들(5)이 미리 접속단자들(6) 상에 고정되어 BGA구조를 실현시킬 수 있고, 다르게는 LSI칩(2)을 접속하는 경우 범프들(5)이 고정될 수 있다.
이 다층기판(1)은, 종래기술의 빌트업다층기판과 같이 코어재(10) 상에 각 기판층(예를 들어, 에폭시수지로 된 유기재료층)(102)이 순차적으로 형성되지 않고, 다수의 막절연체들(10)을 모아서 적층하고 열과 압력을 일괄하여 가하는 것에 의해 한번에 막절연체들(10)을 고정한다. 따라서, 제조공정이 간단하고 제조시간이 짧아지며 제조비용이 낮아진다. 또한, 두꺼운 코어재(10)가 각 기판층(102)을 적층하고 형성하기 위한 베이스로 제공될 필요가 없고, 빌트업형 다층기판에서 보다 전체 두께가 더 얇게 만들어질 수 있다. 또한, 세라믹다층기판에서 보다 각 층이 얇게 만들어질 수 있기 때문에, 박형화도 달성될 수 있다. 특히, 본 발명은, 일본공개특허공보 제2004-158671 및 일본공개특허공보 제2002-118194호에 개시된 바와 같은 종래기술의 구성에서의 문제점인, 16층 이상의 초다층구조(17층 이상의 층들을 가진 도전패턴들의 구조)를 가능하게 하고, 전체 막절연체들(10)의 적층체의 두께를 대략 0.8㎜ 내지 2.0㎜로 유지한다.
각 도전패턴(4) 및 이 도전패턴들(4)과 접촉하는 비아들(9)을 금속간화합물결합에 의해 접속하는 것은, 접속을 강하게 고정하고 접속의 신뢰도를 상승시키기 때문에 바람직하다.
막절연체들(10)의 두께방향에서의 선팽창계수는 바람직하게는 140ppm이하로 제한되고 표면에 평행한 방향에서의 선팽창계수는 바람직하게는 40ppm이하로 제한된다. 이점은 이하에서 더 상세히 설명된다.
이 설명을 위해 일방의 최외층을 예로 들면, 본 실시예에서 도 11a에서 보여지는 바와 같이, 접속단자들(6) 바로 아래에 비아들(9)이 위치되어 접속거리를 감소시키고 전기적인 손실을 줄이며 스페이스효율을 향상시킨다. 이 구조는 "pad-on-via"구조로 불린다. 따라서, 접속단자들(6) 바로 아래에 비아들(9)이 배치되는 경우, 비아들(9)에서 발생한 열응력이 비아들(9)을 구성하는 재료의 강도를 초과해서는 안된다. 응력이 재료의 강도를 초과하면, 리프로우 동안의 열응력이나 사용환경에서 일어나는 열응력이 비아들(9)을 손상시키고 전기적 접속을 손상시킨다.
비아들(9)의 선팽창계수가 23ppm(주석 또는 알루미늄이 일반적인 비아재료로 사용되는 경우 최고레벨의 선팽창계수)이고, 막절연체들(10)의 탄성율이 5000MPa(수지재료로는 최소레벨의 탄성율)로 가정될 경우, 도 11b는 막절연체들(10)의 두께방향(z축 방향)에서의 선팽창계수와 비아들(9)에 가해지는 열응력과의 관계를 계산한 결과를 보여준다. 비아들(9)의 재료(금속)의 인장강도는 100-200MPa 정도이고, 따라서, 이 비아들(9)이 확실히 견딜 수 있는 최대열응력은 100MPa 정도로 생각된다. 또한, 일반적인 사용온도는 125℃ 내지 -45℃이기 때문에, 최대열응력이 발생하는 최대온도차는 170℃로 생각된다. 도 11b의 그래프를 참조로 하면, 100MPa의 열응력에 대응하는 막절연체들(10)의 두께방향에서의 선팽창계수는 대략 140ppm이 다. 상술한 계산은 비아들(9)의 선팽창계수의 최대레벨(23ppm), 막절연체들(10)의 탄성계수의 최소레벨(5000MPa) 및 비아들(9)의 인장강도의 최소레벨(100MPa)을 고려하여 실시된다. 이점들을 고려하면, 막절연체들(10)의 두께방향에서 선팽창계수가 140ppm이하라면, 열응력에 의한 비아들(9)의 파손은 거의 대부분 방지될 수 있다. 그러나, 보다 안정된 수준을 고려할 경우, 막절연체들(10)의 두께방향에서의 선팽창계수는 100ppm이하로 고정되는 것이 보다 바람직하다.
도 11c에서 보여지는 바와 같이, 열응력은 탄성율 및 선팽창계수의 곱에 비례하고 탄성율, 선팽창계수 및 온도차의 곱으로 나타내어진다. 따라서, 상술한 바와 같이 최대온도차가 170℃일 경우, 막절연체들(10)로부터 비아들(9)에 인가된 열응력을 100MPa이하로 억제하기 위해서는, 도 11에서 분명히 이해될 수 있는 바와 같이, 막절연체들(10)의 두께방향에서의 선팽창계수와 탄성율과의 곱은 0.6MPa/℃이하로 정해져야 한다.
다음 설명은 막절연체들(10)의 표면에 평행한 방향(x축 및 y축 방향)의 선팽창계수에 관한 것이다.
상술한 바와 같이, 일방의 최외층을 예로 하여 설명하면, 본 실시예에서는, 도 12a에서 보여지는 바와 같이, LSI칩(2)의 접속용펌프들(5)이 접속단자들(6) 상에 고정된다. 따라서, 표면에 평행한 방향에서의 막절연체(10)의 팽창은 LSI칩(2)에 의해 구속되어, 막절연체(10)를 구성하는 열가소성수지와 LSI칩(2)을 구성하는 실리콘간의 선팽창계수의 차이로 인해 막절연체(10)에서 인장응력이 발생되고 크랙을 발생시킨다. 이 크랙을 방지하기 위해 막절연체(10)의 선팽창계수는 억제되야만 한다.
도 12b는 막절연체(10)의 탄성율이 최소레벨(5000MPa)일 경우 막절연체(10)의 표면에 평행한 방향(x축 및 y축 방향)에서의 선팽창계수와 LSI칩(2)간의 선팽창계수의 차이로 인해 막절연체에 인가된 인장응력과의 관계를 계산한 결과를 보여준다.
막절연체(10)가 확실히 견딜수 있는 최대인장응력은 30MPa 정도이고, 일반적인 사용온도가 125℃ 내지 -45℃이기 때문에, 일반적으로 최대열응력이 발생하는 최대온도차는 170℃로 생각된다. 도 12b의 그래프를 참조하면, 30MPa의 인장응력에 대응하는 막절연체(10)의 표면에 펴행한 방향에서의 선팽창계수는 대략 40ppm이다. 상술한 계산은 막절연체(10)의 탄성율이 최소레벨(5000MPa)이고 막절연체(10)의 인장강도가 최소레벨(30MPa)이라고 가정하여 실시된 것이다. 이러한 요소들을 고려하면, 막절연체(10)의 표면에 평행한 방향에서의 선팽창계수가 40ppm이하일 경우 LSI칩(2)과의 선팽창계수의 차이로 인한 인장응력에 의한 막절연체(10)의 크랙은 거의 완전히 방지될 수 있다.
이 막절연체(10)의 표면에 평행한 방향에서 탄성율의 변동을 고려하는 경우, 최대온도차가 170℃일 때, 막절연체(10)의 인장응력을 30MPa이하로 억제하기 위해서는 도 12c에서 분명히 알 수 있는 바와 같이, 막절연체(10)의 표면에 평행한 방향에서의 선팽창계수와 탄성율의 곱은 0.18MPa/℃이하로 되어야 한다.
위의 설명에서 일방의 최외층을 예로 하였지만, 반대측의 최외층에 대한 경우도 실질적으로 동일한 것으로 고려된다. 즉, pad-on-via구조에서, 막절연체들 (10)을 구성하는 열가소성수지의 두께방향에서의 선팽창계수는 바람직하게는 140ppm이하(보다 바람직하게는 100ppm이하)이고, 표면에 평행한 방향에서의 선팽창계수는 바람직하게는 40ppm이하이다. 막절연체를 구성하는 열가소성수지의 두께방향에서의 선팽창계수와 탄성율과의 곱은 바람직하게는 0.6MPa/℃이하이고, 표면에 평행한 방향에서의 선팽창계수와 탄성율과의 곱은 바람직하게는 0.18MPa/℃이하이다.
다른 관점에서, 막절연체들(10)을 구성하는 열가소성수지의 선팽창계수를 LSI칩(2)의 주재료인 실리콘의 선팽창계수(두께방향에서 3-4ppm이고 면방향에서 3-4ppm임) 및 마더보드(3)의 주재료인 글래스에폭시의 선팽창계수(대략 두께방향에서 60ppm이고 면방향에서 16-17ppm임)와의 중간값으로 정하는 것은, LSI칩(2), 다층기판(1) 및 마더보드(3)의 세 개의 재료의 선팽창계수사이의 차이에 의한 열응력이 낮은 수준으로 억제될 수 있기 때문에 바람직하고, 상대적인 치수오차가 낮은 수준으로 억제될 수 있고, 접속신뢰성이 향상될 수 있다. 즉, 막절연체들(10)을 구성하는 열가소성수지의 두께방향에서의 선팽창계수는 바람직하게는 4-60ppm내에 있고, 표면에 평행한 방향에서의 선팽창계수는 바람직하게는 4-16ppm 범위 내에 있다.
도 13에서 보여지는 바와 같이, 이러한 비아들(9)을 일방의 최외층으로부터 반대측의 최외층까지의 두께방향에 일렬로 나란히 배치함으로서 모든 막절연체들(10) 또는 최외층 이외의 모든 막절연체들(10)의 각각의 동일한 평면위치에서 비아들(9)을 형성하는 것에 의해, 모든 막절연체들(10)을 가로지르는 전기접속구조가 최소한의 스페이스를 사용하여 구성될 수 있다. 이것은, 도 1에서 보여지는 바와 같이, 두꺼운 코어재(10)에 비아들을 대신해 관통홀들(103)이 형성되어야만 하는 구조에서는 이루어질 수 없다. 그러나, 본 발명과 같은 각 층이 얇은 막절연체(10)인 경우, 제조단계들 또는 사용되는 금속의 양과 관련한 문제들은 일어나지 않고 스페이스효율이 양호하고 전지접속을 용이하게 할 수 있다.
도 14는 본 발명의 다층기판(1)의 일방의 최외층 상에 접속단자들(6)의 주변에 대한 확대도를 보여준다. 도 14에서 분명히 알 수 있는 바와 같이, 일방의 최외층상에 플립칩접속을 위한 복수의 접속단자들(6)사이에 막절연체(10)를 만드는 열가소성수지가 개재되고 접속단자들(6)의 측면의 적어도 일부를 덮는다. 이 구조는 예를 들어 다수의 막절연체들(10)의 적층체가 압력을 받을 경우 접속단자들(6)의 위치변동 및 전기적 단락을 일으키는 접속단자들(6) 사이에 접촉을 막고, 나아가 땜남이나 금속이 각 접속단자들(6) 사이의 갭들에 들어가고 접속단자들(6) 사이의 전기적단락을 일으키는 것을 방지한다. 이 구성은 도 7, 8, 11a, 12a 13, 17b및 18b에서 보여지는 바와 같이, 접속단자들(6)이 최외층들 상에 위치되고 열가소성수지가 접속단자들(6)의 측면을 덮는 형태를 취하고 접속단자들(6)(상면을 덮지 않음)의 상면에 위치되지 않는다. 다르게는, 도 10c, 14, 23a-23b 및 24a-24b에서 보여지는 바와 같이, 접속단자들(6)이 형성되어 있는 층의 외측에 최외층의 막절연체들(10)이 더 설치되고, 이 최외층들의 열가소성수지가 접속단자들(6)의 상면의 일부에도 위치되는(상면의 일부를 덮는) 구성을 취할 수도 있다. 후자의 경우에, 접속단자들(6)의 상면의 일부를 덮도록 열가소성수지가 제공되어 단락을 방지하기 위한 신뢰성이 더 향상되고 접속단자들(6)은 더 단단히 고정된다. 게다가, 이 경우, 접속단자들(6)의 상면의 일부를 노출시키기 위해 구멍들이 최외층들의 막절연체들(10)에 개구된다.
도 15는 다층기판의 반대측의 최외층에서 금속패드들(7) 및 땜납볼(8)의 주변 확대도를 보여준다. 도 14에서 보여지는 구성에서와 같이, 막절연체들(10)을 구성하는 열가소성수지가 이 금속패들들(7) 사이에도 개재되고, 금속패드들(7)의 측면의 적어도 일부를 덮는다. 이 구조는 금속패드들(7)이 위치 이동되고 서로 접촉하며 전기적단락을 일으키는 것을 방지하고, 땜납 또는 금속이 금속패드들(7) 사이의 갭으로 들어가고 금속패드들(7) 사이의 전기적단락을 야기하는 것을 방지한다. 이 구조는 땜납볼들(8)을 고정하기 위해 리플로우를 사용하는 경우 땜납볼로부터의 땜납이 금속패드들(7) 사이의 공간으로 흘러들어 전기적단락을 야기하는 것을 방지하기 때문에 특히 효과적이다. 종래기술의 구조와는 다르게, 열응력으로 인한 변형 또는 파손의 위험은 제조공정을 복잡하게 함이 없이 제거될 수 있다.
또한, 땜납볼들(8)을 고정하기 위해 리플로우를 사용하는 경우 열의 인가는 열가소성수지를 부드럽게 하고, 따라서, 금속패드들(7) 및 땜납볼들(8)이 부드러워진 열가소성수지로 가라앉을 수 있다. 구조가 이 상태로 고화되면, 땜납볼들(8)은 매우 단단히 고정될 수 있다.
반대로, 예를 들어 일본공개특허공보 제2004-158671호에 개시된 구성에서는,도 3의 확대도에서 보여지는 바와 같이, 땜납볼들(112)이 탑재되는 금속패드들(111)이 열경화성에폭시수지 상에 배치되고 리플로우 동안 열의 인가에 의해 열경화성에폭시수지를 경화시킨다. 따라서, 금속패드들(111)과 땜납볼들(112)은 기판층 (102)으로 가라앉지 않고, 따라서, 비교적 불안정한 상태로 기판층(102)에 탑재된다. 또한, 일본공개특허공보에서 개시된 구조에서, 도 4의 확대도에서 보여지는 바와 같이, 땜납볼들(112)이 탑재된 금속패드들(111)은 이미 경화된 세라믹(108) 상에 배치된다. 그 결과, 금속패드들(111) 및 땜납볼들(112)은 세라믹(108)으로 가라앉을 수 없고, 따라서 비교적 불안정한 상태로 세라믹(108) 상에 탑재된다. 세라믹(108)의 소성과 땜납볼들(112)을 고정하기 위한 리플로우의 가열온도와 다른 조건들은 완전히 다르고, 따라서, 세라믹(108)의 소성과 땜납볼들(112)의 고정을 동시에 하는 것은 문제가 있다.
본 실시예에 따라, 열가소성수지층인 막절연체(10)에 금속패드들(7) 및 땜납볼들(8)을 가라앉혀 단단히 고정시킬 수 있고, 이것은 일본공개특허공보 제2004-158671 및 일본공개특허공보 제2002-118194호와 같은 종래기술의 방법에서 달성될 수 없었던 특징이다.
종래 기술의 어떤 구조에서, 도 3 및 4에서 일점쇄선에 의해 보여지는 바와 같이, 단락을 방지하고 강하게 고정되도록 하는 것은 땜납레지스트(113)를 도포하고 금속패드들(11) 또는 접속단자들(110)의 측면 및 상면의 일부를 덮는 것에 의해 이루어질 수 있다. 그러나, 이 경우, 땜납레지스트(113)의 도포는 별도공정과 같이 새롭게 추가되어야만 하고, 이러한 추가는 제조공정을 복잡하게 하고 제조시간을 길게하며 제조비용을 상승시킨다. 또한, 땜납레지스트(113)의 선팽창계수(두께방향에서 65ppm이고 평면방향에서 10-12ppm임)는 금속패드들(11)이나 접속단자들(110)을 고정하기 위한 베이스로 제공되는 열경화성기판층(102)의 선팽창계수(에폭시수 지; 두께방향에서 68ppm이고 면방향에서 68ppm임) 또는 세라믹(108)의 선팽창계수(두께방향에서 4-6ppm이고 면방향에서 4-6ppm임)와는 매우 다르고, 이 차이는 변형과 손상을 일으킬 수 있는 높은 수준의 열응력을 일으킨다.
그러나, 본 발명에서, 금속패드들(7) 또는 접속단자들(6)이 고정된 베이스 및 금속패드들(7) 또는 접속단자들(6)의 측면 및 상면을 덮는 덮개부분은 모두 동일한 열가소성수지로 구성된다. 그 결과, 막절연체들(열가소성수지층들)(10)은 일괄하여 열과 압력의 인가에 의해 형성될 수 있고, 제조공정이 복잡하게 되지 않고, 또한, 선팽창계수들이 동일하기 때문에, 열응력에 의한 변형 및 파손이 발생할 가능성이 없다. 또한, 접속단자들(6) 및 금속패드들(7)이 고밀도로 배치됨으로 인해 마스크코팅이 복잡해지더라도, 본 실시예에 따른 접속단자들(6) 사이 및 각 금속패드들(7) 사이에 열가소성수지를 개재하는 것은 전기적 단락을 방지하면서 이런 접속단자들(6) 및 금속패드들(7)을 단단히 고정하는 것을 용이하게 한다.
일본공개특허공보 제2004-158671호에 개시된 종래기술의 빌트업형다층기판의 경우에, 코어재의 선팽창계수(두께 방향에서 50ppm이고 평면방향에서 14-16ppm임)는 빌트업부분의 선팽창계수(두께방향에서 68ppm이고 평면방향에서 68ppm임)와는 매우 다르다. 따라서, 온도의 변화는 다층기판 내의 내부응력을 야기하고 이것은 교대로 변형과 파손을 일으킬 수 있다.
막절연체들의 재료는 앞서 설명된 예들의 재료에 제한되지 않고, 적어도 폴리에테르에테르케톤, 폴리에테르이미드, 액정폴리머, 폴리페닐렌설파이드, 열가소성폴리이미드, 폴리에테르설폰, 폴리페닐렌 에테르 및 신디오태틱폴리스틸렌 중의 하나 또는 이들 중 어느 하나를 포함하는 혼합물일 수 있다.
상술한 설명은 본 발명의 다층기판(1) 및 반도체장치의 기본구조에 관한 것이다. 본 발명에서 다양한 설계수단이 다층기판(1) 및 반도체장치의 형성에 이용될 수 있고 이러한 수단은 전적으로 신규한 것이고 종래기술에서 이용된 것은 아니다. 이하의 상세한 설명은 이런 수단의 특정한 내용에 관한 것이다.
오프셋라인구조
다층기판(1)내에서 도전패턴들(4)의 구성은 다양한 설계규칙을 기초로 결정된다. 도전패턴들(4)은 광범위하게는 4개의 유형, 즉, 신호배선패턴들(4a), 전원용패턴들 및 접지용패턴들로 분류될 수 있다. 신호배선패턴들(4a)은 미세한 선들을 루팅하기 위해 형성된다. 전원용패턴들 및 접지용패턴들을 일반적으로 적어도 일부에 비교적으로 큰 면적(적어도 신호배선패턴(4a) 보다 큰 면적)의 평면패턴(4b)을 포함한다. 종래기술로부터 사용된 한 설계방법과 같이, 미세한 신호배선패턴(4a)의 일부가 상부와 하부면 상에 전원용패턴들 또는 접지용패턴들이 있는 한 쌍의 평면상패턴들(4b 및 4b')로 덮이고 각각의 사이에 삽입되어 형성되고, 한 쌍의 평면상패턴들(4b 및 4b') 중의 일방(다르게는 도시되지는 않았지만, 평면패턴(4b 및 4b')들 모두)은 신호배선패턴(4a)이 형성된 면(S1)에 인접한 면(S2)이 아니라 면(S1)으로부터 면(S2)보다 먼 거리의 다른 면에 형성된 소위 오프셋라인구조가 있다. 이 경우, 막절연체(10)의 두께의 두배와 동일하거나 이보다 큰 공간(t)이 신호배선패턴(4a) 및 이격된 평면패턴(4b) 사이에 제공된다. 이것은 소망의 전기특성을 신호배선패턴(4a)을 통해 전기신호의 흐름으로 전하기 위해 막절연체들(10)의 재료 및 단일배선패턴(4a)의 폭과 같은 요소를 고려하여 실질적인 범위내에서 평면상 신호배선패턴(4a)을 덮는 신호배선패턴(4a) 및 평면상패턴들(4b 및 4b') 사이에서 자유롭게 간극을 설정하는 것을 기초로 한 설계방법이다.
오프셋라인구조의 이러한 유형에서, 신호배선패턴(4a)(적어도 2층의 막절연체들의 두께인 공간 t가 제공되는 부분)과 신호배선패턴(4a)을 덮는 평면상패턴(4b)사이에 증가된 간격의 내부부분은, 도전패턴(4)이 형성된 막절연체(10)의 표면(S2)(이 경우, "중간층으로 제공된 표면"으로 언급됨)이 이 공간에 위치되더라도, 앞서 설명된 간극 t에 아무것도 형성되지 않은 빈 공간이다. 그러나, 본 발명에서, 도전패턴(4b)은 빈 공간의 낭비를 감소시키고 스페이스의 효율을 향상시키기 위해, 도 16에서 보여지는 바와 같이 중간층으로 제공된 표면(S2)에도 형성된다. 이 경우, 도전패턴들(4)은 오프셋라인구조의 효과를 잃지 않도록 하기 위해 신호배선패턴(4a) 및 평면상패턴(4b) 사이에 삽입된 영역에 형성되지 않고, 평면패턴들(4b)은 오프셋라인구조의 효과에 관한 영향을 거의 갖지 않는 이 영역 외측의 일부에서 형성된다. 또한, 평면상패턴(4b)은 한 쌍의 평면상패턴들(4b 및 4b') 사이에 삽입된 외측의 신호배선패턴(4a)이외의 동일한 면상에 형성되어 스페이스 효율을 더욱 향상시킨다. 이 경우, 평면상패턴(4b)은 또한 신호배선패턴(4a)을 보호하는 효과를 가진다.
도면에서 도시되지는 않았지만, 다른 신호배선패턴들은 앞서 설명된 구조에서 중간층으로 제공되는 면(S2) 및/또는 신호배선패턴(4a)의 외측에 형성될 수 있다. 그러나, 이와 같은 경우, 신호배선패턴들의 전기특성들을 고려하여 오프셋라인구조 또는 스트립라인구조를 구성하는 것은 매우 복잡한 패턴구조를 필요로 한다. 게다가, 중간층으로 제공된 면(S2)에 형성된 평면상패턴(4b")과 신호배선패턴(4a) 외측에 형성된 평면상패턴(4b"')은 전원용패턴들 또는 접지용패턴들일 수 있다. 전원용패턴들 및/또는 접지용패턴들이 다층기판(1)에 형성된 여러층들에서의 이러한 증가는 전원용패턴들 및/또는 접지용패턴들과 다층기판(1)의 각 층에 위치된 전원용패턴들 및/또는 접지용패턴들에 접속될 수 있는 다양한 도전패턴들 사이의 전달거리를 줄일 수 있다. 전달거리의 이러한 감소는 손실을 감소시키고, 전기특성을 향상시키고 도전패턴들(4)의 설계를 용이하게 하는 효과를 가진다.
앞의 설명에서와 같이, 오프셋라인구조를 구성하는 한 쌍의 평면상패턴들(4b 및 4b'), 중간층으로 제공되는 면(S2)에 형성된 평면상패턴(4b") 및 신호배선패턴(4a)의 외측에 형성된 어떠한 평면상패턴들(4b"')은 전원용패턴 또는 접지용패턴일 수 있다. 그러나, 이러한 평면상패턴(4b, 4b', 4b", 및 4b"') 중의 어느 하나(예컨대, 평면상패턴(4b"))가 만들어지는 경우, 전원용패턴 및 다른 평면상패턴들(예컨대, 평면상패턴들(4b, 4b', 4b", 및 4b"')은 접지용패턴으로 만들어지고 적어도 하나의 전원용패턴(예컨대 평면상패턴(4b")) 및 적어도 하나의 접지용패턴(예컨대, 평면상패턴(4b))이 대면하여 배치되고 커패시터는 두 개의 패턴들(예컨대, 평면패턴들(4b" 및 4b)) 사이에 형성될 수 있다. 따라서, 커패시터가 실현되는 경우, 이 커패시터의 효과로 임피던스는 낮춰질 수 있고 전원전위에서의 변동은 억제되고 안정화될 수 있다. 따라서, 바람직하게는 전원전위를 안정화시키는 효과를 얻기 위한 충분한 용량을 가지는 커패시터들이 형성되도록 전원용패턴이나 접지용패턴이 되기 위해 연구가 실시되고 각각의 이런 평면상패턴들(4b, 4b', 4b", 및 4b"')이 결정된다. 도 16은 전원전위를 안정화하기 위한 소망의 용량의 커패시터들을 형성하기 위한 도전패턴들(4)의 배치의 예를 보여주지만 본 발명은 물론 이 배치에 제한되는 것은 아니다.
더미패턴형성
본 발명에서, 열가소성수지로 된 다수의 막절연체들(10)이 적층된 후 일괄적으로 열과 압력이 가해져 다층기판(1)을 형성하고 다양한 도전패턴들(4) 및 비아들(9)이 이 다층기판(1)의 내층부분에 형성된다. 이 도전패턴들(4) 및 비아들(9)은 전기배선조건들 고려한 설계를 기초로 형성되지만, 이런 도전패턴들(4) 및 비아들(9)의 재료인 금속의 평면분포에서의 불균형에 대한 가능성이 존재한다. 예를 들어, 막절연체(10)의 한 표면에서의 금속의 분포에서의 불균형이 발생할 가능성이 존재한다. 또한, 각 막절연체(1)의 표면에 대해 각 표면에서 금속의 면적비에서의 편차에 대한 가능성도 존재한다. 따라서, 도전패턴들(4) 및 비아들(9)을 형성하는 금속이, 도 17a 및 도 17b에서 보여지는 바와 같이, 어떤 부분에서는 부족하고 다른 부분에서는 풍부한 경우, 다수의 막절연체들(10)에 일괄적으로 압력과 열이 가해지는 것은 압력을 인가하고 열가소성수지가 연화되는 것을 수반하여 각 층의 위치에서 약간의 이동을 일으킬 수 있다. 위치의 이런 이동은, 도전패턴들(4)과 비아들(9)을 형성하는 금속이 존재하는 경우의 위치에서는 금속이 보강재와 같이 작용하고 압력을 견디며, 도전패턴들(4) 및 비아들(9)을 형성하는 금속이 존재하지 않는 위치(금속이 비어있는 위치)에서는 연화된 열가소성수지가 압력을 견디기에 불안정하고 변형을 일으키기 때문에 발생한다. 그 결과, 도전패턴들의 일부분에 변형을 일으키고 치수 정밀도가 나쁘며, 소망의 전기접속들을 얻을 수 없는 가능성이 존재한다(도 17b 참조).
그러나, 본 실시예에 있어서, 도 18a 및 도 18b에서 보여지는 바와 같이, (도 18b에서 해칭에 의해 보여지는) 금속으로 된 더미패턴들(12)이 형성되어 막절연체들(10)의 표면 내의 금속의 분포에서 불균형을 보정한다. 동시에 이런 더미패턴들(12)은 각 표면에서 막절연체들(10)의 전체표면에 대해 금속의 면적비에서의 편차를 교정하고 또한 각 표면에서 어떤 평면영역의 금속의 면적비에 편차도 교정한다. 따라서, 도 7 및 8에서 보여지는 바와 같이, 금속은 대부분 다층기판(1)에서 균일하게 분포되고 따라서, 압력과 열이 가해지는 경우 변형이 억제되고 치수정밀도가 높은 수준으로 유지된다. 열과 압력이 가해지는 동안 각 막절연체(10)가 약간 변형되는 것을 가정하더라도, 이 변형은 일반적으로 전체 구조에 대해 일정하다. 그 결과, 도전패턴들(4)의 국소적인 변형(도 17b 참조)은 발생하지 않고, 전기접속에 관한 역효과가 최소로 억제될 수 있고 접속신뢰성이 높게 유지될 수 있다. 이런 더미패턴들(12)은 금속의 분포를 일정하게 할 뿐만 아니라 금속의 면적비를 증가시키는 것에 의해 보강효과를 준다.
특히, 종종 다수의 층들에 대해 비교적 동일한 평면영역에서 형성되는 비아들(9)의 주변에 더미패턴들(12)을 형성하는 것은 금속의 면적비를 일정하게 만드는 효과를 가진다.
상술한 더미패턴들(12)은 전기접속에 기여하지 않는 금속으로부터 형성된 더 미패턴들과 독립적이지만, 이런 더미패턴들(12)의 모두 또는 일부는 전기적으로 접속될 수 있고 접지용패턴들 또는 전원용패턴들로 사용될 수 있다.
배출구멍들의 형성
막절연체들(10) 상에 형성된 도전패턴들(4)의 일부는 두께방향에서의 막절연체들(10)을 관통한 비아들(9)과 접속되고 도통된다. 이런 전기접속을 보장하기 위해, 도전패턴들(4)은 일반적으로 비아들(9)의 단면을 덮도록 하기 위해 비교적 넓은 범위에 대해 형성된다. 도전패턴들(4)이 이런 방법으로 비아들(9)의 단면을 덮는 경우, 열을 가하는 동안 비아들(9)로부터 발생되는 가스, 예를 들어, 비아들(9)을 형성하기 위한 관통홀들(11)에 묻혀진 금속에 인가된 휘발성용제의 증발로 인한 가스는 도전패턴(4)에 갇히고 외부로 방출될 수 없다. 다층기판(1) 내부의 가스의 이런 수집은 내부응력이나 화학적인 변질의 증가와 같은 문제를 일으킬 수 있다. 그러나, 본 발명에서, 배출구멍들(13)은 비아들(9) 주위의 도전패턴(4)에 확실히 형성된다.
종래 기술에서, 도 6에서 보여지는 바와 같이, 소정 크기의 영역을 가진 도전패턴들에 예를 들어 500㎛의 직경을 가진 복수의 구멍들(114)이 형성된 구성이 존재한다. 그러나, 이러한 구멍들(114)은 불규칙하게 배열되거나 일정한 매트릭스로 배치되고 비아들(115)(도 6에서 점으로 도시)과 관련한 위치관계에 대해 특별한 고려가 주어지지 않는다. 그러나, 본 출원은 앞서 설명된 바와 같이 비아들(9)의 용제의 증발에 의해 생성된 가스가, 이런 비아들(9)의 단면을 덮는 도전패턴들(4)에 의해 차단되는 것에 대해 주목하여, 도 19a 및 19c에서 보여지는 바와 같이, 비 아들(9)(도 19a 및 19c에서 점으로 보여짐)의 주변에 확실히 형성되는 배출구멍들(13)을 만들었다. 비아들 주변에서 특히 중심으로서 비아들과 함께 비아들 주변에 대칭적으로, 예를 들어 100㎛의 직경을 가진, 복수의 구멍들은 가스가 부분에서 남아있지 않도록 효과적이고 균형적으로 가스를 배출시킨다. 또한, 복수의 배출구멍들(13)은, 바람직하게는 도 19b 및 19c에서 보여지는 바와 같이, 비아들(9)의 주변 이외의 부분에서 제공되는 평면상도전패턴들(4)에서 예를 들어 500㎛의 피치에서 매트릭스로 배치되어, 비아들(9)이외의 부분으로부터 발생된 다양한 가스가 배출될 수 있다.
비아들의 배치
상술한 바와 같이, 본 실시예에서, 접속단자들(6)은 다층기판(1)의 일방의 최외층의 외부에 노출되고 이 접속단자들(6) 바로 아래의 비아들(9)이 직접 접촉에 의해 접속단자들(6)에 접속되는 pad-on-via구조가 이용된다. 다층기판(1)의 반대측의 최외층상에 볼 단자들(8)이 위치되는 금속패드들(7)이 노출되고 이런 금속패드들(7) 바로 아래에 있는 비아들(9)이 직접 접속에 의해 이 금속패드들(7)에 연결되는 pad-on-via구조가 이용된다. 도 20a 내지 20c 및 21에서 보여지는 바와 같이, 본 발명에서의 비아들(9)은 접속단자들(6) 및 금속패드들(7)이 막절연체들(10)의 중심쪽의 위치에서 접촉하도록 배치된다.
이 지점은 비아들(9) 및 일방의 최외층상의 접속단자들(6) 사이의 위치관계를 예로 하여 설명될 것이다. 도 22에서 보여지는 바와 같이, 비아들(9)이 접속단자들(6)의 중심부에 접촉하기 위해 형성되는 것을 가정하면, LSI칩(2)의 범프들(5) 은 접속단자들(6)과 접촉할 것이고 이후 가해진 압력이 비아들(9)에 직접적으로 전달될 것이며, 따라서, 전위적으로 비아들(9)에 손상을 일으킨다. 이런 이유로, 바람직하게는 비아들(9)은 접속단자들(6)의 중심부로부터 떨어져 형성된다.
다음으로, 도 23a 및 23b에서 보여지는 바와 같이, 비아들(9)이 막절연체(10)의 외연측에 있는 접속단자들(6)의 위치에 접속하기 위해 배치되는 것을 가정한다. 복수의 막절연체들(10)이 적층되고 일괄적으로 압력과 열을 받는 경우, 도 23a에서 보여지는 바와 같이, 평면내에서 보여질 때, 전체의 적층체의 중심측으로부터 외주측에 힘이 인가될 수 있다. 즉, 최외층에서, 접속단자들(6)은 우선 접속단자들(6)의 중심측으로부터 힘을 받고 이후 이 접속단자들(6)은 연화된 열가소성수지에서 미끄러지도록 이동될 것이다. 따라서 접속단자들(6)이 미끄러지고 열가소성수지가 외부로 압축되도록 이동하는 힘은 접속단자들(6)의 외연측단부와 접촉하는 비아들(9)에 의해 수용되어 비아들(9)이 도 23b의 확대도에서 보여지는 바와 같이 외측을 향해 경사진다. 동시에, 연화된 열가소성수지만이 비아들(9)의 외측에 존재하고, 이 연화된 열가소성수지는 비아들(9)을 지지할 수 없다. 그 결과, 비아들(9)이 경사질 가능성이 발생하고, 접속단자들(6)과의 접속을 신뢰할 수 없게 만든다. 또한, 평면상도전패턴들(4)이 가장 멀게 위치된 접속단자들(6) 보다 외측에 존재하는 경우, 외측으로 경사진 비아들(9)이 외측 도전패턴(4)과 접촉하고 전기적 단락을 일으킬 가능성을 상승시킨다.
본 실시예에서, 도 24a 내지 24b에서 보여지는 바와 같이, 비아들(9)은 막절연체(10)의 중심측을 향해 있는 접속단자들(6)의 위치에 접속하기 위해 배치된다. 따라서, 막절연체들(10)이 적층되고 일괄하여 압력과 열이 가해지는 경우 우선 접속단자들(6)의 중심측 단부와 비아들(9)이 최외층상에 힘을 받는다. 도 23a 내지 23b에서 보여지는 구조에서와 같이, 접속단자들(6)이 미끄러지도록 이동되더라도, 비아들(9)은 접속단자들(6)을 지지하고 이런 이동을 억제한다. 또한, 비아들(9)은 연화된 열가소성수지에서 쐐기로 작용하고, 따라서, 외측에 대해 압출되도록 이동하는 것을 억제한다. 한편, 외측을 향한 비아들(9)의 경사는 접속단자들(6)의 외연측 단부에 의해 제공된 지지에 의해 억제된다. 즉, 이 구성에서, 비아들(9) 및 접속단자들(6)(특히, 외연측 단부)은 상호 지지를 제공하고, 따라서, 변형을 방지한다. 그 결과, 비아들(9)과 접속단자들(6) 사이의 접속의 신뢰성은 높다. 또한, 비아들(9)이 외측을 향해 경사지지 않기 때문에, 평면상도전패턴들(4)은 전기적 단락을 야기하는 위험 없이 외연측에 가깝게 위치된 접속단자들(6) 보다 더욱더 외연에 형성될 수 있다.
간단히 도시하기 위해, 접속단자들(6)을 노출하기 위한 막절연체들(10)의 최외층에 제공된 구멍들은 도 23a 내지 23b 및 24a 내지 24b에서 생략되었다. 도 23a 내지 23b에서 보여지는 바와 같이, 구멍(미도시)이 비아들(9)의 경사 및 열가소성수지의 이동으로 인해 변형되는 경우, 이런 구멍들에 의해 노출되는 외부수단(예를 들어, 범프들(5)) 및 접속단자들(6) 사이의 접속은 손상될 수 있다. 그러나, 도 24a 내지 24b에서 보여지는 본 발명의 실시에에서와 같이, 비아들(9)의 경사 및 열가소성수지의 이동을 억제하는 구조는 구멍(미도시)의 변형을 억제하고, 따라서, 이런 구멍에 의해 노출된 접속단자들(6) 및 (범프들(5)과 같은)외부부재 사이의 접속의 신뢰성을 상승시킨다.
도 20a 내지 20c 및 21에서 보여지는 다층기판(1)의 반대측의 최외층 상의 금속패드들(7) 및 비아들(9)을 고려하여, 비아들(9)은 상술한 바와 같은 동일한 이유로 막절연체(10)의 중심측을 향해 있는 금속패드들(7)의 위치에 접촉하기 위해 다시 배치된다.
본 발명의 바람직한 실시예가 특정 용어를 사용하여 설명되었지만 이런 설명은 목적을 설명하기 위한 것이고 다음의 청구항들의 사상 또는 범위로부터 벗어남이 없이 변화 및 변경이 이루어질 수 있다는 것이 이해될 것이다.
본 발명에 의하면, 볼그리드어레이구조나 플립칩접속용단자를 가지는 패키지기판으로 하여서는 종래에는 불가능했던 박형화와 다층화 모두가 가능하게 된다. 또한, 열가소성수지를 이용하는 것에 의해 기판의 변형을 방지하고 전기접속의 신뢰성을 높일 수 있다.

Claims (23)

  1. 적층되고 서로 결합되며, 두께방향에서 층들을 관통한 도전성 비아들을 각각 가진 복수의 열가소성수지층들;
    상기 열가소성수지층들의 적어도 한면에 제공된 금속층들로 이루어진 도전패턴들;
    플립칩접속형의 직접회로소자를 탑재하고 전기적으로 접속하기 위해 일방의 최외층에 노출된 접속단자들; 및
    볼그리드어레이구조를 구성하고 반대측의 최외층상에 노출된 도전성볼단자들을 포함하고,
    상기 각 열가소성수지층의 두께방향에서의 선팽창계수는 140ppm 이하이고, 상기 각 열가소성수지층의 상기 면에 평행한 방향에서의 선팽창계수는 40ppm 이하인 반도체장치용 패키지기판.
  2. 제1항에 있어서, 상기 반도체장치용 패키지기판은 16층 이상의 상기 열가소성수지층들을 가지고, 이 적층되고 고착된 열가소성수지층들의 전체 두께는 0.8㎜ 내지 2.0㎜이고,
    1개 이상의 상기 비아들이 모든 상기 열가소성수지층들의 각각 또는 최외층들 이외의 모든 상기 열가소성수지층들에 제공되고,
    17층 이상의 상기 도전패턴들이 제공되는 반도체장치용 패키지기판.
  3. 제2항에 있어서, 상기 도전패턴들 및 이 도전패턴들과 접촉하는 상기 비아들은 금속간화합물결합에 의해 접속되는 반도체장치용 패키지기판.
  4. 제1항에 있어서, 상기 집적회로소자와 플립칩접속을 위한 복수의 상기 접속단자들은 상기 일방의 최외층 상에 노출되고, 열가소성수지는 상기 접속단자들 각각의 사이에 끼워지고 상기 접속단자들의 측면의 적어도 일부를 덮어 상기 접속단자들 사이의 단락을 방지하고,
    상기 볼 단자들이 각각 배치된 다수의 금속패드들이 상기 반대측의 최외층 상에 노출되고, 열가소성수지가 상기 금속패드들 각각의 사이에 끼워지고 상기 금속패드들의 측면의 적어도 일부를 덮어 상기 금속패드들 사이에 단락을 방지하는 반도체장치용 패키지기판.
  5. 제4항에 있어서, 상기 일방의 최외층에 노출된 상기 접속단자들은 이 접속단자들 바로 아래에 제공된 상기 비아들과 접촉하고 이 비아들에 의해 상기 도전성 패턴들에 전기적으로 접속되고,
    상기 볼단자들이 각각 배치된 복수의 금속패드들은 상기 반대측의 상기 최외층 상에 노출되고, 이 금속패드들은 이 금속패드들 바로 아래에 제공된 상기 비아들과 접촉하고 이 비아들에 의해 상기 도전패턴과 전기적으로 접속하는 반도체장치용 패키지기판.
  6. 제4항에 있어서, 적어도 3층의 상기 도전패턴들은 적어도 2층의 상기 열가소성수지층들의 동일한 평면 위치에서 두께방향으로 일렬로 배치되는 적어도 2개의 상기 비아들에 의해 전기적으로 접속되는 반도체장치용 패키지기판.
  7. 제4항에 있어서, 모든 상기 열가소성수지층들 또는 최외층들 이외의 모든 상기 열가소성 수지층들은 동일한 평면위치에 제공된 상기 비아들을 가지고, 이 비아들이 모든 상기 열가소성수지층들을 통해 두께방향으로 일렬로 배치되는 전기적으로 접속된 구조를 구성하는 반도체장치용 패키지기판.
  8. 삭제
  9. 제4항에 있어서, 상기 각 열가소성수지층의 선팽창계수와 탄성율의 곱은 두께방향에서 0.6MPa/℃이하이고, 상기 면에 평행한 방향에서 0.18MPa/℃이하인 반도체장치용 패키지기판.
  10. 제4항에 있어서, 상기 열가소성수지층들은 폴리에테르에테르케톤, 폴리에테르이미드, 액정폴리머, 폴리페닐렌설파이드, 열가소성 폴리이미드, 폴리에테르설폰, 폴리페닐렌 에테르 및 신디오택틱 폴리스티렌 중의 하나 또는 이들 중 적어도 하나를 포함하는 혼합물인 반도체장치용 패키지기판.
  11. 제4항에 있어서, 상기 도체패턴들은 미세한 신호배선패턴 및 상기 신호배선패턴 보다 넓은 면적으로 형성된 평면상패턴들을 포함하고,
    상기 신호배선패턴의 일부는 상기 신호배선패턴보다 상층에 위치된 평면상패턴 및 하층에 위치된 평면상패턴과 겹치는 평면을 가지고 상기 두 개의 평면패턴들 사이에 끼워진 위치에 있고,
    상기 신호배선패턴과 겹치는 평면을 가진 상기 두 개의 평면상패턴들의 하나 또는 모두는 상기 신호배선패턴이 형성되는 상기 열가소성수지층의 표면으로부터의 두께방향에서 상기 열가소성수지의 적어도 2층의 두께에 의해 분리되는 표면에 형성되고,
    중간층이 있는 적어도 하나의 면은 상기 신호배선패턴이 형성되는 표면 및 상기 평면패턴이 형성되고 적어도 상기 열가소성 수지의 2층의 두께에 의해 분리되는 표면과의 사이에 존재하고,
    도전패턴은 상기 신호배선패턴 및 상기 평면상패턴 사이에 끼워진 상기 중간층이 있는 표면의 영역에는 형성되지 않고, 평면상패턴은 상기 중간층이 있는 표면의 상기 영역의 외측에 형성되며,
    상기 신호배선패턴과 직접 접속되지 않는 평면상패턴은 상기 신호배선패턴이 형성된 표면에 상기 신호배선패턴 외측에 형성되는 반도체장치용 패키지기판.
  12. 제11항에 있어서, 상기 신호배선패턴의 일부와 겹치는 평면을 가지는 한 쌍의 평면상패턴들, 상기 중간층인 표면에 형성된 상기 평면상패턴 및 상기 신호배선 패턴 외측에 형성된 상기 평면상패턴은 중 적어도 일방은 전원용패턴이고, 타방의 상기 평면상패턴들은 접지용패턴이고,
    적어도 1개의 상기 전원용패턴과 적어도 1개의 상기 접지용패턴은 서로 마주하고 커패시터를 형성하는 반도체장치용 패키지기판.
  13. 제4항에 있어서, 접지용패턴, 전원용패턴 또는 전기적 접속에 기여하지 않는 독립된 금속으로 이루어진 더미패턴은 표면내의 금속의 분포의 불균형을 보정하기 위해 적어도 1개의 상기 열가소성수지층들의 표면에 형성되는 반도체장치용 패키지기판.
  14. 제4항에 있어서, 접지용패턴, 전원용패턴 또는 전기적 접속에 기여하지 않는 독립된 금속으로 이루어진 더미패턴은, 상기 열가소성수지층들의 전체표면에 대한 금속의 면적비 및 상기 열가소성수지층들의 표면내에서의 어떤 평면영역에서 금속의 면적비에서 상기 표면의 각각에 대해 편차를 보정하기 위한 적어도 1개의 상기 열가소성수지층의 표면에 형성되는 반도체장치용 패키지기판.
  15. 제13항에 있어서, 상기 접지용패턴, 전원용패턴 또는 금속으로 된 더미패턴은 적어도 상기 비아들의 주위에 형성되는 반도체장치용 패키지기판.
  16. 제14항에 있어서, 상기 접지용패턴, 전원용패턴, 또는 금속으로 된 더미패턴은 적어도 상기 비아들의 주위에 형성되는 반도체장치용 패키지기판.
  17. 제4항에 있어서, 복수의 배출구멍은 상기 열가소성수지층들의 상기 비아들 주위에 제공된 상기 평면상도전패턴들에 제공되고, 이 배출구멍들은 상기 비아들을 중심으로 대칭으로 배치되는 반도체장치용 패키지기판.
  18. 제17항에 있어서, 복수의 배출구멍은 상기 비아들 주의의 외측의 일부에 제공되는 상기 평면상도전패턴들에 제공되고, 이 배출구멍들은 매트릭스형태로 배치되는 반도체장치용 패키지기판.
  19. 제17항에 있어서, 상기 비아들의 주위는 상기 비아들을 중심으로 300㎛의 반경을 가진 원형 내의 영역인 반도체장치용 패키지기판.
  20. 제18항에 있어서, 상기 비아들의 주위는 상기 비아들을 중심으로 300㎛의 반경을 가진 원형 내의 영역인 반도체장치용 패키지기판.
  21. 제4항에 있어서, 상기 일방의 최외층 상에 노출된 상기 접속단자들에 접속된 상기 비아들은 상기 열가소성수지층의 중심을 향해 있는 상기 접속단자들의 위치에 접속하도록 배치되고,
    상기 반대측의 최외층 상에 노출된 상기 볼단자들이 놓여진 금속패드들에 접 속된 비아들은 상기 열가소성수지층의 중심을 향해 있는 상기 금속패드들의 위치에 접속하도록 배치되는 반도체장치용 패키지기판.
  22. 제4항에 따른 반도체장치용 패키지기판;
    상기 일방의 최외층에 탑재되고 상기 접속단자들에 전기적으로 접속된 플립칩접속형의 직접회로소자; 및
    상기 반대측의 최외층에 부착되고 상기 볼단자들에 전기적으로 접속되는 외부기판을 포함하는 반도체장치.
  23. 삭제
KR1020050080072A 2004-08-31 2005-08-30 반도체장치용 패키지기판, 및 반도체장치 KR100773461B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2004-00252568 2004-08-31
JP2004252568A JP4559163B2 (ja) 2004-08-31 2004-08-31 半導体装置用パッケージ基板およびその製造方法と半導体装置

Publications (2)

Publication Number Publication Date
KR20060050826A KR20060050826A (ko) 2006-05-19
KR100773461B1 true KR100773461B1 (ko) 2007-11-05

Family

ID=35942718

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050080072A KR100773461B1 (ko) 2004-08-31 2005-08-30 반도체장치용 패키지기판, 및 반도체장치

Country Status (5)

Country Link
US (1) US7378745B2 (ko)
JP (1) JP4559163B2 (ko)
KR (1) KR100773461B1 (ko)
CN (1) CN1744303B (ko)
TW (1) TWI278972B (ko)

Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI388042B (zh) * 2004-11-04 2013-03-01 Taiwan Semiconductor Mfg 基於奈米管基板之積體電路
JP4533248B2 (ja) * 2005-06-03 2010-09-01 新光電気工業株式会社 電子装置
DE102005039365B4 (de) * 2005-08-19 2022-02-10 Infineon Technologies Ag Gate-gesteuertes Fin-Widerstandselement, welches als pinch - resistor arbeitet, zur Verwendung als ESD-Schutzelement in einem elektrischen Schaltkreis und Einrichtung zum Schutz vor elektrostatischen Entladungen in einem elektrischen Schaltkreis
KR100719376B1 (ko) * 2006-01-05 2007-05-17 삼성전자주식회사 실장 불량을 줄일 수 있는 패드 구조체를 구비하는 반도체장치
JP2007201254A (ja) * 2006-01-27 2007-08-09 Ibiden Co Ltd 半導体素子内蔵基板、半導体素子内蔵型多層回路基板
JP4881044B2 (ja) * 2006-03-16 2012-02-22 株式会社東芝 積層型半導体装置の製造方法
JP4870584B2 (ja) * 2007-01-19 2012-02-08 ルネサスエレクトロニクス株式会社 半導体装置
JP4800253B2 (ja) * 2007-04-04 2011-10-26 新光電気工業株式会社 配線基板の製造方法
TWI334643B (en) * 2007-04-11 2010-12-11 Nan Ya Printed Circuit Board Corp Solder pad and method of making the same
JP5125389B2 (ja) * 2007-10-12 2013-01-23 富士通株式会社 基板の製造方法
JP2009099620A (ja) * 2007-10-12 2009-05-07 Fujitsu Ltd コア基板およびその製造方法
US20090294961A1 (en) * 2008-06-02 2009-12-03 Infineon Technologies Ag Semiconductor device
WO2010099158A1 (en) * 2009-02-26 2010-09-02 Arkema Inc. Electrode arrays based on polyetherketoneketone
WO2011036277A1 (en) * 2009-09-24 2011-03-31 Option System in package, printed circuit board provided with such system in package
JP5445001B2 (ja) * 2009-09-29 2014-03-19 沖電気工業株式会社 半導体素子内蔵基板及び半導体素子内蔵基板の製造方法
US8278214B2 (en) 2009-12-23 2012-10-02 Intel Corporation Through mold via polymer block package
JP5514560B2 (ja) 2010-01-14 2014-06-04 ルネサスエレクトロニクス株式会社 半導体装置
CN102163558B (zh) * 2010-02-23 2012-12-19 日月光半导体制造股份有限公司 芯片封装结构的制造方法
JP2011222946A (ja) * 2010-03-26 2011-11-04 Sumitomo Bakelite Co Ltd 回路基板、半導体装置、回路基板の製造方法および半導体装置の製造方法
US8866301B2 (en) * 2010-05-18 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers with interconnection structures
US8174826B2 (en) 2010-05-27 2012-05-08 International Business Machines Corporation Liquid cooling system for stackable modules in energy-efficient computing systems
US8279597B2 (en) 2010-05-27 2012-10-02 International Business Machines Corporation Heatsink allowing in-situ maintenance in a stackable module
US8358503B2 (en) 2010-05-28 2013-01-22 International Business Machines Corporation Stackable module for energy-efficient computing systems
US8179674B2 (en) 2010-05-28 2012-05-15 International Business Machines Corporation Scalable space-optimized and energy-efficient computing system
US8426961B2 (en) * 2010-06-25 2013-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded 3D interposer structure
US20120111611A1 (en) * 2010-11-10 2012-05-10 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and method of manufacturing the same
TWI420983B (zh) * 2010-12-17 2013-12-21 Darfon Electronics Corp 陶瓷電路基板與製造方法
US9721872B1 (en) 2011-02-18 2017-08-01 Amkor Technology, Inc. Methods and structures for increasing the allowable die size in TMV packages
US8810025B2 (en) * 2011-03-17 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Reinforcement structure for flip-chip packaging
TWI447864B (zh) * 2011-06-09 2014-08-01 Unimicron Technology Corp 封裝基板及其製法
CN103608915B (zh) * 2011-06-21 2016-09-07 株式会社村田制作所 电路模块
JP5468572B2 (ja) * 2011-06-22 2014-04-09 新光電気工業株式会社 配線基板
CN104145538B (zh) * 2012-02-08 2018-12-14 克兰电子公司 多层式电子组件和用于将电路部件嵌入三维模块的方法
US9888568B2 (en) 2012-02-08 2018-02-06 Crane Electronics, Inc. Multilayer electronics assembly and method for embedding electrical circuit components within a three dimensional module
US9935038B2 (en) * 2012-04-11 2018-04-03 Taiwan Semiconductor Manufacturing Company Semiconductor device packages and methods
US8890302B2 (en) 2012-06-29 2014-11-18 Intel Corporation Hybrid package transmission line circuits
JP6122606B2 (ja) * 2012-10-16 2017-04-26 ルネサスエレクトロニクス株式会社 半導体装置
JP2014086651A (ja) * 2012-10-26 2014-05-12 Ibiden Co Ltd プリント配線板及びプリント配線板の製造方法
KR101366461B1 (ko) 2012-11-20 2014-02-26 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9799592B2 (en) 2013-11-19 2017-10-24 Amkor Technology, Inc. Semicondutor device with through-silicon via-less deep wells
JP6291738B2 (ja) 2013-07-25 2018-03-14 富士通株式会社 回路基板、回路基板の製造方法及び電子機器
KR101607981B1 (ko) * 2013-11-04 2016-03-31 앰코 테크놀로지 코리아 주식회사 반도체 패키지용 인터포저 및 이의 제조 방법, 제조된 인터포저를 이용한 반도체 패키지
JP6234797B2 (ja) * 2013-12-06 2017-11-22 株式会社日本マイクロニクス 配線基板ビア配置決定装置、方法及びプログラム
WO2015118951A1 (ja) * 2014-02-07 2015-08-13 株式会社村田製作所 樹脂多層基板および部品モジュール
CN105140198B (zh) * 2014-05-29 2017-11-28 日月光半导体制造股份有限公司 半导体衬底、半导体封装结构及其制造方法
JP6374338B2 (ja) 2015-03-24 2018-08-15 京セラ株式会社 配線基板
US10009992B2 (en) * 2015-12-02 2018-06-26 Multek Technologies Limited PCB hybrid redistribution layer
US20180047692A1 (en) * 2016-08-10 2018-02-15 Amkor Technology, Inc. Method and System for Packing Optimization of Semiconductor Devices
US9960328B2 (en) 2016-09-06 2018-05-01 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
KR102639101B1 (ko) * 2017-02-24 2024-02-22 에스케이하이닉스 주식회사 전자기간섭 차폐 구조를 갖는 반도체 패키지
US10074919B1 (en) * 2017-06-16 2018-09-11 Intel Corporation Board integrated interconnect
US10667396B2 (en) * 2017-08-25 2020-05-26 Tactotek Oy Multilayer structure for hosting electronics and related method of manufacture
US10973128B2 (en) * 2017-08-30 2021-04-06 Panasonic Intellectual Property Management Co., Ltd. Flexible printed circuit and imaging apparatus including same
KR102028715B1 (ko) 2017-12-19 2019-10-07 삼성전자주식회사 반도체 패키지
KR102029099B1 (ko) 2018-02-05 2019-10-07 삼성전자주식회사 반도체 패키지
US10645808B2 (en) * 2018-02-22 2020-05-05 Apple Inc. Devices with radio-frequency printed circuits
JP7214966B2 (ja) * 2018-03-16 2023-01-31 富士電機株式会社 半導体装置及び半導体装置の製造方法
CN111029326B (zh) * 2018-10-09 2022-04-26 西安邮电大学 基于lcp工艺的凸点互连结构
TWI681527B (zh) * 2019-03-21 2020-01-01 創意電子股份有限公司 線路結構及晶片封裝件
US11519957B2 (en) * 2019-09-26 2022-12-06 International Business Machines Corporation Ball grid array current meter with a current sense wire
US11226369B2 (en) * 2019-09-26 2022-01-18 International Business Machines Corporation Ball grid array current meter with a current sense loop
US11054442B2 (en) 2019-09-26 2021-07-06 International Business Machines Corporation Ball grid array current meter with a current sense mesh
EP4270479A1 (en) * 2021-01-28 2023-11-01 Huawei Technologies Co., Ltd. Connection assembly, board-level architecture, and computing device
CN113068322B (zh) * 2021-02-11 2022-04-12 达翔技术（恩施）有限公司 一种柔性电路板接线方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980073411A (ko) * 1997-03-14 1998-11-05 문정환 에리어 어레이 패키지 및 그 제조방법
KR19990011236A (ko) * 1997-07-22 1999-02-18 문정환 반도체장치의 다층배선 형성방법
KR20000059562A (ko) * 1999-03-05 2000-10-05 이형도 다층 플렉시블 기판
KR20010014856A (ko) * 1999-07-21 2001-02-26 다니구찌 이찌로오 반도체장치 및 제조방법
KR20030060268A (ko) * 2002-01-08 2003-07-16 주식회사 심텍 본딩패드 접속용 비아홀을 이용한 비지에이 반도체패키지의 제조방법 및 그 구조
KR20030069098A (ko) * 2002-02-15 2003-08-25 엔이씨 일렉트로닉스 코포레이션 반도체 장치 및 그 제조방법

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0563264B1 (en) 1990-12-21 1998-07-29 Motorola Inc. Leadless pad array chip carrier
US5672911A (en) * 1996-05-30 1997-09-30 Lsi Logic Corporation Apparatus to decouple core circuits power supply from input-output circuits power supply in a semiconductor device package
US6639155B1 (en) * 1997-06-11 2003-10-28 International Business Machines Corporation High performance packaging platform and method of making same
US5847936A (en) * 1997-06-20 1998-12-08 Sun Microsystems, Inc. Optimized routing scheme for an integrated circuit/printed circuit board
US6525414B2 (en) * 1997-09-16 2003-02-25 Matsushita Electric Industrial Co., Ltd. Semiconductor device including a wiring board and semiconductor elements mounted thereon
JP3466443B2 (ja) * 1997-11-19 2003-11-10 新光電気工業株式会社 多層回路基板
JP3355142B2 (ja) 1998-01-21 2002-12-09 三菱樹脂株式会社 耐熱性積層体用フィルムとこれを用いたプリント配線基板用素板および基板の製造方法
US5939782A (en) * 1998-03-03 1999-08-17 Sun Microsystems, Inc. Package construction for integrated circuit chip with bypass capacitor
US6613413B1 (en) * 1999-04-26 2003-09-02 International Business Machines Corporation Porous power and ground planes for reduced PCB delamination and better reliability
JP3865989B2 (ja) * 2000-01-13 2007-01-10 新光電気工業株式会社 多層配線基板、配線基板、多層配線基板の製造方法、配線基板の製造方法、及び半導体装置
JP2001244609A (ja) * 2000-02-25 2001-09-07 Sony Corp 配線基板の製造方法及びそれにより得られた配線基板
EP1990831A3 (en) * 2000-02-25 2010-09-29 Ibiden Co., Ltd. Multilayer printed circuit board and multilayer printed circuit board manufacturing method
US6535398B1 (en) * 2000-03-07 2003-03-18 Fujitsu Limited Multichip module substrates with buried discrete capacitors and components and methods for making
JP2002057467A (ja) * 2000-08-11 2002-02-22 Kenwood Corp 多層配線基板
JP4329253B2 (ja) 2000-10-10 2009-09-09 株式会社村田製作所 フリップチップ用セラミック多層基板の製造方法
JP3819701B2 (ja) * 2000-11-10 2006-09-13 三菱樹脂株式会社 ビルドアップ多層プリント配線基板用コア基板
JP2002222895A (ja) * 2001-01-25 2002-08-09 Sumitomo Bakelite Co Ltd 半導体装置およびその製造方法
US6486534B1 (en) * 2001-02-16 2002-11-26 Ashvattha Semiconductor, Inc. Integrated circuit die having an interference shield
US6512182B2 (en) * 2001-03-12 2003-01-28 Ngk Spark Plug Co., Ltd. Wiring circuit board and method for producing same
JP2003060348A (ja) * 2001-06-07 2003-02-28 Denso Corp プリント基板
JP3885638B2 (ja) 2001-07-04 2007-02-21 株式会社デンソー プレス工法およびプレス用部材の作製方法
JP3861669B2 (ja) * 2001-11-22 2006-12-20 ソニー株式会社 マルチチップ回路モジュールの製造方法
US6975025B2 (en) * 2001-12-03 2005-12-13 Intel Corporation Semiconductor chip package and method of manufacturing same
JP2003188338A (ja) * 2001-12-13 2003-07-04 Sony Corp 回路基板装置及びその製造方法
JP2003201364A (ja) * 2002-01-10 2003-07-18 Nitto Denko Corp 配線基板用多孔質フィルム、及び配線基板プリプレグ
JP3855774B2 (ja) 2002-01-15 2006-12-13 株式会社デンソー 多層基板の製造方法
JP4181778B2 (ja) * 2002-02-05 2008-11-19 ソニー株式会社 配線基板の製造方法
US6941537B2 (en) * 2002-02-07 2005-09-06 Intel Corporation Standoff devices and methods of using same
US20030170450A1 (en) 2002-03-05 2003-09-11 Stewart Steven L. Attachment of surface mount devices to printed circuit boards using a thermoplastic adhesive
JP2003264256A (ja) * 2002-03-08 2003-09-19 Hitachi Ltd 半導体装置
JP4051989B2 (ja) * 2002-04-12 2008-02-27 株式会社デンソー 多層配線基板の製造方法
US6750403B2 (en) * 2002-04-18 2004-06-15 Hewlett-Packard Development Company, L.P. Reconfigurable multilayer printed circuit board
JP3855832B2 (ja) 2002-04-23 2006-12-13 株式会社デンソー プリント基板の製造方法
JP2003324280A (ja) 2002-05-07 2003-11-14 Denso Corp プリント基板の製造方法
JP3945316B2 (ja) * 2002-05-30 2007-07-18 株式会社デンソー 多層配線基板及びその製造方法
JP2004031828A (ja) * 2002-06-27 2004-01-29 Ibiden Co Ltd 多層プリント配線板
JP3918674B2 (ja) 2002-07-31 2007-05-23 株式会社デンソー プリント基板の製造方法
JP4121339B2 (ja) 2002-09-02 2008-07-23 株式会社フジクラ 多層配線板の製造方法
JP2004158671A (ja) 2002-11-07 2004-06-03 Eito Kogyo:Kk 多層基板およびその製造方法
TW573332B (en) 2002-11-29 2004-01-21 Via Tech Inc Lamination process and structure
CA2455024A1 (en) * 2003-01-30 2004-07-30 Endicott Interconnect Technologies, Inc. Stacked chip electronic package having laminate carrier and method of making same
JP2004241496A (ja) * 2003-02-04 2004-08-26 Kyocera Corp 配線基板およびこれを用いた電子装置
JP2004253738A (ja) * 2003-02-21 2004-09-09 Toshiba Corp パッケージ基板及びフリップチップ型半導体装置
US6781218B1 (en) * 2003-03-04 2004-08-24 Nptest, Inc. Method and apparatus for accessing internal nodes of an integrated circuit using IC package substrate
US7579251B2 (en) * 2003-05-15 2009-08-25 Fujitsu Limited Aerosol deposition process
TW586676U (en) * 2003-06-16 2004-05-01 Via Tech Inc Hybrid IC package substrate
US7528473B2 (en) * 2004-03-19 2009-05-05 Renesas Technology Corp. Electronic circuit, a semiconductor device and a mounting substrate

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980073411A (ko) * 1997-03-14 1998-11-05 문정환 에리어 어레이 패키지 및 그 제조방법
KR19990011236A (ko) * 1997-07-22 1999-02-18 문정환 반도체장치의 다층배선 형성방법
KR20000059562A (ko) * 1999-03-05 2000-10-05 이형도 다층 플렉시블 기판
KR20010014856A (ko) * 1999-07-21 2001-02-26 다니구찌 이찌로오 반도체장치 및 제조방법
KR20030060268A (ko) * 2002-01-08 2003-07-16 주식회사 심텍 본딩패드 접속용 비아홀을 이용한 비지에이 반도체패키지의 제조방법 및 그 구조
KR20030069098A (ko) * 2002-02-15 2003-08-25 엔이씨 일렉트로닉스 코포레이션 반도체 장치 및 그 제조방법

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1020010014856B

Also Published As

Publication number Publication date
CN1744303A (zh) 2006-03-08
TWI278972B (en) 2007-04-11
US7378745B2 (en) 2008-05-27
CN1744303B (zh) 2010-05-05
JP2006073622A (ja) 2006-03-16
KR20060050826A (ko) 2006-05-19
TW200620577A (en) 2006-06-16
JP4559163B2 (ja) 2010-10-06
US20060044735A1 (en) 2006-03-02

Similar Documents

Publication Publication Date Title
KR100773461B1 (ko) 반도체장치용 패키지기판, 및 반도체장치
US9484224B2 (en) Method of fabricating a circuit board structure
US7624501B2 (en) Method of manufacturing multilayer wiring board
US7821795B2 (en) Multilayer wiring board
US7053475B2 (en) Semiconductor device and manufacturing method therefor
US8119924B2 (en) Wiring board, packaging board and electronic device
US7365416B2 (en) Multi-level semiconductor module and method for fabricating the same
US5382757A (en) Multilayer printed wiring board and process for manufacturing the same
TWI389608B (zh) 嵌入有組件之配線基板及其製造方法
US7843059B2 (en) Electronic parts packaging structure
US8143531B2 (en) Electronic component mounting package
US7839649B2 (en) Circuit board structure having embedded semiconductor element and fabrication method thereof
US20020001937A1 (en) Semiconductor package board using a metal base
KR100605349B1 (ko) 반도체 장치 및 그 제조 방법
US20080145975A1 (en) Method for fabricating circuit board structure with embedded semiconductor chip
US20080116562A1 (en) Carrier structure for semiconductor chip and method for manufacturing the same
US20040256715A1 (en) Wiring board, semiconductor device and process of fabricating wiring board
US7884465B2 (en) Semiconductor package with passive elements embedded within a semiconductor chip
US20240096836A1 (en) Chip high-density interconnection package structure and manufacturing method thereof
JP2005340355A (ja) 配線基板
CN219457615U (zh) 半导体封装件
JP2004228446A (ja) プリント基板
TW202339135A (zh) 半導體封裝
CN115206923A (zh) 封装载板及其制作方法
CN111696950A (zh) 具有部分凹进电容器的封装衬底

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20121002

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20131001

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20141007

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20151002

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160929

Year of fee payment: 10