KR100719376B1 - 실장 불량을 줄일 수 있는 패드 구조체를 구비하는 반도체장치 - Google Patents

실장 불량을 줄일 수 있는 패드 구조체를 구비하는 반도체장치 Download PDF

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Abstract

실장 불량을 줄일 수 있는 패드 구조체를 구비하는 반도체 장치가 제공된다. 이 반도체 장치는 칩을 구성하는 미세 전자 소자들이 형성된 반도체기판, 반도체기판 상에 배치되어 미세 전자 소자들에 전기적으로 접속하는 제 1 배선들, 제 1 배선들에 접속하면서 칩의 테두리 상부에 배치되는 패드들 및 패드들의 일부와 접속하는 제 2 배선들을 구비하면서 반도체기판의 상부에 배치되는 배선 기판을 포함한다. 이때, 패드들 사이의 최대 간격은 상기 칩의 일 변의 길이의 절반보다 작고, 칩과 배선 기판 사이의 간격이 테두리 전체에 걸쳐 실질적으로 같아지도록, 패드들의 상부면의 높이는 실질적으로 동일하다.

Description

실장 불량을 줄일 수 있는 패드 구조체를 구비하는 반도체 장치{Semiconductor Device Having Pad Structure Capable Of Reducing Failures Of Mounting Process}
도 1a 및 도 1b는 종래 기술에 반도체 소자의 실장 방법을 설명하기 위한 도면들이다.
도 2a는 반도체 소자의 실장에 사용되는 본 발명의 일 실시예에 따른 반도체 칩을 설명하기 위한 평면도이다.
도 2b는 반도체 소자의 실장에 사용되는 본 발명의 일 실시예에 따른 반도체 칩의 패드 구조체를 설명하기 위한 평면도이다.
도 3a 내지 도 3c는 본 발명의 실시예들에 따른 패드 및 배선 구조를 설명하기 위한 공정 단면도들이다.
도 4는 반도체 소자의 실장에 사용되는 본 발명의 일 실시예에 따른 배선 기판의 구조를 설명하기 위한 평면도이다.
도 5a 내지 도 7a는 반도체 소자의 실장에 사용되는 본 발명의 다른 실시예들에 따른 반도체 칩들을 설명하기 위한 평면도들이다.
도 5b 내지 도 7b는 반도체 소자의 실장에 사용되는 본 발명의 다른 실시예들에 따른 반도체 칩의 패드 구조체들을 설명하기 위한 평면도들이다.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 자세하게는 실장의 불량을 줄일 수 있는 패드 구조체를 구비하는 반도체 장치에 관한 것이다.
실장기술(Mounting Technology)은 기판 위에 반도체 소자를 부착하는 기술로서, 가전기기, 컴퓨터, 통신기기, 군사장비, 우주항공부품 등 거의 모든 전자 제품에 사용되고 있는 반도체 분야의 핵심기술이다. 종래에 사용되던 표면실장기술에는 패키지 상태의 반도체 소자를 기판에 부착하는 POB 기술(Package On Board) 및 칩 상태의 반도체 소자를 기판에 부착하는 COB기술(CP On Board) 등이 있다.
하지만, 최근 휴대 전화, 디지털 카메라, 개인 정보 단말기(personal digital assistance; PDA) 및 박막 트랜지스터 액정 표시 장치(thin film transistor liquid crystal display; TFT LCD) 등과 같은 전자 기기들이 널리 사용됨에 따라, 전자 기기들의 소형화, 경량화, 박형화 추세에 부응할 수 있는 실장 기술이 요구되고 있다. 이러한 기술적 요구를 충족시키기 위해, 최근에는 탭(Tape automated bonding; TAB) 방식의 테이프 배선 기판이 반도체 소자의 실장에 이용되고 있다.
도 1a 및 도 1b는 종래 기술에 반도체 소자의 실장 방법을 설명하기 위한 도면들로서, 도 1a는 이 기술에서 사용되는 반도체 칩의 패드 배치를 보여주는 평면도이고, 도 1b는 이 기술에서 사용되는 테이프 배선 기판의 구조를 보여주는 평면 도이다.
도 1a을 참조하면, 종래 기술에서 사용되는 반도체 칩(CP)은 복수개의 집적회로 영역들(ICR1~ICR5)을 구비한다. 상기 집적회로 영역들(ICR1~ICR5)에는 트랜지스터들을 포함하는 미세 전자 소자들이 배치되며, 이들 미세 전자 소자들은 상기 반도체 칩(CP)의 고유한 기능을 구현하도록 구성된 배선 구조체에 의해 서로 연결된다. 상기 배선 구조체는 상기 미세 전자 소자들은 연결하는 제 1 배선들(11) 및 상기 제 1 배선들(11)과 외부 전자 기기를 연결하는 제 2 배선들(12)로 구분될 수 있다. 이때, 상기 제 1 배선들(11)과 상기 제 2 배선들(12)은 서로 다른 층에 배치되며, 소정 영역에서 이들은 비아 플러그들에 의해 연결된다.
종래 기술에 따르면, 상기 제 1 배선들(11)은 상기 반도체 칩(CP)의 테두리에 배치되는 링(ring) 형태의 전원 라인 및 접지 라인을 포함한다. 상기 전원 라인 및 접지 라인은 각각, 도시한 것처럼, 상기 비아 플러그들을 통해 상기 제 2 배선들(12)에 연결된다(50).
한편, 상기 제 2 배선들(12)의 일단 상부에는 상기 외부 전자 기기와의 전기적 연결을 위한 패드들(20)이 배치된다. 종래 기술에 따르면, 상기 반도체 칩(CP)의 면적을 효율적으로 이용하고 상기 전기적 연결의 편의를 위해, 상기 패드들(20)은 상기 반도체 칩(CP)의 마주보는 두 변들(S1, S2)의 가장자리 상부에 배치된다. 그 결과, 종래 기술에 따른 반도체 소자는 상기 패드들(20)이 배치되지 않는 두 변들(S3, S4)을 갖는다.
도 1b를 참조하면, 종래 기술에서 사용되는 테이프 배선 기판(60)은 상술한 반도체 칩의 패드 배치에 대응되는 구조를 갖는다. 보다 구체적으로, 상기 테이프 배선 기판(60)은 서로 분리된 복수개의 제 3 배선들(70) 및 상기 제 3 배선들(70)을 구조적으로 지지하면서 이들 각각을 전기적으로 절연시키는 절연성 구조체(80)를 포함한다. 이때, 상기 제 3 배선들(70)은 외부 전자기기와 연결되는 외부 연결부(61), 상기 패드들(20)에 연결되는 내부 연결부(62) 및 상기 외부 연결부(61)와 상기 내부 연결부(62)를 연결하는 중간 연결부(63)로 구분될 수 있다. 한편, 상기 패드들(20)은 상술한 것처럼 상기 반도체 칩(CP)의 마주보는 두 변들(S1, S2) 상에 배치되기 때문에, 이에 대응하여 형성되는 상기 테이프 배선 기판(60)은 'Y'자 형태의 열린 모양(open shape)을 갖는다.
한편, 상기 테이프 배선 기판(60)과 상기 반도체 칩(CP)의 전기적 연결은 상기 패드들(20)을 용융/압착시키는 단계를 포함한다. 이를 위해, 상기 패드들(20)은 한국 출원 번호 10-2001-0001308호에 개시된 것과 같이, 상기 반도체 칩(CP)의 상부면으로부터 돌출된 솔더 범프 구조를 갖는다. 결과적으로, 상기 테이프 배선 기판(60)과 상기 반도체 칩(CP) 사이의 간격은 상기 패드(20)의 높이에 의해 결정된다. 이때, 상기 패드들(20)과 상기 제 3 배선들(70)의 연결을 위해, 상기 절연성 구조체(80)는 상기 패드들(20)의 위치에 대응되는 영역들에서 상기 제 3 배선(70)의 하부면을 노출시키는 개구부들(90)을 갖는다.
상술한 것처럼, 상기 패드들(20)은 상기 반도체 칩(CP)의 테두리 전체에 형성되지 않기 때문에, 상기 압착시키는 단계에서 상기 반도체 칩(CP)에 인가되는 압력은 위치에 따라 다르며, 특히 상기 패드들(20)에 집중된다. 이러한 압력의 집중 및 불균일은 실장 공정의 불량을 야기하는 스트레스로 작용한다. 또한, 상기 테이프 배선 기판(60)은 상술한 것처럼 상기 패드들(20)의 배치에 대응하여 'Y'자 모양을 갖기 때문에, 상기 압착 단계에서 상기 테이프 배선 기판(60)과 상기 반도체 칩(CP) 사이의 간격이 일정하게 유지되기 어려운 문제를 갖는다. 이러한 문제는 압착 공정에서의 스크래치, 압착 마아진의 확보의 어려움 및 실장 불량 등을 초래한다는 점에서 개선되어야 한다.
본 발명이 이루고자 하는 기술적 과제는 압력의 집중에 따른 압착 스트레스를 감소시킬 수 있는 패드 구조를 갖는 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 배선 기판과 반도체 칩 사이의 간격을 일정하게 유지할 수 있는 패드 구조를 갖는 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 노이즈를 감소시킬 수 있는 패드 구조 및 배선 구조를 갖는 반도체 장치를 제공하는 데 있다.
상기 기술적 과제들을 달성하기 위하여, 본 발명은 배선 기판에 접속하지 않지만 배선 기판에 접속하는 패드들과 같은 구조를 갖는 보조 패드들을 구비하는 반도체 장치를 제공한다. 이 반도체 장치는 칩을 구성하는 미세 전자 소자들이 형성된 반도체기판, 상기 반도체기판 상에 배치되어 상기 미세 전자 소자들에 전기적으로 접속하는 제 1 배선들, 상기 제 1 배선들에 접속하면서 상기 칩의 테두리 상부 에 배치되는 패드들 및 상기 패드들의 일부와 접속하는 제 2 배선들을 구비하면서 상기 반도체기판의 상부에 배치되는 배선 기판을 포함한다. 이때, 상기 패드들 사이의 최대 간격은 상기 칩의 일변의 길이의 절반보다 작고, 상기 패드들의 상부면의 높이는 실질적으로 동일하다.
본 발명에 따르면, 상기 칩은 서로 마주보는 제 1 및 제 2 변들 및 이들에 수직하면서 서로 마주보는 제 3 및 제 4 변들을 갖고, 상기 제 1 배선들은 상기 미세 전자 소자들에 신호 전압, 전원 전압 및 접지 전압을 각각 공급하는 복수개의 신호 라인들, 전원 라인 및 접지 라인을 구비할 수 있다. 이때, 상기 신호 라인들은 상기 칩의 제 1 및 제 2 변들 상에 배치되는 단부(end portion)을 갖고, 상기 전원 라인 및 접지 라인은 각각 상기 칩의 제 1 내지 제 4 변들을 따라 형성되는 사각의 링 형태들일 수 있다.
상기 패드들은 상기 신호 라인들 각각의 단부 상에 적어도 한 개씩 배치되는 신호 패드들 및 상기 전원 라인 또는 상기 접지 라인 상에 배치되는 적어도 한 개의 보조 패드들을 포함할 수 있다. 이때, 상기 신호 패드들은 상기 제 2 배선들에 전기적으로 접속되고, 상기 보조 패드들은 소정의 절연막에 의해 상기 제 2 배선들로부터 절연된다.
또한, 상기 보조 패드들은 상기 칩의 제 3 및 제 4 변들에 배치되며 상기 신호 패드들과 실질적으로 동일한 두께로 형성될 수 있다. 그 결과, 상기 칩의 제 3 및 제 4 변들과 상기 배선 기판 사이의 간격은 상기 칩의 제 1 및 제 2 변들과 상기 배선 기판 사이의 간격과 실질적으로 같아질 수 있다.
본 발명에 따르면, 상기 배선 기판은 상기 칩의 테두리를 따라 배치되어, 상기 신호 패드들 및 상기 보조 패드들에 물리적으로 접촉한다. 또한, 상기 패드들은 상기 칩의 상부면으로부터 돌출된 솔더 범프일 수 있다. 이때, 상기 솔더 범프의 상부면 높이는 실질적으로 동일하다.
본 발명의 다른 실시예들에 따르면, 상기 패드들은 상기 신호 라인들 각각의 단부 상에 적어도 한 개씩 배치되는 신호 패드들 및 상기 칩의 제 3 및 제 4 변들에서 상기 제 1 배선들 중의 적어도 하나의 상부에 배치되는 적어도 한 개의 보조 패드들을 구비할 수 있다. 이때, 상기 신호 패드들은 상기 제 2 배선들에 전기적으로 접속되고, 상기 보조 패드들은 소정의 절연막에 의해 상기 제 2 배선들로부터 절연된다. 이에 더하여, 상기 보조 패드들은 상기 칩의 제 3 및 제 4 변들에 배치되며 상기 신호 패드들과 실질적으로 동일한 두께로 형성될 수 있다. 그 결과, 상기 칩의 제 3 및 제 4 변들과 상기 배선 기판 사이의 간격은 상기 칩의 제 1 및 제 2 변들과 상기 배선 기판 사이의 간격과 실질적으로 같아질 수 있다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
도 2a 및 도 2b는 반도체 소자의 실장에 사용되는 본 발명의 일 실시예에 따른 반도체 칩의 패드 구조체를 설명하기 위한 평면도이다. 이때, 도 2b는 상기 패드 구조체를 보다 상세하게 설명하기 위해 도 2a에 도시된 영역 99를 확대한 평면도이다. 또한, 도 3a 내지 도 3c는 본 발명의 실시예들에 따른 패드 및 배선 구조를 설명하기 위한 공정 단면도들로서, 그 각각은 도 2b의 점선들 I-I', II-II' 및 III-III'을 따라 보여지는 단면을 도시한다.
도 2a, 도 2b 및 도 3a 내지 도 3c를 참조하면, 본 발명의 일 실시예에 따른 반도체 칩(CP)은 복수개의 집적회로 영역들(401~405)을 구비한다. 상기 집적회로 영역들(401~405)에는 트랜지스터들을 포함하는 미세 전자 소자들이 배치되며, 이들 미세 전자 소자들은 상기 반도체 칩(CP)의 고유한 기능을 구현하도록 구성된 배선 구조체에 의해 서로 연결된다.
상기 배선 구조체는 상기 미세 전자 소자들은 연결하는 제 1 배선들(110) 및 상기 제 1 배선들(110)과 외부 전자 기기를 연결하는 제 2 배선들(140)로 구분될 수 있다. 이때, 상기 제 1 배선들(110)과 상기 제 2 배선들(140)은 서로 다른 층들에 배치되며, 소정 영역에서 이들은 비아 플러그들(130)에 의해 연결된다. 상기 제 1 및 제 2 배선들(110, 140)은 알루미늄, 구리, 텅스텐, 탄탈륨 질화막 및 티타늄 질화막 등을 포함하는 금속성 물질들 중의 적어도 한가지로 이루어질 수 있다.
보다 구체적으로, 상기 제 1 배선들(110)은 상기 미세 전자 소자들이 형성된 반도체기판(100) 상에 배치되고, 상기 제 2 배선들(140)은 상기 제 1 배선들(110)이 형성된 결과물 상에 배치되며, 상기 제 1 배선들(110)과 상기 제 2 배선들(140) 사이에는 층간절연막(120)이 개재된다. 따라서, 상기 제 2 배선들(140)과 상기 제 1 배선들(110)은 전기적 연결없이 서로 교차할 수 있다. 상기 제 1 배선들(110)과 상기 제 2 배선들(140)은 소정의 영역에서 상기 층간절연막(120)을 관통하는 비아 플러그(130)에 의해 서로 연결된다. 예를 들면, 도 2b에 도시한 것처럼, 상기 제 2 배선들(140)을 구성하는 전원 라인(power line; PL) 및 접지 라인(ground line; GL)은 상기 비아 플러그들(130)을 통해 독립된 제 1 배선들(110)에 각각 연결된다.
이 실시예에 따르면, 상기 전원 라인(PL) 및 접지 라인(GL)은 상기 미세 전자 소자들에 전원 전압 및 접지 전압을 각각 공급하며, 도 2a에 도시된 것처럼, 이들은 상기 반도체 칩(CP)의 테두리를 따라 배치된 사각의 링 형태일 수 있다. 이에 더하여, 상기 제 2 배선들(140)은 상기 미세 전자 소자들에 신호 전압을 인가하는 복수개의 신호 라인들을 더 포함할 수 있다.
한편, 상기 제 2 배선들(140)(보다 구체적으로는, 상기 신호 라인들)의 일단 상부에는 상기 외부 전자 기기와의 전기적 연결을 위한 패드들이 배치된다. 본 발명에 따르면, 상기 패드들은 전기적 연결을 위한 신호 패드들(200S) 및 종래 기술에서 언급한 압착 스트레스의 완화를 위한 보조 패드들(200A)로 구분될 수 있다. 종래 기술에서와 유사하게, 상기 반도체 칩(CP)의 면적을 효율적으로 이용하고 상기 전기적 연결의 편의를 위해, 상기 신호 패드들(200S)은 상기 반도체 칩(CP)의 마주보는 두 변들(S1, S2)의 상부에 배치되며, 다른 두변들(S3, S4)에는 배치되지 않는다. 상기 보조 패드들(200A)은 상기 신호 패드들(200S)이 배치되지 않는 두 변들(S3, S4)에 배치되어, 압착 공정에서 인가되는 압력을 분산시킨다. 결과적으로, 평면적 배치에 있어서, 본 발명에 따른 반도체 소자의 패드들은 종래 기술에서와 달리 상기 반도체 칩(CP)의 테두리를 따라 네 변들(S1~ S4) 모두에 배치된다.
상기 전원 라인(PL)이 상기 반도체 칩(CP)의 테두리를 따라 배치된다는 점을 고려할 때, 상기 보조 패드들(200A)은 도시한 것처럼 상기 전원 라인(PL) 상에 형성될 수 있다. 이 경우, 상기 보조 패드들(200A)은 상기 전원 라인(PL)의 유효 두께를 증가시키기 때문에, 상기 전원 라인(PL)의 저항을 감소시키는 효과 및 이에 따른 RC 지연의 개선 및 노이즈 감소의 효과를 가져온다.
본 발명의 다른 실시예들에 따르면, 상기 보조 패드들(200A)의 배치 및 모양은 도 5a 내지 도 7a 및 도 5b 내지 도 7b에 도시된 것처럼 다양하게 변형될 수 있다. (이때, 도 5a 내지 도 7a는 반도체 소자의 실장에 사용되는 본 발명의 다른 실시예들에 따른 반도체 칩의 패드 구조체들을 설명하기 위한 평면도들이고, 도 5b 내지 도 7b는 상기 패드 구조체를 보다 상세하게 설명하기 위해 도 5a 내지 도 7a에 각각 도시된 영역 99를 확대한 평면도들이다.) 예를 들면, 도 5a 및 도 5b에 도시된 것처럼, 상기 보조 패드들(200A)은 상기 접지 라인(GL) 상에 배치되거나, 도 6a 및 도 6b에 도시된 것처럼, 상기 전원 라인(PL) 및 상기 접지 라인(GL) 상에 배치될 수도 있다. 이에 더하여, 상기 보조 패드들(200A)의 평면적 모양은 다양하게 변형될 수 있다. 예를 들면, 도 7a 및 도 7b에 도시된 것처럼, 상기 보조 패드들(200A)은 장축의 길이(W)와 단축의 길이(L)가 서로 다른 장방형의 모양을 가질 수 있다.
한편, 상기 보조 패드들(200A)은 압착 스트레스의 완화를 위해 형성된다는 점에서 그 상부에 배치되는 배선 기판(도 4의 500 참조)과 전기적으로 연결되지 않는다. 따라서, 본 발명에 따른 보조 패드들(200A)이 상기 전원 라인(PL) 및 접지 라인(GL) 상에 배치되도록 한정될 이유는 없다. 즉, 상기 반도체 칩(CP)의 테두리에는 상기 전원 라인(PL) 및 접지 라인(GL) 이외의 다른 제 2 배선들(140)이 배치될 수도 있으며, 상기 보조 패드들(200A)은 이러한 다른 제 2 배선들(140) 상에 배치될 수도 있다. 이 경우에도, 상기 보조 패드들(200A)이 상기 배선 기판과 전기적으로 연결되지 않음을 고려할 때, 상기 보조 패드들(200A)에 의한 압착 스트레스의 완화 및 노이즈 감소의 효과는 동일하게 얻어질 수 있음은 자명하다. 이런 점에서, 상기 보조 패드들(200A)의 배치 및 모양은 설계자의 필요에 따라 다양하게 변형될 수 있다.
본 발명에 따르면, 상기 패드들(200S, 200A) 사이의 최대 간격은 상기 반도 체 칩(SP)의 일변의 길이의 절반보다 작으며, 상기 신호 패드들(200S) 사이의 최대 간격의 세배보다 작은 것이 바람직하다.
수직적인 구조에 있어서, 상기 패드들(200S, 200A)은 상기 반도체 칩(CP)의 상부면으로부터 돌출된 솔더 범프 구조를 갖는다. (이러한 솔더 범프 구조에 대한 상세한 설명은 상술한 것처럼 한국 출원 번호 10-2001-0001308호에 개시되었다.) 보다 구체적으로는, 상기 패드들(200S, 200A)은 상기 제 2 배선들(140)의 상부를 덮는 보호막(150) 상에 형성된다. 이때, 상기 보호막(150)은 상기 제 2 배선들(140)의 상부면을 노출시키는 개구부들을 갖고, 상기 패드들(200S, 200A)은 상기 개구부들을 통해 상기 제 2 배선들(140)에 접속한다.
도 4는 반도체 소자의 실장에 사용되는 본 발명에 따른 배선 기판의 구조를 설명하기 위한 평면도이다.
도 4를 참조하면, 본 발명에 따른 테이프 배선 기판(500)은 상술한 반도체 칩(CP)의 패드 배치에 대응되는 구조를 갖는다. 보다 구체적으로, 상기 테이프 배선 기판(500)은 복수개의 분리된 제 3 배선들(510) 및 상기 제 3 배선들(510)을 구조적으로 지지하면서 이들 각각을 전기적으로 절연시키는 절연성 구조체(520)를 포함한다.
이때, 상기 테이프 배선 기판(500)은 외부 연결부(501), 내부 연결부(502), 제 1 중간 연결부(503) 및 제 2 중간 연결부(504)로 구분될 수 있다. 상기 외부 연결부(501)에는 외부 전자기기와 연결되는 상기 제 3 배선들(510)이 배치되고, 상기 내부 연결부(502)에는 상기 신호 패드들(200S)과 접속하도록 구성된 상기 제 3 배 선들(510)이 배치된다. 상기 신호 패드들(200S)과 상기 제 3 배선들(510)의 연결을 위해, 상기 절연성 구조체(520)는 상기 신호 패드들(200S)의 위치에 대응되는 영역들에서 상기 제 3 배선(510)의 하부면을 노출시키는 개구부들(530)을 갖는다. 결과적으로, 상기 개구부들(530)은 상기 내부 연결부(502) 내에 형성된다. 상기 제 1 중간 연결부(503)에는 상기 외부 연결부(501)와 상기 내부 연결부(502)를 연결하는 상기 제 3 배선들(510)이 배치되고, 상기 제 2 중간 연결부(504)는 상기 내부 연결부들(502)을 연결한다.
한편, 본 발명의 실시예들에 따르면, 상기 테이프 배선 기판(500)은 상기 반도체 칩(CP)의 테두리를 따라 배치된다. 그 결과, 상기 테이프 배선 기판(500)을 상기 반도체 칩(CP)에 부착하는 압착 단계에서, 상기 반도체 칩(CP)의 테두리에는 균일한 압력이 인가된다. 특히, 상술한 것처럼, 상기 보조 패드들(200A)에 의해, 상기 압착 공정에서 인가되는 압력은 분산되기 때문에, 종래 기술에서와 같은 압착 스트레스는 경감될 수 있다.
이에 더하여, 상기 보조 패드들(200A)은 상기 신호 패드들(200S)과 실질적으로 동일한 구조로 형성될 수 있다. 예를 들면, 상기 보조 패드들(200A) 및 상기 신호 패드들(200S)은 실질적으로 동일한 두께로 형성될 수 있다. (이때, '실질적으로 동일하다'는 것은 제조 공정에서 발생할 수 있는 공정 오차의 범위 내에서 동일하다는 것을 의미한다.) 이 경우, 상기 테이프 배선 기판(500)과 상기 반도체 칩(CP) 사이의 간격은 상기 반도체 칩(CP)의 테두리에서 일정하게 유지된다. 그 결과, 종래 기술에서 발생하는 스크래치, 압착 마아진의 확보의 어려움 및 실장 불량 등과 같은 기술적 문제들은 예방될 수 있다.
본 발명에 따르면, 반도체 칩과 배선 기판 사이의 간격을 유지시키는 보조 패드들이 반도체 칩의 테두리에 배치된다. 이에 따라, 상기 압착 공정에서 인가되는 압력은 분산되기 때문에, 종래 기술에서와 같은 압착 스트레스는 경감될 수 있다. 그 결과, 스크래치, 압착 마아진의 확보의 어려움 및 실장 불량 등과 같은 기술적 문제들은 최소화될 수 있다.
이에 더하여, 금속성 재질로 형성되는 보조 패드들에 의해, 반도체 칩을 구성하는 배선들의 유효 두께가 증가하기 때문에, 상기 배선들의 저항을 감소시킬 수 있다. 이러한 배선의 저항 감소는 반도체 칩의 RC 지연 및 노이즈 특성 등을 개선하는데 기여한다.

Claims (8)

  1. 칩을 구성하는 미세 전자 소자들이 형성된 반도체기판;
    상기 반도체기판 상에 배치되어, 상기 미세 전자 소자들에 전기적으로 접속하는 제 1 배선들;
    상기 제 1 배선들에 접속하면서 상기 칩의 테두리 상부에 배치되는 패드들; 및
    상기 패드들의 일부와 접속하는 제 2 배선들을 구비하면서, 상기 반도체기판의 상부에 배치되는 배선 기판을 포함하되,
    상기 패드들 사이의 최대 간격은 상기 칩의 일변의 길이의 절반보다 작고, 상기 패드들의 상부면의 높이는 실질적으로 동일한 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 칩은 서로 마주보는 제 1 및 제 2 변들 및 이들에 수직하면서 서로 마주보는 제 3 및 제 4 변들을 갖고,
    상기 제 1 배선들은 상기 미세 전자 소자들에 신호 전압, 전원 전압 및 접지 전압을 각각 공급하는 복수개의 신호 라인들, 전원 라인 및 접지 라인을 구비하되,
    상기 신호 라인들은 상기 칩의 제 1 및 제 2 변들 상에 배치되는 단부(end portion)을 갖고,
    상기 전원 라인 및 접지 라인은 각각 상기 칩의 제 1 내지 제 4 변들을 따라 형성되는 링 형태들인 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 패드들은
    상기 신호 라인들 각각의 단부 상에 적어도 한 개씩 배치되는 신호 패드들; 및
    상기 전원 라인 또는 상기 접지 라인 상에 배치되는 적어도 한 개의 보조 패드들을 구비하되,
    상기 신호 패드들은 상기 제 2 배선들에 전기적으로 접속되고,
    상기 보조 패드들은 소정의 절연막에 의해 상기 제 2 배선들로부터 절연되는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 보조 패드들은 상기 칩의 제 3 및 제 4 변들에 배치되며 상기 신호 패드들과 실질적으로 동일한 두께로 형성됨으로써, 상기 칩의 제 3 및 제 4 변들과 상기 배선 기판 사이의 간격이 상기 칩의 제 1 및 제 2 변들과 상기 배선 기판 사이의 간격과 실질적으로 같아지도록 만드는 것을 특징으로 하는 반도체 장치.
  5. 제 3 항에 있어서,
    상기 배선 기판은 상기 칩의 테두리를 따라 배치되어, 상기 신호 패드들 및 상기 보조 패드들에 물리적으로 접촉하는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 패드들은 상기 칩의 상부면으로부터 돌출된 솔더 범프이되, 상기 솔더 범프의 상부면 높이는 실질적으로 동일한 것을 특징으로 하는 반도체 장치.
  7. 제 2 항에 있어서,
    상기 패드들은
    상기 신호 라인들 각각의 단부 상에 적어도 한 개씩 배치되는 신호 패드들; 및
    상기 칩의 제 3 및 제 4 변들에서, 상기 제 1 배선들 중의 적어도 하나의 상부에 배치되는 적어도 한 개의 보조 패드들을 구비하되,
    상기 신호 패드들은 상기 제 2 배선들에 전기적으로 접속되고,
    상기 보조 패드들은 소정의 절연막에 의해 상기 제 2 배선들로부터 절연되는 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 보조 패드들은 상기 칩의 제 3 및 제 4 변들에 배치되며 상기 신호 패드들과 실질적으로 동일한 두께로 형성됨으로써, 상기 칩의 제 3 및 제 4 변들과 상기 배선 기판 사이의 간격이 상기 칩의 제 1 및 제 2 변들과 상기 배선 기판 사이의 간격과 실질적으로 같아지도록 만드는 것을 특징으로 하는 반도체 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170040726A (ko) * 2015-10-02 2017-04-13 삼성전자주식회사 복수의 패드들을 포함하는 반도체 칩

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7838395B2 (en) 2007-12-06 2010-11-23 Stats Chippac, Ltd. Semiconductor wafer level interconnect package utilizing conductive ring and pad for separate voltage supplies and method of making the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4974053A (en) * 1988-10-06 1990-11-27 Mitsubishi Denki Kabushiki Kaisha Semiconductor device for multiple packaging configurations
JP2001308141A (ja) * 2000-02-18 2001-11-02 Sony Corp 電子回路装置の製造方法
KR20040030265A (ko) * 2002-08-26 2004-04-09 하이맥스 테크놀로지스, 인코포레이티드 칩 패키지
JP2005158807A (ja) * 2003-11-20 2005-06-16 Sharp Corp 超音波フリップチップ接続構造および接続方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3349058B2 (ja) * 1997-03-21 2002-11-20 ローム株式会社 複数のｉｃチップを備えた半導体装置の構造
JP2000100814A (ja) * 1998-09-18 2000-04-07 Hitachi Ltd 半導体装置
US6198635B1 (en) * 1999-05-18 2001-03-06 Vsli Technology, Inc. Interconnect layout pattern for integrated circuit packages and the like
US6483190B1 (en) * 1999-10-20 2002-11-19 Fujitsu Limited Semiconductor chip element, semiconductor chip element mounting structure, semiconductor chip element mounting device and mounting method
US6870273B2 (en) * 2002-04-29 2005-03-22 Pmc-Sierra, Inc. High speed I/O pad and pad/cell interconnection for flip chips
JP3657246B2 (ja) * 2002-07-29 2005-06-08 Ｎｅｃエレクトロニクス株式会社 半導体装置
JP4559163B2 (ja) * 2004-08-31 2010-10-06 ルネサスエレクトロニクス株式会社 半導体装置用パッケージ基板およびその製造方法と半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4974053A (en) * 1988-10-06 1990-11-27 Mitsubishi Denki Kabushiki Kaisha Semiconductor device for multiple packaging configurations
JP2001308141A (ja) * 2000-02-18 2001-11-02 Sony Corp 電子回路装置の製造方法
KR20040030265A (ko) * 2002-08-26 2004-04-09 하이맥스 테크놀로지스, 인코포레이티드 칩 패키지
JP2005158807A (ja) * 2003-11-20 2005-06-16 Sharp Corp 超音波フリップチップ接続構造および接続方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170040726A (ko) * 2015-10-02 2017-04-13 삼성전자주식회사 복수의 패드들을 포함하는 반도체 칩
KR102457807B1 (ko) * 2015-10-02 2022-10-25 삼성전자주식회사 복수의 패드들을 포함하는 반도체 칩

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