KR20170040726A - 복수의 패드들을 포함하는 반도체 칩 - Google Patents
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Abstract
본 발명의 실시 예에 따른 복수의 입출력 유닛들을 포함하는 반도체 칩은 복수의 추가 패드들 및 복수의 패드들을 포함할 수 있다. 복수의 추가 패드들은 반도체 칩의 표면상에 제 1 행 또는 제 2 행을 따라 배치될 수 있으며, 복수의 패드들은 반도체 칩의 표면상에 따라 배치될 수 있다. 복수의 추가 패드들은 접지 전압이 입력되는 제 1 추가 패드 또는 전원 전압이 입력되는 제 2 추가 패드를 포함할 수 있고, 복수의 패드들은 접지 전압이 입력되는 제 1 패드, 전원 전압이 입력되는 제 2 패드, 또는 신호가 입력되거나 출력되는 제 3 패드를 포함할 수 있다. 제 1 추가 패드 또는 제 2 추가 패드는 복수의 입출력 유닛들 중 제 3 패드가 배치되는 입출력 유닛 상에 배치될 수 있다.
Description
본 발명은 반도체 칩에 관한 것으로, 좀 더 상세하게는, 플립칩 방식에 의해 실장되는 반도체 칩의 패드들의 배치에 관한 것이다.
일반적으로 반도체 칩은 와이어 본딩 방식에 의하거나 또는 플립칩 방식에 의해 패키지 기판에 실장될 수 있다. 반도체 칩이 플립칩 방식에 의해 실장되는 경우, 반도체 칩은 전력을 공급받거나 또는 신호를 송수신하기 위한 복수의 패드들을 구비할 수 있다. 이러한 패드들은 반도체 칩 상에 배치될 수 있다.
다만, 신호를 송수신하는 과정에서 신호의 SSN (simultaneous switching noise)이 증가하는 것을 방지하기 위해 반도체 칩에 전력을 충분히 공급하는 것은 매우 중요하다. 그러나, 반도체 칩에 전력을 충분히 공급하기 위해 전력이 공급되는 패드의 수를 증가시킨다면, 이는 칩 사이즈의 증가를 초래할 수 있다. 반면, 전력이 공급되는 패드의 수를 감소시킨다면, 이는 SSN의 증가를 초래할 수 있다. 따라서, 반도체 칩의 사이즈를 증가시키지 않고도 반도체 칩에 충분한 전력을 공급할 수 있도록 패드들을 효율적으로 배치하는 것은 매우 중요하다.
본 발명의 기술적 사상은 안정적인 전원 공급을 가능하게 하는 반도체 칩의 패드들을 배치하는 방법을 제공한다.
본 발명의 기술적 사상은 칩 사이즈를 감소시킬 수 있는 반도체 칩의 패드들을 배치하는 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 칩은, 상기 반도체 칩의 표면상에 제 1 행 또는 제 2 행을 따라 배치되는 복수의 추가 패드들로써, 상기 복수의 추가 패드들은 접지 전압이 입력되는 제 1 추가 패드 또는 전원 전압이 입력되는 제 2 추가 패드를 포함하는 것, 그리고 상기 반도체 칩의 표면상에 배치되는 복수의 패드들로써, 상기 복수의 패드들은 상기 접지 전압이 입력되는 제 1 패드, 상기 전원 전압이 입력되는 제 2 패드, 또는 신호가 입력되거나 출력되는 제 3 패드를 포함하는 것을 포함하되, 상기 제 1 추가 패드 또는 상기 제 2 추가 패드는 상기 복수의 입출력 유닛들 중 상기 제 3 패드가 배치되는 입출력 유닛 상에 배치될 수 있다.
예를 들어, 상기 제 1 추가 패드 하단의 상기 반도체 칩 내부에 제 1 도전 링이 배치되고, 상기 제 1 추가 패드와 상기 제 1 도전 링은 전기적으로 연결될 수 있다. 그리고, 상기 제 1 패드는 상기 제 1 도전 링과 전기적으로 연결될 수 있다.
예를 들어, 상기 제 2 추가 패드 하단의 상기 반도체 칩 내부에 제 2 도전 링이 배치되고, 상기 제 2 추가 패드와 상기 제 2 도전 링은 전기적으로 연결될 수 있다. 그리고, 상기 제 2 패드는 상기 제 2 도전 링과 전기적으로 연결될 수 있다.
예를 들어, 상기 반도체 칩은, 상기 입출력 유닛들 중 제 3 패드가 배치된 입출력 유닛 하단의 상기 반도체 칩 내부에 배치되어 상기 신호를 입력받는 입출력 버퍼를 더 포함할 수 있다.
예를 들어, 상기 반도체 칩은, 제 1 도전 라인을 통하여 상기 제 1 추가 패드 또는 상기 제 1 패드와 연결되는 제 1 범프 영역, 제 2 도전 라인을 통하여 상기 제 2 추가 패드 또는 상기 제 2 패드와 연결되는 제 2 범프 영역, 그리고 제 3 도전 라인을 통하여 상기 3 패드와 연결되는 제 3 범프 영역을 더 포함할 수 있다.
예를 들어, 상기 반도체 칩은 플립칩 방식에 의해 패키지 기판에 실장될 수 있다.
본 발명의 실시 예에 따른 복수의 입출력 유닛들을 포함하는 반도체 칩은, 상기 반도체 칩의 표면상에 배치되는 복수의 패드들로써, 상기 복수의 패드들은 제 1 행을 따라 배치되고 접지 전압이 입력되는 제 1 패드, 제 2 행을 따라 배치되고 전원 전압이 입력되는 제 2 패드, 또는 제 3 행을 따라 배치되고 신호가 입력되거나 출력되는 제 3 패드를 포함하는 것, 그리고 상기 반도체 칩의 표면상에 배치되는 복수의 추가 패드들로써, 상기 복수의 추가 패드들은 상기 접지 전압이 입력되는 제 1 추가 패드 또는 상기 전원 전압이 입력되는 제 2 추가 패드를 포함하는 것을 포함하되, 상기 제 1 추가 패드는 상기 복수의 입출력 유닛들 중 상기 제 2 패드가 배치되는 입출력 유닛 상에 배치되고, 상기 제 2 추가 패드는 상기 복수의 입출력 유닛들 중 상기 제 1 패드가 배치되는 입출력 유닛 상에 배치될 수 있다.
예를 들어, 상기 제 1 패드 하단의 상기 반도체 칩 내부에 제 1 도전 링이 배치되고, 상기 제 1 패드와 상기 제 1 도전 링은 전기적으로 연결될 수 있다. 그리고, 상기 제 1 추가 패드는 상기 제 1 도전 링과 전기적으로 연결될 수 있다.
예를 들어, 상기 제 2 패드 하단의 상기 반도체 칩 내부에 제 2 도전 링이 배치되고, 상기 제 2 패드와 상기 제 2 도전 링은 전기적으로 연결될 수 있다. 그리고, 상기 제 2 추가 패드는 상기 제 2 도전 링과 전기적으로 연결될 수 있다.
예를 들어, 상기 반도체 칩은, 상기 입출력 유닛들 중 제 3 패드가 배치된 입출력 유닛 하단의 상기 반도체 칩 내부에 배치되어 상기 신호를 입력받는 입출력 버퍼를 더 포함할 수 있다.
예를 들어, 상기 반도체 칩은, 제 1 도전 라인을 통하여 상기 제 1 추가 패드 또는 상기 제 1 패드와 연결되는 제 1 범프 영역, 제 2 도전 라인을 통하여 상기 제 2 추가 패드 또는 상기 제 2 패드와 연결되는 제 2 범프 영역, 그리고 제 3 도전 라인을 통하여 상기 3 패드와 연결되는 제 3 범프 영역을 더 포함할 수 있다.
본 발명의 실시 예에 따르면, 안정적인 전원 공급을 가능하게 하는 반도체 칩의 패드들을 배치하는 방법을 제공할 수 있다.
본 발명의 실시 예에 따르면, 칩 사이즈를 감소시킬 수 있는 반도체 칩의 패드들을 배치하는 방법을 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 칩의 평면도이다.
도 2는 도 1의 확대된 영역을 간략히 보여주는 도면이다.
도 3은 본 발명의 실시 예에 따른 반도체 칩의 일부를 보여주는 평면도이다.
도 4a는 도 3의 A-A'에 따른 단면도이다.
도 4b는 도 3의 B-B'에 따른 단면도이다.
도 4c는 도 3의 C-C'에 따른 단면도이다.
도 5a는 도 3의 D-D'에 따른 단면도이다.
도 5b는 도 3의 E-E'에 따른 단면도이다.
도 5c는 도 3의 F-F'에 따른 단면도이다.
도 5d는 도 3의 G-G'에 따른 단면도이다.
도 6은 도 4a 내지 도 5d를 종합하여, 도 3의 일부를 입체적으로 보여주는 도면이다.
도 7은 본 발명의 다른 실시 예에 따른 반도체 칩의 일부를 간략히 보여주는 도면이다.
도 8은 본 발명의 실시 예에 따른 반도체 칩의 일부를 보여주는 평면도이다.
도 9a는 도 8의 A-A'에 따른 단면도이다.
도 9b는 도 8의 B-B'에 따른 단면도이다.
도 9c는 도 8의 C-C'에 따른 단면도이다.
도 10a는 도 8의 D-D'에 따른 단면도이다.
도 10b는 도 8의 E-E'에 따른 단면도이다.
도 10c는 도 8의 F-F'에 따른 단면도이다.
도 11은 도 9a 내지 도 10c를 종합하여, 도 8의 일부를 입체적으로 보여주는 도면이다.
도 12는 본 발명의 다른 실시 예에 따른 반도체 칩의 일부를 간략히 보여주는 도면이다.
도 13은 본 발명의 실시 예에 따른 반도체 칩의 일부를 보여주는 평면도이다.
도 14a는 도 13의 A-A'에 따른 단면도이다.
도 14b는 도 13의 B-B'에 따른 단면도이다.
도 14c는 도 13의 C-C'에 따른 단면도이다.
도 15a는 도 13의 D-D'에 따른 단면도이다.
도 15b는 도 13의 E-E'에 따른 단면도이다.
도 15c는 도 13의 F-F'에 따른 단면도이다.
도 16은 도 14a 내지 도 15c를 종합하여, 도 13의 일부를 입체적으로 보여주는 도면이다.
도 2는 도 1의 확대된 영역을 간략히 보여주는 도면이다.
도 3은 본 발명의 실시 예에 따른 반도체 칩의 일부를 보여주는 평면도이다.
도 4a는 도 3의 A-A'에 따른 단면도이다.
도 4b는 도 3의 B-B'에 따른 단면도이다.
도 4c는 도 3의 C-C'에 따른 단면도이다.
도 5a는 도 3의 D-D'에 따른 단면도이다.
도 5b는 도 3의 E-E'에 따른 단면도이다.
도 5c는 도 3의 F-F'에 따른 단면도이다.
도 5d는 도 3의 G-G'에 따른 단면도이다.
도 6은 도 4a 내지 도 5d를 종합하여, 도 3의 일부를 입체적으로 보여주는 도면이다.
도 7은 본 발명의 다른 실시 예에 따른 반도체 칩의 일부를 간략히 보여주는 도면이다.
도 8은 본 발명의 실시 예에 따른 반도체 칩의 일부를 보여주는 평면도이다.
도 9a는 도 8의 A-A'에 따른 단면도이다.
도 9b는 도 8의 B-B'에 따른 단면도이다.
도 9c는 도 8의 C-C'에 따른 단면도이다.
도 10a는 도 8의 D-D'에 따른 단면도이다.
도 10b는 도 8의 E-E'에 따른 단면도이다.
도 10c는 도 8의 F-F'에 따른 단면도이다.
도 11은 도 9a 내지 도 10c를 종합하여, 도 8의 일부를 입체적으로 보여주는 도면이다.
도 12는 본 발명의 다른 실시 예에 따른 반도체 칩의 일부를 간략히 보여주는 도면이다.
도 13은 본 발명의 실시 예에 따른 반도체 칩의 일부를 보여주는 평면도이다.
도 14a는 도 13의 A-A'에 따른 단면도이다.
도 14b는 도 13의 B-B'에 따른 단면도이다.
도 14c는 도 13의 C-C'에 따른 단면도이다.
도 15a는 도 13의 D-D'에 따른 단면도이다.
도 15b는 도 13의 E-E'에 따른 단면도이다.
도 15c는 도 13의 F-F'에 따른 단면도이다.
도 16은 도 14a 내지 도 15c를 종합하여, 도 13의 일부를 입체적으로 보여주는 도면이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
한 요소 또는 층이 다른 요소 또는 층에 "연결되는", "결합하는", 또는 "인접하는" 것으로 언급되는 때에는, 다른 요소 또는 층에 직접적으로(directly) 연결되거나, 결합 되거나, 또는 인접하는 것을 의미할 수 있고, 또는 다른 요소 또는 층을 사이에 두고 간접적으로(indirectly) 연결되거나, 결합 되거나, 또는 인접하는 것을 의미할 수 있다. 본 명세서에서 사용되는 "및/또는"이라는 용어는 나열된 요소들의 하나 또는 그 이상의 가능한 조합들을 포함할 것이다.
비록 "제 1", "제 2" 등의 용어가 여기서 다양한 요소를 설명하기 위해 사용될 수 있다 하더라도, 이들 요소는 이 용어들에 의해 한정되지 않는다. 이 용어들은 단지 다른 것들로부터 하나의 구성요소를 구별하기 위해 사용될 수 있다. 따라서, 본 명세서에서 사용된 제 1 구성요소, 구간, 층과 같은 용어는 본 발명의 사상을 벗어나지 않는 범위 내에서 제 2 구성요소, 구간, 층 등으로 사용될 수 있다.
본 명세서에서 설명되는 용어는 단지 특정한 실시 예를 설명하기 위한 목적으로 사용되며, 그것에 한정되지 않는다. "하나의"와 같은 용어는 달리 명백하게 지칭하지 않으면 복수의 형태를 포함하는 것으로 이해되어야 한다. "포함하는" 또는 "구성되는"과 같은 용어는 설명된 특징, 단계, 동작, 성분, 및/또는 구성요소의 존재를 명시하며, 추가적인 하나 또는 그 이상의 특징, 단계, 동작, 성분, 구성요소 및/또는 그들의 그룹의 존재를 배제하지 않는다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명할 것이다.
도 1은 본 발명의 실시 예에 따른 반도체 칩(100)의 평면도이다. 반도체 칩(100)은 플립칩 방식에 의해 패키지 기판, 또는 다른 반도체 칩 상에 실장될 수 있다. 반도체 칩(100)의 일면에는 복수의 패드들이 제공될 수 있으며, 복수의 패드들은 접지 전압이 공급되는 제 1 패드들(112), 전원 전압이 공급되는 제 2 패드들(122), 및 신호가 입력되거나 출력되는 제 3 패드들(132)을 포함할 수 있다. 예를 들어, 제 3 패드들(132)을 통하여 입출력되는 신호는 데이터 신호, 반도체 칩(100)을 제어하는 제어 신호 등일 수 있다.
제 1 패드들(112)은 제 1 도전 라인들(110)을 통하여 적어도 하나의 제 1 범프 영역(140_1)에 연결될 수 있다. 도면에는 비록 하나의 제 1 범프 영역(140_1)이 도시되었지만, 도시되지 않은 복수의 제 1 범프 영역들이 더 제공될 수 있다. 제 2 패드들(122)은 제 2 도전 라인들(120)을 통하여 적어도 하나의 제 2 범프 영역(140_2)에 연결될 수 있다. 도면에는 비록 하나의 제 2 범프 영역(140_2)이 도시되었지만, 도시되지 않은 복수의 제 2 범프 영역들이 더 제공될 수 있다. 제 3 패드들(132)은 제 3 도전 라인들(130)을 통하여 적어도 하나의 제 3 범프 영역(140_3)에 연결될 수 있다. 도면에는 비록 하나의 제 3 범프 영역(140_3)이 도시되었지만, 도시되지 않은 복수의 제 3 범프 영역들이 더 제공될 수 있다.
제 1 범프 영역(140_1)에는 제 1 범프(미도시)가 연결될 수 있다. 예를 들어, 제 1 범프(미도시)는, 반도체 칩(100)과 플립칩 방식에 의해 부착되는 다른 반도체 칩(미도시) 또는 패키지 기판(미도시)을, 반도체 칩(100)과 연결시킬 수 있다. 즉, 제 1 범프 영역(140_1)을 통하여 제공된 접지 전압은 제 1 도전 라인들(110)을 통하여 제 1 패드들(112)로 전달될 수 있다.
제 2 범프 영역(140_2)에는 제 2 범프(미도시)가 연결될 수 있다. 예를 들어, 제 2 범프(미도시)는, 반도체 칩(100)과 플립칩 방식에 의해 부착되는 다른 반도체 칩(미도시) 또는 패키지 기판(미도시)을, 반도체 칩(100)과 연결시킬 수 있다. 즉, 제 2 범프 영역(140_2)을 통하여 제공된 전원 전압은 제 2 도전 라인들(120)을 통하여 제 2 패드들(122)로 전달될 수 있다.
제 3 범프 영역(140_3)에는 제 3 범프(미도시)가 연결될 수 있다. 예를 들어, 제 3 범프(미도시)는, 반도체 칩(100)과 플립칩 방식에 의해 부착되는 다른 반도체 칩(미도시) 또는 패키지 기판(미도시)을, 반도체 칩(100)과 연결시킬 수 있다. 즉, 제 3 범프 영역(140_3)을 통하여 제공된 전원 전압은 제 3 도전 라인들(130)을 통하여 제 3 패드들(132)로 전달될 수 있다.
도면에 도시된 범프 영역들(140_1 내지 140_3)과 도전 라인들(110 내지 130)의 연결관계는 예시적인 것이며, 도면에 도시된 것과 같이 한정되지 않는다. 그리고, 본 발명의 실시 예에 따른 제 1 패드들(112) 내지 제 3 패드들(132)의 구체적인 배치 방법은 이하 도면들을 통하여 상세하게 설명하기로 한다.
도 2는 도 1의 확대된 영역을 간략히 보여주는 도면이다. 설명의 간략화를 위해, 본 도면에서 범프 영역들(140_1 내지 140_3)과 패드들(112 내지 132)을 연결하는 도전 라인들은 생략되었다. 대신에, 반도체 칩(100)의 내부에 배치되는 링 타입의 도전 링들(116 및 126)이 도시되었다.
도 2를 참조하면, 반도체 칩(100)은 복수의 입출력 유닛들을 포함할 수 있다. 예시적으로, 도면에는 13개의 입출력 유닛들이 도시되었다. 각각의 입출력 유닛은 적어도 하나의 패드를 포함할 수 있다. 예를 들어, 제 1 입출력 유닛(I/O unit_1)은 하나의 제 2 패드(122)와 하나의 제 3 패드(132)를 포함하는 것으로 도시되었다. 특히, 입출력 유닛(I/O unit)들 중 신호가 입력되거나 출력되는 제 3 패드(132)를 포함하는 입출력 유닛은, 그 하단의 반도체 칩(100) 내부에 입출력 버퍼(미도시)를 더 포함할 수 있다. 그리고, 입출력 버퍼(미도시)에는 제 1 패드들(112 및 112A)을 통하여 공급된 접지 전압과 제 2 패드들(122 및 122A)을 통하여 공급된 전원 전압이 공급되어, 신호의 SSN (simultaneous switching noise)이 증가하는 것을 방지할 수 있다.
제 1 패드들(112)은 제 2 방향(D2)에 평행인 제 3 행(Row3)을 따라 배치될 수 있다. 다만, 제 1 패드들(112) 중 일부는 제 2 방향(D2)에 평행인 제 1 행(Row1)을 따라 배치될 수 있으며, 이는 제 1 추가 패드(112A)로 도시되었다. 제 2 패드들(122)도 제 2 방향(D2)에 평행인 제 3 행(Row3)을 따라 배치될 수 있다. 다만, 제 2 패드들(122) 중 일부는 제 2 방향(D2)에 평행인 제 2 행(Row2)에 배치될 수 있으며, 이는 제 추가 2 패드(122A)로 도시되었다. 제 3 패드들(132)은 제 3 행(Row3)을 따라 배치될 수 있다.
비록 도면에는 제 1 패드(112), 제 2 패드(122), 및 제 3 패드(132)는 동일한 행에 배치되는 것으로 도시되었으나, 서로 동일한 행에 배치될 필요는 없다. 단지, 제 1 패드(112), 제 1 추가 패드(112A), 제 2 패드(122), 및 제 2 추가 패드(122A)가 각각 서로 다른 행에 배치되면 충분하다.
제 1 도전 링(116)이 제 1 행(Row1) 하단의 반도체 칩(100) 내부에 배치될 수 있다. 즉, 제 1 도전 링(116)은 제 1 행(Row1)을 따라 연장할 수 있다. 비록 도면에서는 반도체 칩(100)의 일부만이 도시되었기 때문에 제 1 도전 링(116)의 일부만이 도시되었지만, 제 1 도전 링(116)은 반도체 칩(100)의 내부에 폐곡선을 이루도록 배치될 수 있다. 제 1 도전 링(116)은 내부 배선들(미도시)을 통하여 제 1 패드(112) 및 제 1 추가 패드(112A)와 연결될 수 있다.
제 2 도전 링(126)이 제 2 행(Row2) 하단의 반도체 칩(100) 내부에 배치될 수 있다. 즉, 제 2 도전 링(126)은 제 2 행(Row2)을 따라 연장할 수 있다. 마찬가지로, 제 2 도전 링(126)의 일부만이 도시되었지만, 제 2 도전 링(126)은 반도체 칩(100)의 내부에 폐곡선을 이루도록 배치될 수 있다. 제 2 도전 링(126)은 내부 배선들(미도시)을 통하여 제 2 패드(122) 및 제 2 추가 패드(122A)와 연결될 수 있다.
본 발명의 실시 예에 따르면, 외부로부터 신호를 수신하는 제 3 패드(132)를 포함하는 입출력 유닛은 제 1 패드(112) 및/또는 제 2 패드(122)를 포함할 수 있다. 이때, 제 1 패드(112)와 제 2 패드(122)는 제 3 패드(132)와 다른 행(row)에 배치될 수 있다. 즉, 하나의 입출력 유닛에 적어도 두 개 이상의 패드들이 제공될 수 있으며, 이 경우 적어도 두 개의 패드들은 제 1 방향(D1)을 따라 배치될 수 있다. 다만, 패드들과 연결되는 두 도전 링들(116 및 126) 사이에 발생할 수 있는 쇼트를 방지하기 위해, 하나의 입출력 유닛에 배치되는 적어도 두 개의 패드들이 배치되는 방향은 제 1 방향(D1)과 정확히 일치하지 않을 수 있다. 이러한 배치 방법에 따르면, 접지 전압과 전원 전압을 공급하기 위해 별도의 입출력 유닛을 구비하는 대신에, 이미 제 3 패드(132)가 배치된 입출력 유닛에 1 추가 패드(112A) 및/또는 제 2 추가 패드(122A)가 배치될 수 있다. 그 결과, 접지 전압과 전원 전압이 공급되는 패드를 줄이지 않고도 입출력 유닛에 접지 전압과 전원 전압을 안정적으로 공급할 수 있으며, 칩 사이즈를 감소시킬 수 있다.
도 3은 본 발명의 실시 예에 따른 반도체 칩(100)의 일부를 보여주는 평면도이다. 도 4a는 도 3의 A-A'에 따른 단면도이다. 도 4b는 도 3의 B-B'에 따른 단면도이다. 도 4c는 도 3의 C-C'에 따른 단면도이다. 도 5a는 도 3의 D-D'에 따른 단면도이다. 도 5b는 도 3의 E-E'에 따른 단면도이다. 도 5c는 도 3의 F-F'에 따른 단면도이다. 도 5d는 도 3의 G-G'에 따른 단면도이다.
도 3 내지 도 5d를 참조하면, 제 1 패드들(112)은 제 1 행(Row1)을 따라 배치될 수 있다. 그리고, 제 1 추가 패드들(112A) 하부의 반도체 칩(100) 내부에 제 1 도전 링(116)이 배치될 수 있다. 제 1 추가 패드들(112A)은 제 1 추가 내부 배선들(114A)을 통해서 제 1 도전 링(116)과 연결될 수 있다. 제 1 도전 링(116)이 반도체 칩(100) 내에 배치되는 깊이는 h1일 수 있다. 이때, 도면에 도시된 바와 같이, 제 1 추가 패드들(112A)과 제 1 도전 링(116)은 최단 거리를 갖도록 연결될 수 있다. 즉, 각각의 제 1 추가 패드들(112A)이 제 1 도전 링(116)과 연결되는 길이는 h1일 수 있다.
제 2 추가 패드들(122A)은 제 2 행(Row2)을 따라 배치될 수 있다. 그리고 제 2 추가 패드들(122A) 하부의 반도체 칩(100) 내부에 제 2 도전 링(126)이 배치될 수 있다. 제 2 추가 패드들(122A)은 제 2 추가 내부 배선들(124A)을 통해서 제 2 도전 링(126)과 연결될 수 있다. 제 2 도전 링(126)이 반도체 칩(100) 내에 배치되는 깊이는 h1일 수 있다. 이때, 도면에 도시된 바와 같이, 제 2 추가 패드들(122A)과 제 2 도전 링(126)은 최단 거리를 갖도록 연결될 수 있다. 즉, 각각의 제 2 추가 패드들(122A)이 제 2 도전 링(126)과 연결되는 길이는 h2일 수 있다. 예를 들어, h1와 h2의 길이는 동일할 수 있으나, 서로 다를 수도 있다.
제 3 패드들(132)은 제 3 행(Row3)을 따라 배치될 수 있다. 제 3 내부 배선들(134)은 제 3 패드들(132)을 논리 회로(미도시)와 연결시킬 수 있으며, 제 3 패드들(132)을 통해 입력된 신호는 제 3 내부 배선들(134)을 통하여 논리 회로(미도시)로 전달될 수 있다. 비록 도면에는 제 3 내부 배선들(134)은 반도체 칩(100)을 관통하는 것으로 도시되었으나, 이는 설명의 간략화를 위한 것이며, 제 3 내부 배선들(134)은 반도체 칩(100)의 내부에 배치된 논리 회로(미도시)에 연결될 것이다.
제 1 패드(112) 및 제 2 패드(122)는 제 3 행(Row3)을 따라 배치될 수 있다. 제 1 내부 배선(114)은 제 1 패드(112)를 제 1 도전 링(116)과 연결시킬 수 있다. 다만, 제 1 내부 배선(114)과 제 2 도전 링(126) 사이에 발생할 수 있는 쇼트를 방지하기 위해, 제 1 내부 배선(114)은 도면들에 도시된 바와 같이 'U'자 형태로 배치될 수 있다. 그리고, 제 2 내부 배선(124)은 제 2 패드(122)를 제 2 도전 링(126)과 연결시킬 수 있다. 마찬가지로, 제 2 내부 배선(124)과 제 1 도전 링(116) 사이에 발생할 수 있는 쇼트를 방지하기 위해, 제 2 내부 배선(124)은 도면들에 도시된 바와 같이 'U'자 형태로 배치될 수 있다.
도 6은 도 4a 내지 도 5d를 종합하여, 도 3의 일부를 입체적으로 보여주는 도면이다.
도 6을 참조하면, 제 1 행(Row1)을 따라 제 1 추가 패드(112A)가 배치되었으며, 제 1 추가 패드(112A) 하부의 반도체 칩(100) 내부에 제 1 도전 링(116)이 배치되었음을 알 수 있다. 그리고, 제 1 추가 패드(112A)와 제 1 도전 링(116)은 최단 거리를 갖도록 제 1 추가 내부 배선(114A)에 의해 연결되었다. 그리고 제 1 패드(112)는 제 3 행(Row3)을 따라 배치되었다. 제 1 패드(112)는 'U'자 형태를 갖는 제 1 내부 배선(114)에 의해 제 1 도전 링(116)과 연결됨을 알 수 있다. 이는 제 1 도전 링(116)과 제 2 도전 링(126) 사이에 발생할 수 있는 쇼트를 방지하기 위한 것이므로, 제 1 내부 배선(114)의 형태는 'U'자에 한정되지 않으며, 쇼트를 방지할 수 있는 다양한 형태를 취할 수 있다.
그리고, 제 2 행(Row2)을 따라 제 2 추가 패드들(122A)이 배치되었으며, 제 2 추가 패드(122A) 하부의 반도체 칩(100) 내부에 제 2 도전 링(126)이 배치되었음을 알 수 있다. 그리고, 제 2 추가 패드(122A)와 제 2 도전 링(126)은 최단 거리를 갖도록 제 2 추가 내부 배선(124A)에 의해 연결되었다. 그리고 제 2 패드(122)는 제 3 행(Row3)을 따라 배치되었다. 제 2 패드(122)는 'U'자 형태를 갖는 제 2 내부 배선(124)에 의해 제 2 도전 링(126)과 연결됨을 알 수 있다. 마찬가지로, 이는 제 1 도전 링(116)과 제 2 도전 링(126) 사이에 발생할 수 있는 쇼트를 방지하기 위한 것이므로, 제 2 내부 배선(124)의 형태는 'U'자에 한정되지 않으며, 쇼트를 방지할 수 있는 다양한 형태를 취할 수 있다.
상술된 구성을 종합해 보면, 제 1 행(Row1) 및 제 3 행(Row3)에 배치된 제 1 패드(112) 및 제 1 추가 패드(112A)는 제 1 도전 링(116) 연결되고, 제 2 행(Row2) 및 제 3 행(Row3)에 배치된 제 2 패드(122) 및 제 2 추가 패드(122S)는 제 2 도전 링(126)과 연결될 수 있다. 제 1 도전 링(116)과 제 2 도전 링(126)은 반도체 칩(100) 내부에 배치된 ESD 회로(electrostatic discharge circuit, 미도시)에 연결될 수 있다. ESD 회로(미도시)는 반도체 칩(100) 내부에 배치된 논리 회로(미도시)로 연결되어, 논리 회로(미도시)에 안정적으로 전원을 공급할 수 있도록 한다. 그리고, 제 3 패드들(132)은 제 3 내부 배선들(134)에 의해 반도체 칩(100) 내부에 배치된 논리 회로(미도시)와 연결될 수 있다.
이러한 배치 방법에 따르면, 접지 전압과 전원 전압을 공급하기 위해 별도의 입출력 유닛을 구비하는 대신에, 이미 제 3 패드(132)가 배치된 입출력 유닛에 제 1 추가 패드(112A) 및/또는 제 2 추가 패드(122A)가 배치될 수 있다. 이때, 제 1 추가 패드(112A) 및/또는 제 2 추가 패드(122A)는 제 3 패드(132)가 배치된 입출력 유닛의 제 1 행(Row1) 또는 제 2 행(Row2)에 배치된다. 따라서, 접지 전압과 전원 전압을 공급하기 위한 패드들의 개수를 줄이지 않고도 접지 전압 및 전원 전압을 충분히 공급할 수 있으므로, 제 3 패드(132)를 통하여 입력되는 신호의 SSN을 감소시킬 수 있다. 뿐만 아니라, 접지 전압과 전원 전압을 공급하기 위한 별도의 입출력 유닛을 구비할 필요가 없으므로 칩 사이즈를 줄일 수 있다.
도 7은 본 발명의 다른 실시 예에 따른 반도체 칩의 일부를 간략히 보여주는 도면이다. 앞서 설명된 것과 마찬가지로, 제 1 패드들(212)을 통하여 접지 전압이 공급되고, 제 2 패드들(222)을 통하여 전원 전압이 공급되고, 제 3 패드들(232)을 통하여 신호들이 제공될 수 있다. 설명의 간략화를 위해, 본 도면에서 범프 영역들(240_1 내지 240_3)과 패드들(212 내지 232)을 연결하는 도전 라인들은 생략되었다. 대신에, 반도체 칩의 내부에 배치되는 링 타입의 도전 링들(216 및 226)이 도시되었다.
도면을 참조하면, 반도체 칩은 복수의 입출력 유닛(I/O unit)들을 포함할 수 있다. 예시적으로, 도면에는 13개의 입출력 유닛들이 도시되었다. 각각의 입출력 유닛은 적어도 하나의 패드를 포함할 수 있다. 예를 들어, 제 5 입출력 유닛(I/O unit_5)은 하나의 제 1 추가 패드(212A)와 하나의 제 2 패드(222)를 포함하는 것으로 도시되었다. 특히, 입출력 유닛(I/O unit)들 중 신호가 입력되거나 출력되는 제 3 패드(232)를 포함하는 입출력 유닛은, 그 하단의 반도체 칩 내부에 입출력 버퍼(미도시)를 더 포함할 수 있다.
제 1 패드들(212)은 제 2 방향(D2)에 평행인 제 1 행(Row1)을 따라 배치될 수 있다. 제 2 패드들(222)은 제 2 방향(D2)에 평행인 제 2 행(Row2)을 따라 배치될 수 있다. 제 3 패드들(232)은 제 2 방향(D2)에 평행인 제 3 행(Row3)을 따라 배치될 수 있다. 다만, 제 1 패드들(212) 중 일부는 제 3 패드들(232)이 배치되는 행인 제 3 행(Row3)을 따라 배치될 수 있으며, 이는 제 1 추가 패드(212A)로 도시되었다. 그러나, 제 1 추가 패드(212A)는 반드시 제 3 행(Row3)에 배치되어야 하는 것은 아니며, 제 1 추가 패드(212A)는 제 1 행(Row1)과 제 2 행(Row2)이 아닌 행에 배치되면 충분하다.
제 1 도전 링(216)이 제 1 행(Row1) 하단의 반도체 칩 내부에 배치될 수 있다. 즉, 제 1 도전 링(216)은 제 1 행(Row1)을 따라 연장할 수 있다. 비록 도면에서는 반도체 칩의 일부만이 도시되었기 때문에 제 1 도전 링(216)의 일부만이 도시되었지만, 제 1 도전 링(216)은 반도체 칩의 내부에 폐곡선을 이루도록 배치될 수 있다. 제 1 도전 링(216)은 내부 배선들(미도시)을 통하여 제 1 패드들(212)과 연결될 수 있다.
제 2 도전 링(226)이 제 2 행(Row2) 하단의 반도체 칩 내부에 배치될 수 있다. 즉, 제 2 도전 링(226)은 제 2 행(Row2)을 따라 연장할 수 있다. 마찬가지로, 제 2 도전 링(226)의 일부만이 도시되었지만, 제 2 도전 링(226)은 반도체 칩의 내부에 폐곡선을 이루도록 배치될 수 있다. 제 2 도전 링(226)은 내부 배선들(미도시)을 통하여 제 2 패드들(222)과 연결될 수 있다.
본 실시 예에 따르면, 접지 전압을 공급받는 패드들을 구비하기 위해 별도의 입출력 유닛을 마련하는 대신에, 전원 전압을 공급받는 패드가 배치된 입출력 유닛에 접지 전압을 공급받는 패드를 배치할 수 있다. 예를 들어, 도 7을 참조하면, 제 1 추가 패드(212A)는 전원 전압을 공급받기 위해 별도로 마련된 제 5 입출력 유닛(I/O Unit_5) 내에 배치되었다. 이때, 접지 전압을 공급받기 위해 별도의 입출력 유닛에 패드를 배치하는 대신에, 제 5 입출력 유닛(I/O Unit_5) 내에 제 1 추가 패드(212A)를 배치할 수 있다. 이와 같이 하나의 입출력 유닛 내에 제 1 추가 패드(212A)와 제 2 패드(222)를 동시에 배치함으로써, 제 3 패드(232)를 통하여 입력되는 신호의 SSN을 줄일 수 있다. 뿐만 아니라, 반도체 칩의 사이즈를 줄일 수 있다.
도 8은 본 발명의 실시 예에 따른 반도체 칩의 일부를 보여주는 평면도이다. 도 9a는 도 8의 A-A'에 따른 단면도이다. 도 9b는 도 8의 B-B'에 따른 단면도이다. 도 9c는 도 8의 C-C'에 따른 단면도이다. 도 10a는 도 8의 D-D'에 따른 단면도이다. 도 10b는 도 8의 E-E'에 따른 단면도이다. 도 10c는 도 8의 F-F'에 따른 단면도이다.
도 8 내지 도 10c를 참조하면, 제 1 패드들(212)은 제 1 행(Row1)을 따라 배치될 수 있다. 그리고, 제 1 패드들(212) 하부의 반도체 칩(200) 내부에 제 1 도전 링(216)이 배치될 수 있다. 제 1 패드들(212)은 제 1 내부 배선들(214)을 통해서 제 1 도전 링(216)과 연결될 수 있다. 제 1 도전 링(216)이 반도체 칩 내에 배치되는 깊이는 h1일 수 있다. 이때, 도면에 도시된 바와 같이, 제 1 패드들(212)과 제 1 도전 링(216)은 최단 거리를 갖도록 연결될 수 있다. 즉, 각각의 제 1 패드들(212)이 제 1 도전 링(216)과 연결되는 길이는 h1일 수 있다.
제 1 패드(212)들 중 일부는 제 3 행(Row3)에 배치될 수 있으며, 이는 제 1 추가 패드(212A)로 표시되었다. 제 1 추가 내부 배선(214A)은 제 1 추가 패드(212A)를 제 1 도전 링(216)과 연결시킬 수 있다. 제 1 추가 내부 배선(214A)은 도면에 도시된 바와 같이 'U'자 형태로 배치될 수 있다.
제 2 패드들(222)은 제 2 행(Row2)을 따라 배치될 수 있다. 그리고, 제 2 패드들(222) 하부의 반도체 칩(200) 내부에 제 2 도전 링(226)이 배치될 수 있다. 제 2 패드들(222)은 제 2 내부 배선들(224)을 통해서 제 2 도전 링(226)과 연결될 수 있다. 제 2 도전 링(226)이 반도체 칩(200) 내에 배치되는 깊이는 h2일 수 있다. 이때, 도면에 도시된 바와 같이, 제 2 패드들(222)과 제 2 도전 링(226)은 최단 거리를 갖도록 연결될 수 있다. 즉, 각각의 제 2 패드들(122)이 제 2 도전 링(126)과 연결되는 길이는 h2일 수 있다. h1과 h2의 길이는 동일할 수 있으나, 서로 다를 수도 있다.
제 3 패드들(232)은 제 3 행(Row3)을 따라 배치될 수 있다. 제 3 내부 배선들(미도시)은 제 3 패드들(232)을 논리 회로(미도시)와 연결시킬 수 있으며, 제 3 패드들(232)을 통해 입력된 신호는 제 3 내부 배선들(미도시)을 통하여 논리 회로(미도시)로 전달될 수 있다.
도 11은 도 9a 내지 도 10c를 종합하여, 도 8의 일부를 입체적으로 보여주는 도면이다.
도 11을 참조하면, 제 1 행(Row1)을 따라 제 1 패드(212)가 배치되었으며, 제 1 패드(212) 하부의 반도체 칩(200) 내부에 제 1 도전 링(216)이 배치되었다. 제 1 패드(212)와 제 1 도전 링(216)은 최단 거리를 갖도록 제 1 내부 배선(214)에 의해 연결되었다. 그리고 제 1 추가 패드(212A)는 제 3 행(Row3)을 따라 배치되었다. 제 1 추가 패드(212A)는 'U'자 형태를 갖는 제 1 추가 내부 배선(214A)에 의해 제 1 도전 링(216)과 연결됨을 알 수 있다. 제 1 추가 내부 배선(214A)의 형태는 'U'자에 한정되지 않으며, 다양한 형태를 취할 수 있다.
제 2 행(Row2)을 따라 제 2 패드들(222)이 배치되었으며, 제 2 패드(222) 하부의 반도체 칩(200) 내부에 제 2 도전 링(226)이 배치되었다. 그리고, 제 2 패드(122)와 제 2 도전 링(226)은 최단 거리를 갖도록 제 2 내부 배선(224)에 의해 연결되었다.
그리고 제 3 행(Row3)을 따라 제 3 패드들(232)이 배치되었으며, 제 3 패드들(232)은 제 3 내부 배선들(234)을 통하여 논리 회로(미도시)와 연결될 수 있다.
상술된 구성을 종합해 보면, 제 1 행(Row1) 및 제 3 행(Row3)에 배치된 제 1 패드(212) 및 제 1 추가 패드(212A)는 제 1 도전 링(216)과 연결되고, 제 2 행(Row2)에 배치된 제 2 패드(222) 는 제 2 도전 링(226)과 연결될 수 있다. 제 1 도전 링(216)과 제 2 도전 링(226)은 반도체 칩(200) 내부에 배치된 ESD 회로(미도시)에 연결될 수 있다. ESD 회로(미도시)는 반도체 칩(200) 내부에 배치된 논리 회로(미도시)에 연결되어, 논리 회로(미도시)에 안정적으로 전원을 공급할 수 있도록 한다. 그리고, 제 3 패드들(232)은 제 3 내부 배선들(234)에 의해 반도체 칩(200) 내부에 배치된 논리 회로(미도시)와 연결될 수 있다.
이러한 배치 방법에 따르면, 접지 전압을 공급하기 위해 별도의 입출력 유닛을 구비하는 대신에, 이미 전원 전압을 공급하기 위한 제 2 패드(222)가 배치된 입출력 유닛(예를 들어, I/O Unit_5)에 제 1 추가 패드(212A)를 배치할 수 있다. 즉, 접지 전압을 공급하기 위한 별도의 입출력 유닛을 구비하지 않고도 전원 전압을 충분히 공급할 수 있으므로, 제 3 패드(232)를 통하여 입력되는 신호의 SSN을 감소시킬 수 있다. 뿐만 아니라, 접지 전압과 전원 전압을 공급하기 위한 별도의 입출력 유닛을 구비할 필요가 없으므로 칩 사이즈를 줄일 수 있다.
도 12는 본 발명의 다른 실시 예에 따른 반도체 칩의 일부를 간략히 보여주는 도면이다. 앞서 설명된 것과 마찬가지로, 제 1 패드들(312)을 통하여 접지 전압이 공급되고, 제 2 패드들(322)을 통하여 전원 전압이 공급되고, 제 3 패드들(332)을 통하여 신호들이 제공될 수 있다. 설명의 간략화를 위해, 본 도면에서 범프 영역들(340_1 내지 340_3)과 패드들(312 내지 332)을 연결하는 도전 라인들은 생략되었다. 대신에, 반도체 칩의 내부에 배치되는 링 타입의 도전 링들(316 및 326)이 도시되었다.
도면을 참조하면, 반도체 칩은 복수의 입출력 유닛(I/O unit)들을 포함할 수 있다. 각각의 입출력 유닛은 적어도 하나의 패드를 포함할 수 있다. 예를 들어, 제 5 입출력 유닛(I/O unit_5)은 하나의 제 1 패드(312)와 하나의 제 2 패드(322A)를 포함하는 것으로 도시되었다. 특히, 입출력 유닛(I/O unit)들 중 신호가 입력되거나 출력되는 제 3 패드(332)를 포함하는 입출력 유닛은, 그 하단의 반도체 칩 내부에 입출력 버퍼(미도시)를 더 포함할 수 있다.
제 1 패드들(312)은 제 2 방향(D2)에 평행인 제 1 행(Row1)을 따라 배치될 수 있다. 제 2 패드들(322)은 제 2 방향(D2)에 평행인 제 2 행(Row2)을 따라 배치될 수 있다. 다만, 제 2 패드들(322) 중 일부는 제 3 패드들(332)이 배치되는 행인 제 3 행(Row3)을 따라 배치될 수 있으며, 이는 제 2 추가 패드(322A)로 도시되었다. 제 3 패드들(332)은 제 2 방향(D2)에 평행인 제 3 행(Row3)을 따라 배치될 수 있다. 그러나, 제 2 추가 패드(322A)는 반드시 제 3 행(Row3)에 배치되어야 하는 것은 아니며, 제 2 추가 패드(322A)는 제 1 행(Row1)과 제 2 행(Row2)이 아닌 행에 배치되면 충분하다.
제 1 도전 링(316)이 제 1 행(Row1) 하단의 반도체 칩 내부에 배치될 수 있다. 즉, 제 1 도전 링(316)은 제 1 행(Row1)을 따라 연장할 수 있다. 비록 도면에서는 반도체 칩의 일부만이 도시되었기 때문에 제 1 도전 링(316)의 일부만이 도시되었지만, 제 1 도전 링(316)은 반도체 칩의 내부에 폐곡선을 이루도록 배치될 수 있다. 제 1 도전 링(316)은 내부 배선들(미도시)을 통하여 제 1 패드들(312)과 연결될 수 있다.
제 2 도전 링(326)이 제 2 행(Row2) 하단의 반도체 칩 내부에 배치될 수 있다. 즉, 제 2 도전 링(326)은 제 2 행(Row2)을 따라 연장할 수 있다. 마찬가지로, 제 2 도전 링(326)의 일부만이 도시되었지만, 제 2 도전 링(326)은 반도체 칩의 내부에 폐곡선을 이루도록 배치될 수 있다. 제 2 도전 링(326)은 내부 배선들(미도시)을 통하여 제 2 패드들(322)과 연결될 수 있다.
본 실시 예에 따르면, 전원 전압을 공급받는 패드들을 구비하기 위해 별도의 입출력 유닛을 마련하는 대신에, 접지 전압을 공급받는 패드가 배치된 입출력 유닛에 전원 전압을 공급받는 패드를 배치할 수 있다. 예를 들어, 도 12를 참조하면, 제 2 추가 패드(322A)는 접지 전압을 공급받기 위해 별도로 마련된 제 5 입출력 유닛(I/O Unit_5) 내에 배치되었다. 즉, 전원 전압을 공급받기 위한 별도의 입출력 유닛을 마련하는 대신에, 접지 전압을 공급받기 위한 패드가 배치된 제 5 입출력 유닛(I/O Unit_5) 내에 제 2 추가 패드(322A)를 배치할 수 있다. 이와 같이 하나의 입출력 유닛 내에 제 1 패드(312)와 제 2 추가 패드(322A)를 동시에 배치함으로써, 제 3 패드(332)를 통하여 입력되는 신호의 SSN을 줄일 수 있다. 뿐만 아니라, 반도체 칩의 사이즈를 줄일 수 있다.
도 13은 본 발명의 실시 예에 따른 반도체 칩의 일부를 보여주는 평면도이다. 도 14a는 도 13의 A-A'에 따른 단면도이다. 도 14b는 도 13의 B-B'에 따른 단면도이다. 도 15a는 도 13의 C-C'에 따른 단면도이다. 도 16a는 도 13의 D-D'에 따른 단면도이다. 도 16b는 도 13의 E-E'에 따른 단면도이다. 도 16c는 도 13의 F-F'에 따른 단면도이다.
도 13 내지 도 15c를 참조하면, 제 1 패드들(312)은 제 1 행(Row1)을 따라 배치될 수 있다. 그리고, 제 1 패드들(312) 하부의 반도체 칩(300) 내부에 제 1 도전 링(316)이 배치될 수 있다. 제 1 패드들(312)은 제 1 내부 배선들(314)을 통해서 제 1 도전 링(316)과 연결될 수 있다. 제 1 도전 링(316)이 반도체 칩 내에 배치되는 깊이는 h1일 수 있다. 이때, 도면에 도시된 바와 같이, 제 1 패드들(312)과 제 1 도전 링(316)은 최단 거리를 갖도록 연결될 수 있다. 즉, 각각의 제 1 패드들(312)이 제 1 도전 링(316)과 연결되는 길이는 h1일 수 있다.
제 2 패드들(322)은 제 2 행(Row2)을 따라 배치될 수 있다. 그리고, 제 2 패드들(322) 하부의 반도체 칩(300) 내부에 제 2 도전 링(326)이 배치될 수 있다. 제 2 패드들(322)은 제 2 내부 배선들(324)을 통해서 제 2 도전 링(326)과 연결될 수 있다. 제 2 도전 링(326)이 반도체 칩(300) 내에 배치되는 깊이는 h2일 수 있다. 이때, 도면에 도시된 바와 같이, 제 2 패드들(322)과 제 2 도전 링(326)은 최단 거리를 갖도록 연결될 수 있다. 즉, 각각의 제 2 패드들(322)이 제 2 도전 링(326)과 연결되는 길이는 h2일 수 있다.
이때, 제 2 패드(322)들 중 일부는 제 3 행(Row3)에 배치될 수 있으며, 이는 제 2 추가 패드(322A)로 표시되었다. 제 2 추가 내부 배선(324A)은 제 2 추가 패드(322A)를 제 2 도전 링(326)과 연결시킬 수 있다. 제 2 추가 내부 배선(324A)은 도면에 도시된 바와 같이 'L'자 형태로 배치될 수 있다.
제 3 패드들(332)은 제 3 행(Row3)을 따라 배치될 수 있다. 제 3 내부 배선들(미도시)은 제 3 패드들(332)을 논리 회로(미도시)와 연결시킬 수 있으며, 제 3 패드들(332)을 통해 입력된 신호는 제 3 내부 배선들(미도시)을 통하여 논리 회로(미도시)로 전달될 수 있다.
도 16은 도 14a 내지 도 15c를 종합하여, 도 13의 일부를 입체적으로 보여주는 도면이다.
도 16을 참조하면, 제 1 행(Row1)을 따라 제 1 패드들(312)이 배치되었으며, 제 1 패드들(312) 하부의 반도체 칩(300) 내부에 제 1 도전 링(316)이 배치되었다. 제 1 패드(312)와 제 1 도전 링(316)은 최단 거리를 갖도록 제 1 내부 배선(314)에 의해 연결되었다.
제 2 행(Row2)을 따라 제 2 패드들(322)이 배치되었으며, 제 2 패드(322) 하부의 반도체 칩(300) 내부에 제 2 도전 링(326)이 배치되었다. 그리고, 제 2 패드(322)와 제 2 도전 링(326)은 최단 거리를 갖도록 제 2 내부 배선(324)에 의해 연결되었다. 그리고 제 2 추가 패드(322A)는 제 3 행(Row3)을 따라 배치되었다. 제 2 추가 패드(322A)는 'L'자 형태를 갖는 제 2 추가 내부 배선(324A)에 의해 제 2 도전 링(326)과 연결됨을 알 수 있다. 제 2 추가 내부 배선(324A)의 형태는 'L'자에 한정되지 않으며, 다양한 형태를 취할 수 있다.
그리고, 제 3 행(Row3)을 따라 제 3 패드들(332)이 배치되었으며, 제 3 패드들(332)은 제 3 내부 배선들(334)을 통하여 논리 회로(미도시)와 연결될 수 있다.
상술된 구성을 종합해 보면, 제 1 행(Row1)에 배치된 제 1 패드(312)는 제 1 도전 링(316)과 연결되고, 제 3 행(Row3)에 배치된 제 2 추가 패드(322A)는 제 2 도전 링(326)과 연결될 수 있다. 제 1 도전 링(316)과 제 2 도전 링(326)은 반도체 칩(300) 내부에 배치된 ESD 회로(미도시)에 연결될 수 있다. ESD 회로(미도시)는 반도체 칩(300) 내부에 배치된 논리 회로(미도시)에 연결되어, 논리 회로(미도시)에 안정적으로 전원을 공급할 수 있도록 한다. 그리고, 제 3 패드들(332)은 제 3 내부 배선들(334)에 의해 반도체 칩(300) 내부에 배치된 논리 회로(미도시)와 연결될 수 있다.
이러한 배치 방법에 따르면, 전원 전압을 공급하기 위해 별도의 입출력 유닛을 구비하는 대신에, 접지 전압을 공급하기 위한 제 1 패드(312)가 배치된 입출력 유닛(예를 들어, I/O Unit_5)에 제 2 추가 패드(322A)를 배치할 수 있다. 즉, 전원 전압을 공급하기 위한 별도의 입출력 유닛을 구비하지 않고도 전원 전압을 충분히 공급할 수 있으므로, 제 3 패드(232)를 통하여 입력되는 신호의 SSN을 감소시킬 수 있다. 뿐만 아니라, 접지 전압과 전원 전압을 공급하기 위한 별도의 입출력 유닛을 구비할 필요가 없으므로 칩 사이즈를 줄일 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
100: 반도체 칩
110: 제 1 도전 라인
112: 제 1 패드
114: 제 1 내부 배선
116: 제 1 도전 링
120: 제 2 도전 라인
122: 제 2 패드
124: 제 2 내부 배선
126: 제 2 도전 링
130: 제 3 도전 라인
132: 제 3 패드
134: 제 3 내부 배선
140_1~140_3: 범프 영역
110: 제 1 도전 라인
112: 제 1 패드
114: 제 1 내부 배선
116: 제 1 도전 링
120: 제 2 도전 라인
122: 제 2 패드
124: 제 2 내부 배선
126: 제 2 도전 링
130: 제 3 도전 라인
132: 제 3 패드
134: 제 3 내부 배선
140_1~140_3: 범프 영역
Claims (10)
- 복수의 입출력 유닛들을 포함하는 반도체 칩에 있어서:
상기 반도체 칩의 표면상에 제 1 행 또는 제 2 행을 따라 배치되는 복수의 추가 패드들로써, 상기 복수의 추가 패드들은 접지 전압이 입력되는 제 1 추가 패드 또는 전원 전압이 입력되는 제 2 추가 패드를 포함하는 것; 그리고
상기 반도체 칩의 표면상에 배치되는 복수의 패드들로써, 상기 복수의 패드들은 상기 접지 전압이 입력되는 제 1 패드, 상기 전원 전압이 입력되는 제 2 패드, 또는 신호가 입력되거나 출력되는 제 3 패드를 포함하는 것을 포함하되,
상기 제 1 추가 패드 또는 상기 제 2 추가 패드는 상기 복수의 입출력 유닛들 중 상기 제 3 패드가 배치되는 입출력 유닛 상에 배치되는 반도체 칩. - 제 1 항에 있어서,
상기 제 1 추가 패드 하단의 상기 반도체 칩 내부에 제 1 도전 링이 배치되고, 상기 제 1 추가 패드와 상기 제 1 도전 링은 전기적으로 연결되는 반도체 칩. - 제 2 항에 있어서,
상기 제 1 패드는 상기 제 1 도전 링과 전기적으로 연결되는 반도체 칩. - 제 1 항에 있어서,
상기 제 2 추가 패드 하단의 상기 반도체 칩 내부에 제 2 도전 링이 배치되고, 상기 제 2 추가 패드와 상기 제 2 도전 링은 전기적으로 연결되는 반도체 칩. - 제 4 항에 있어서,
상기 제 2 패드는 상기 제 2 도전 링과 전기적으로 연결되는 반도체 칩. - 복수의 입출력 유닛들을 포함하는 반도체 칩에 있어서:
상기 반도체 칩의 표면상에 배치되는 복수의 패드들로써, 상기 복수의 패드들은 제 1 행을 따라 배치되고 접지 전압이 입력되는 제 1 패드, 제 2 행을 따라 배치되고 전원 전압이 입력되는 제 2 패드, 또는 제 3 행을 따라 배치되고 신호가 입력되거나 출력되는 제 3 패드를 포함하는 것; 그리고
상기 반도체 칩의 표면상에 배치되는 복수의 추가 패드들로써, 상기 복수의 추가 패드들은 상기 접지 전압이 입력되는 제 1 추가 패드 또는 상기 전원 전압이 입력되는 제 2 추가 패드를 포함하는 것을 포함하되,
상기 제 1 추가 패드는 상기 복수의 입출력 유닛들 중 상기 제 2 패드가 배치되는 입출력 유닛 상에 배치되고,
상기 제 2 추가 패드는 상기 복수의 입출력 유닛들 중 상기 제 1 패드가 배치되는 입출력 유닛 상에 배치되는 반도체 칩. - 제 6 항에 있어서,
상기 제 1 패드 하단의 상기 반도체 칩 내부에 제 1 도전 링이 배치되고, 상기 제 1 패드와 상기 제 1 도전 링은 전기적으로 연결되는 반도체 칩. - 제 7 항에 있어서,
상기 제 1 추가 패드는 상기 제 1 도전 링과 전기적으로 연결되는 반도체 칩. - 제 6 항에 있어서,
상기 제 2 패드 하단의 상기 반도체 칩 내부에 제 2 도전 링이 배치되고, 상기 제 2 패드와 상기 제 2 도전 링은 전기적으로 연결되는 반도체 칩. - 제 9 항에 있어서,
상기 제 2 추가 패드는 상기 제 2 도전 링과 전기적으로 연결되는 반도체 칩.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15/277,339 US10115706B2 (en) | 2015-10-02 | 2016-09-27 | Semiconductor chip including a plurality of pads |
| US16/157,642 US10756059B2 (en) | 2015-10-02 | 2018-10-11 | Semiconductor chip including a plurality of pads |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20150139167 | 2015-10-02 | ||
| KR1020150139167 | 2015-10-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20170040726A true KR20170040726A (ko) | 2017-04-13 |
| KR102457807B1 KR102457807B1 (ko) | 2022-10-25 |
Family
ID=58579698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020160012408A KR102457807B1 (ko) | 2015-10-02 | 2016-02-01 | 복수의 패드들을 포함하는 반도체 칩 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102457807B1 (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100719376B1 (ko) * | 2006-01-05 | 2007-05-17 | 삼성전자주식회사 | 실장 불량을 줄일 수 있는 패드 구조체를 구비하는 반도체장치 |
-
2016
- 2016-02-01 KR KR1020160012408A patent/KR102457807B1/ko active IP Right Grant
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100719376B1 (ko) * | 2006-01-05 | 2007-05-17 | 삼성전자주식회사 | 실장 불량을 줄일 수 있는 패드 구조체를 구비하는 반도체장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR102457807B1 (ko) | 2022-10-25 |
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