JP2001308141A - 電子回路装置の製造方法 - Google Patents

電子回路装置の製造方法

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JP2001308141A JP2000249206A JP2000249206A JP2001308141A JP 2001308141 A JP2001308141 A JP 2001308141A JP 2000249206 A JP2000249206 A JP 2000249206A JP 2000249206 A JP2000249206 A JP 2000249206A JP 2001308141 A JP2001308141 A JP 2001308141A
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semiconductor device
bump
ultrasonic vibration
semiconductor chip
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Shinji Iwahashi
真司 岩橋
Junichi Sekine
淳一 関根
Hiroshi Yamazaki
洋 山崎
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Sony Corp
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Abstract

(57)【要約】 【課題】クレータリングなどの機械的損傷を発生させる
ことなく、接合強度を確保してバンプを接合することが
可能な電子回路装置の製造方法を提供する。 【解決手段】ガラスエポキシ系材料などからなる基板２
０に電極２１が形成された実装基板２上に、半導体チッ
プの回路パターンに接続するように略多角形状などに半
導体チップ上に配列して形成された複数個のバンプ１２
を有する半導体装置１を実装した電子回路装置の製造方
法であって、まず、バンプ１２と電極２１とを位置合わ
せして半導体装置１を実装基板２上に戴置する。次に、
半導体装置１上面から押圧してバンプ１２と電極２１を
密着させながら、半導体チップの対角線方向など、略多
角形状に配列されたバンプが構成する多角形の辺と平行
ないずれの方向とも異なる方向を超音波振動印加方向Ｄ
V として超音波振動を印加して、発生する熱によりバン
プ１２と電極２１とを熱融着させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は電子回路装置の製造
方法に関し、特に、小型化および高密度化されたパッケ
ージ形態を有する半導体装置を実装基板上に実装した電
子回路装置の製造方法に関する。
【０００２】
【従来の技術】デジタルビデオカメラ、デジタル携帯電
話、あるいはノートパソコンなど、携帯用電子機器の小
型化、薄型化、軽量化に対する要求は強くなる一方であ
り、これに応えるために近年のＶＬＳＩなどの半導体装
置においては３年で７割の縮小化を実現してきた一方
で、実装基板上の部品実装密度をいかに向上させるかが
重要な課題として研究および開発がなされてきた。
【０００３】従来、半導体装置のパッケージ形態として
は、ＤＩＰ（Dual Inline Package）あるいはＰＧＡ（P
in Grid Array）などのプリント基板に設けたスルーホ
ールにリード線を挿入して実装するリード挿入型（ＴＨ
Ｄ：Through Hall Mount Device ）や、ＱＦＰ（Quad F
lat Package ）あるいはＴＣＰ（Tape Carrier Packag
e）などのリード端子を基板の表面にハンダ付けして実
装する表面実装型（ＳＭＤ：Surface Mount Device）が
用いられてきた。さらに、装置の小型化、高密度化のた
めに、パッケージサイズを半導体チップの大きさに限り
なく近づけたチップサイズパッケージ（ＣＳＰ：Chip S
ize Package 、ＦＢＧＡ（Fine-Pitch BGA）とも呼ばれ
る）と呼ばれるパッケージ形態へと移行してきた。
【０００４】さらなる装置の小型化、高密度化を実現す
るために、裸の半導体チップ（ベアチップ）を実装基板
に実装する方法が開発された。ベアチップ実装技術に
は、半導体チップを電極形成面を上面にして実装基板上
にダイボンドし、その後ワイヤボンディングにより半導
体チップ電極と実装基板電極を電気的に接続するＣＯＢ
（Chip On Board ）形態と、チップ電極に予めバンプ
（突起電極）を形成しておき、バンプ形成面を実装基板
に向けるフェースダウン方式で、バンプにより半導体チ
ップ電極と実装基板電極を電気的かつ機械的に接続する
フリップチップ形態とがある。
【０００５】上記のフリップチップ形態において、半導
体チップにバンプを形成する方法は、大きく分けて金な
どのスタッドバンプ方式とはんだバンプ方式がある。ス
タッドバンプは、金ワイヤなどを用いたワイヤボンディ
ングにより半導体チップ上に形成され、一方はんだバン
プはメッキ方式、蒸着方式、ボール転写方式などにより
形成される。上記のスタッドバンプ方式は、回路パター
ンの外周部を取り囲むようにチップ外周近傍にパッドを
形成した、いわゆるペリフェラルパッドの半導体チップ
に主として適用され、はんだバンプ方式は、ペリフェラ
ルパッドの半導体チップの他、半導体チップ全面に配置
されるエリアパッド化された半導体チップを含む半導体
チップに広く適用されている。
【０００６】上記のスタッドバンプ方式あるいははんだ
バンプ方式で形成されたバンプを有する半導体チップ
を、バンプと実装基板の電極とが密着するように実装基
板上に押圧しながら、半導体チップあるいは実装基板に
超音波振動を印加することでバンプ接合を形成する方法
が開発されている。上記の実装方法について図面を参照
して以下に説明する。
【０００７】図１（ａ）は、上記の実装方法において実
装する半導体装置の断面図であり、図１（ｂ）は平面図
である。半導体チップ１０の電子回路パターンの外周部
を取り囲むようにチップ外周近傍において、上記電子回
路パターンに接続するように、例えばアルミニウムなど
からなるパッド電極１１が形成されている。上記パッド
電極１１形成面は、例えば不図示の窒化シリコン層ある
いはポリイミド層からなる表面保護膜に被覆されてお
り、パッド電極１１部分が開口している。上記開口部に
おいて、金などの導電体からなるバンプ１２が形成され
ており、正方形形状に配列されている。以上のようにペ
リフェラルパッド型の半導体チップ１が構成されてい
る。
【０００８】図２０（ａ）は、上記の半導体装置１を実
装する工程の側面図であり、図２０（ｂ）は要部平面図
である。上記の半導体装置１を実装する実装基板２は、
例えばセラミックス系材料よりなる基板２０の上面にお
いて、実装する半導体装置１のバンプ１２形成位置に対
応する位置に、例えば銅などからなる導電層の表面をメ
ッキ処理によりニッケルおよび金などにより被覆された
ランド（電極）２１が形成されている。ランド２１に接
続して、基板２０の表面上あるいは裏面上、もしくは両
面上に形成されている図示しないプリント配線部を有し
ている。
【０００９】半導体装置１を実装するには、上記の半導
体装置１のバンプ１２と、実装基板２のランド２１を対
応させてマウントし、半導体装置１の上面をホーン３の
凸部（ボンディングツール）３ａ表面により圧力Ｐを印
加し、バンプ１２とランド２１を密着させた状態で、ホ
ーン３に接続された振動子４により方向ＤV に振幅する
超音波振動を発生させる。このとき、ホーン３は上記方
向ＤV に超音波振動の振幅を増幅しながら、バンプ１２
とランド２１の密着箇所へ超音波振動を印加する。ここ
で、超音波振動の振動方向ＤV は、バンプ１２の配列方
向に対して直交する方向あるいは平行な方向となってい
る。上記の超音波印加装置は、図２０（ａ）のような片
支持式の他、特許掲載公報２９１５３５０号や特開平１
１−４５９１２号公報に記載されている両支持式の装置
を用いることも可能である。
【００１０】上記において、ホーン３は例えば１００℃
程度に予め加熱されており、さらに上記の超音波振動を
印加されたことによりバンプ１２とランド２１の密着箇
所に摩擦熱が発生する。バンプ１２が金からなり、ラン
ド２１表面が金メッキされている場合には、バンプ１２
とランド２１とが金属結合によりバンプ接続を形成する
のに２０９℃以上の温度が必要であるが、上記摩擦熱に
よりバンプ１２とランド２１の密着箇所の温度が上記金
属結合する温度を超え、バンプ１２とランド２１とを機
械的、電気的に接続することができる。このようにし
て、図２１に示すような半導体装置１を実装基板２に実
装した電子回路装置を製造することができる。上記の半
導体装置１を実装基板２に実装した電子回路装置は、例
えば半導体装置１と実装基板２に間を樹脂により封止し
て使用される。
【００１１】上記の超音波振動を印加することでバンプ
接合を形成して実装する方法においては、超音波振動の
振幅を大きくする、半導体装置を押圧する圧力を高め
る、あるいは、超音波振動印加時間を長くするなどの方
法により、バンプの接合強度を高めることができる。
【００１２】しかし、上記のように、バンプの接合強度
を高めるために、超音波振動の振幅を大きくした場合、
半導体装置を押圧する圧力を高めた場合、あるいは、超
音波振動印加時間を長くした場合、バンプ接合部にクラ
ックが発生する危険性がある。特に、図２２に示すよう
に、半導体チップ１０上に形成されているアルミニウム
などからなるパッド電極１１に発生するクラックＫはク
レータリングと呼ばれる。従って、クレータリングなど
の機械的損傷が発生しないように、超音波振動強度を調
節してバンプの接合強度を確保する必要がある。
【００１３】
【発明が解決しようとする課題】しかしながら、従来、
複数のバンプが任意の形状に配列されているような半導
体装置においては、全てのバンプを上記のように、接合
力が所望の値以上で、かつ重大な機械的損傷が発生しな
いとの条件で接合させることができない場合が生じると
の問題があった。
【００１４】例えば、図１（ｂ）に示すバンプ１２が半
導体チップの外周部に矩形形状に１列に配列されている
半導体チップにおいて、超音波振動の振動方向を矩形形
状の任意の辺と同一の方向にした場合、全てのバンプの
接合強度を所定の値以上にするように接合条件を最適化
すると、超音波振動印加方向と直交する方向の辺に配置
されたバンプ、特に矩形形状の角部のバンプに上記クレ
ータリングが発生しやすくなる。また、反対に、全バン
プについて上記クレータリングが発生しないように接合
条件を設定すると、超音波振動印加方向と平行な辺に配
置されたバンプの接合強度が十分得られなくなる。上記
の現象は、特に実装基板としてガラスエポキシ系材料な
どの硬度の低い基板を用いた場合に顕著となる。
【００１５】本発明は上記の問題を鑑みなされたもので
あり、本発明は、複数のバンプが任意の形状に配列され
ている半導体装置において超音波接合により実装基板に
実装する方法において、電気的に接続する全てのパッド
部にクレータリングなどの機械的損傷を発生させること
なく、接合強度を確保してバンプを接合することが可能
な電子回路装置の製造方法を提供することを目的とす
る。
【００１６】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の電子回路装置の製造方法は、半導体チップ
の回路パターンに接続するように、略多角形状あるいは
直線状に前記半導体チップ上に配列して形成された複数
個のバンプを有する半導体装置を、電極を有する実装基
板上に実装した電子回路装置の製造方法であって、前記
バンプと前記電極とを位置合わせして前記半導体装置を
前記実装基板上に戴置する工程と、前記バンプと前記電
極を密着させながら、前記略多角形状に配列されたバン
プが構成する多角形の辺と平行ないずれの方向とも異な
る方向に、あるいは、前記直線状に配列されたバンプが
構成する直線と平行である方向と異なる方向に、前記半
導体装置に対して超音波振動を印加する工程とを有す
る。
【００１７】上記の本発明の電子回路装置の製造方法
は、好適には、前記半導体装置に対して超音波振動を印
加する方向が、前記超音波振動印加時の前記バンプ一個
あたりに作用する抗力を均一化する方向、例えば、前記
超音波振動を印加する方向に沿ったバンプ間の距離が、
最小のバンプ間の距離よりも大きくなる方向である。
【００１８】上記の本発明の電子回路装置の製造方法
は、好適には、前記半導体装置上に前記バンプが略矩形
に配置されており、前記半導体装置に対して超音波振動
を印加する方向が、前記半導体チップの対角線方向であ
る。
【００１９】上記の本発明の電子回路装置の製造方法
は、好適には、前記実装基板として、ガラスエポキシ系
材料からなる基板に配線が形成された実装基板を用い
る。
【００２０】上記の本発明の電子回路装置の製造方法
は、好適には、前記略多角形状に配列されたバンプが構
成する多角形の辺と平行ないずれの方向とも異なる方向
に、あるいは、前記直線状に配列されたバンプが構成す
る直線と平行である方向と異なる方向に、前記半導体装
置に対して超音波振動を印加する方法として、捩り振動
を用いる。さらに好適には、前記半導体装置に対して超
音波振動を印加する方法として、前記捩り振動に、さら
に前記実装基板表面に対する法線方向の振動を複合した
振動を用いる。
【００２１】上記の本発明の電子回路装置の製造方法
は、半導体チップの回路パターンに接続するように、略
多角形状あるいは直線状に半導体チップ上に配列して形
成された複数個のバンプを有する半導体装置を、ガラス
エポキシ系材料などからなる基板に電極が形成された実
装基板上に実装した電子回路装置の製造方法であって、
まず、バンプと電極とを位置合わせして半導体装置を実
装基板上に戴置する。次に、バンプと電極を密着させな
がら、略多角形状に配列されたバンプが構成する多角形
の辺と平行である方向のいずれとも異なる方向に、ある
いは、前記直線状に配列されたバンプが構成する直線と
平行である方向と異なる方向に、半導体装置に対して超
音波振動を印加する。上記の半導体装置に対して超音波
振動を印加する方向は、超音波振動印加時のバンプ一個
あたりに作用する抗力を均一化する方向、例えば、超音
波振動を印加する方向に沿ったバンプ間の距離が、最小
のバンプ間の距離よりも大きくなる方向とする。半導体
装置上に前記バンプが略矩形に配置されている場合に
は、半導体装置に対して超音波振動を印加する方向が、
半導体チップの対角線方向とする。
【００２２】また、略多角形状に配列されたバンプが構
成する多角形の辺と平行ないずれの方向とも異なる方向
に、あるいは、直線状に配列されたバンプが構成する直
線と平行である方向と異なる方向に、半導体装置に対し
て超音波振動を印加する方法として、捩り振動を用いて
も良く、さらに、この捩り振動に対して実装基板表面に
対する法線方向の振動を複合した振動を用いる。ここ
で、捩り振動とは、実装する半導体チップの重心などを
中心として回転する方向への振動である。
【００２３】上記の本発明の電子回路装置の製造方法に
よれば、半導体チップの対角線方向など、略多角形状に
配列されたバンプが構成する多角形の辺と平行である方
向のいずれとも異なる方向に、あるいは、直線状に配列
されたバンプが構成する直線と平行である方向と異なる
方向に、超音波振動を印加するので、超音波振動印加時
のバンプ一個あたりに作用する抗力が均一化される方向
であり、特に実装基板としてガラスエポキシ系材料など
の硬度の低い基板を用いた場合においても、電気的に接
続する全てのパッド部にクレータリングなどの機械的損
傷を発生させることなく、接合強度を確保してバンプを
接合することが可能である。
【００２４】また、上記の目的を達成するため、本発明
の電子回路装置の製造方法は、半導体チップの回路パタ
ーンに接続するように、略多角形状に前記半導体チップ
上に配列して形成された複数個のバンプを有する半導体
装置を、電極を有する実装基板上に実装した電子回路装
置の製造方法であって、前記バンプと前記電極とを位置
合わせして前記半導体装置を前記実装基板上に戴置する
工程と、前記バンプと前記電極を密着させながら、前記
半導体装置に対して超音波振動を印加する工程とを有
し、前記略多角形状に配列されたバンプが構成する多角
形の角部あるいは角部近傍のバンプを機械的接合のみに
供せられるダミーバンプとする。
【００２５】上記の本発明の電子回路装置の製造方法に
よれば、略多角形状に半導体チップ上に配列して形成さ
れた複数個のバンプを有する半導体装置に対して超音波
振動を印加してバンプ接合を形成する方法において、ク
レータリングなどの機械的損傷を受けやすい多角形形状
の角部あるいは角部近傍のバンプを機械的接合のみに供
せられるダミーバンプとするので、ダミーバンプにはク
レータリングが発生しても問題が生じることはなく、角
部あるいはその近傍を除くバンプに対して接合強度を所
定の値以上にするように接合条件を最適化することがで
きる。従って、特に実装基板としてガラスエポキシ系材
料などの硬度の低い基板を用いた場合においても、電気
的に接続する全てのパッド部にクレータリングなどの機
械的損傷を発生させることなく、接合強度を確保してバ
ンプを接合することが可能である。
【００２６】また、上記の目的を達成するため、本発明
の電子回路装置の製造方法は、半導体チップの回路パタ
ーンに接続するように、略多角形状に前記半導体チップ
上に配列して形成された複数個のバンプを有する半導体
装置を、電極を有する実装基板上に実装した電子回路装
置の製造方法であって、前記バンプと前記電極とを位置
合わせして前記半導体装置を前記実装基板上に戴置する
工程と、前記バンプと前記電極を密着させながら、前記
略多角形状に配列されたバンプが構成する多角形の各辺
と直交する方向毎に、複数回に分けて前記半導体装置に
対して超音波振動を印加する工程とを有する。
【００２７】上記の本発明の電子回路装置の製造方法に
よれば、略多角形状に半導体チップ上に配列して形成さ
れた複数個のバンプを有する半導体装置に対して超音波
振動を印加してバンプ接合を形成する方法において、略
多角形状に配列されたバンプが構成する多角形の各辺と
直交する方向毎に、複数回に分けて半導体装置に対して
超音波振動を印加するので、超音波振動印加時の各バン
プ一個に作用する抗力が均一化される。従って、特に実
装基板としてガラスエポキシ系材料などの硬度の低い基
板を用いた場合においても、電気的に接続する全てのパ
ッド部にクレータリングなどの機械的損傷を発生させる
ことなく、接合強度を確保してバンプを接合することが
可能である。
【００２８】
【発明の実施の形態】以下に、本発明の電子回路装置の
製造方法の実施の形態について、図面を参照して説明す
る。
【００２９】第１実施形態 図１（ａ）は、本実施形態において実装する半導体装置
の断面図であり、図１（ｂ）は平面図である。例えば、
大きさが３ｍｍ×３ｍｍ、厚さが０．３ｍｍ程度の半導
体チップ１０の電子回路パターンの外周部を取り囲むよ
うにチップ外周近傍において、上記電子回路パターンに
接続するように、例えばアルミニウムなどからなるパッ
ド電極１１が形成されている。上記パッド電極１１形成
面は、例えば不図示の窒化シリコン層あるいはポリイミ
ド層からなる表面保護膜に被覆されており、パッド電極
１１部分が開口している。上記開口部において、金など
の導電体からなるバンプ１２が形成されており、図６
（ａ１）のような配置で正方形形状に配列されている。
例えば、金スタッドバンプ（金９９．９９％）の場合、
金ワイヤを用いたワイヤボンディング法により、径が７
０〜８０μｍ、高さが５０μｍ程度のバンプを形成する
ことができる。バンプの半導体チップ当たりの数は、例
えば７５個とする。以上のようにペリフェラルパッド型
の半導体チップ１が構成されている。
【００３０】図２（ａ）は、上記の半導体装置１を実装
する工程の側面図であり、図２（ｂ）は要部平面図であ
る。上記の半導体装置１を実装する実装基板２は、例え
ばガラスエポキシ系材料あるいはセラミックス系材料よ
りなる基板２０の上面において、実装する半導体装置１
のバンプ１２形成位置に対応する位置に、例えば銅など
からなる導電層の表面をメッキ処理によりニッケルおよ
び金などにより被覆され、例えば幅が５０μｍ程度のラ
ンド（電極）２１が形成されている。ランド２１に接続
して、基板２０の表面上あるいは裏面上、もしくは両面
上などに形成されている図示しないプリント配線部を有
している。
【００３１】半導体装置１を実装するには、まず、上記
の半導体装置１のバンプ１２と、実装基板２のランド２
１を対応させてマウント（戴置）する。上記において、
ホーン３の凸部（ボンディングツール）３ａは半導体装
置１を吸引などにより吸着する不図示の機構を有してお
り、超音波振動の振動方向ＤVが、半導体チップの対角
線方向など、正方形形状に配列されたバンプが構成する
正方形の辺と平行である方向のいずれとも異なる角度を
有する方向となるように、半導体装置１を吸着して、実
装基板２上にマウントする。ホーン３の凸部３ａは、半
導体装置１を吸着する角度に合わせて所定の角度を有す
るように形成されている。
【００３２】上記において、半導体チップの対角線方向
など、正方形形状に配列されたバンプが構成する正方形
の辺と平行である方向のいずれとも異なる角度となるよ
うにホーン３の凸部３ａが半導体装置１を吸引して吸着
するには、例えば図３（ａ）に示すように、凸部３ａお
よび吸引孔３ｂを有するホーン３を予め所定の角度に傾
けておき、半導体装置１を傾けずに搬送する方法や、あ
るいは、図３（ｂ）に示すように、凸部３ａおよび吸引
孔３ｂを有するホーン３は傾けず、半導体装置１を予め
所定の角度に傾けて搬送する方法などにより実現でき
る。
【００３３】次に、半導体装置１の上面をホーン３の凸
部３ａ表面により圧力Ｐを印加し、バンプ１２とランド
２１を密着させた状態で、ホーン３に接続された振動子
４により方向ＤV に振幅する超音波振動を発生させる。
このとき、ホーン３は上記方向ＤV に超音波振動の振幅
を増幅しながら、バンプ１２とランド２１の密着箇所へ
超音波振動を印加する。ホーンに印加する圧力Ｐは、例
えば８ｋｇｆ程度であり、印加する超音波振動は、例え
ば、１０Ｗ、５０ｋＨｚ、振幅２μｍ、発振時間０．３
秒〜０．４秒とする。
【００３４】上記において、ホーン３は例えば１００℃
程度に予め加熱されており、さらに上記の超音波振動を
印加されたことによりバンプ１２とランド２１の密着箇
所に摩擦熱が発生する。バンプ１２が金からなり、ラン
ド２１表面が金メッキされている場合には、バンプ１２
とランド２１とが金属結合によりバンプ接続を形成する
のに２０９℃以上の温度が必要であるが、上記摩擦熱に
よりバンプ１２とランド２１の密着箇所の温度が上記金
属結合する温度を超え、バンプ１２とランド２１とを機
械的、電気的に接続することができる。このようにし
て、図４（ａ）の断面図およびその要部拡大図である図
４（ｂ）に示すような半導体装置１を実装基板２に実装
した電子回路装置を製造することができる。
【００３５】表１に、上記接合条件で実装したときのバ
ンプ−ランド接合強度、およびクレータリングの有無を
調べた実験結果を、各超音波接合実験条件とともにまと
めた。なお、ここで、バンプ−ランド接合強度は、図５
に示すように、半導体装置１を実装基板２に実装した電
子回路装置を固定し、ダイシェア強度測定用爪Ｊによ
り、半導体装置（チップ）１端面において、実装基板２
などに対して平行な方向に加圧し、半導体装置（チッ
プ）１が剥離されるときの強度を測定するダイシェア強
度の測定により行った。また、クレータリングの測定方
法は、赤外線顕微鏡により半導体チップの母材のシリコ
ンなどを透過してアルミニウムなどからなるパッド電極
１１の裏面を観察することにより行った。
【００３６】
【表１】
【００３７】上記表１に示すように、超音波振動の印加
方向を正方形形状に配列されたバンプが構成する正方形
の辺と平行とした場合（従来例）においては、バンプ−
ランド接合強度は優れているものの、超音波印加方向と
直交する方向の辺上のバンプにクレータリングが発生し
た。一方で、超音波振動の印加方向を正方形形状に配列
されたバンプが構成する正方形の対角線方向とした場合
（本発明）においては、バンプ−ランド接合強度は十分
な強度が得られており、クレータリングは発生しなかっ
た。
【００３８】上記の電子回路装置の製造方法によれば、
半導体チップの対角線方向など、半導体装置に対して正
方形形状に配列されたバンプが構成する正方形の辺と平
行である方向のいずれとも異なる方向に超音波振動を印
加することにより、電気的に接続する全てのパッド部に
クレータリングなどの機械的損傷を発生させることな
く、必要な接合強度を確保し、信頼性を増加させてバン
プ接続することが可能である。
【００３９】上記実施形態においては、正方形形状に配
列されたバンプ配列パターンへの適用例について説明し
ているが、本発明はその他の様々な形状のバンプ配列パ
ターンにも適用することができる。図６〜図８は、適用
可能なバンプ配列パターンを示した模式図であり、以
下、詳しく説明する。
【００４０】図６（ａ１）および同図中のＣ部拡大図で
ある（ａ２）は、バンプ１２が半導体チップの外周部に
矩形形状に１列に配列されてバンプ配列方向ＤB を構成
しており、図６（ｂ１）および同図中のＣ部拡大図であ
る（ｂ２）は、バンプ１２が半導体チップの外周部に矩
形形状に複数列（例えば３列）に配列されて、バンプ配
列方向ＤB を構成しており、図６（ｃ１）および同図中
のＣ部拡大図である（ｃ２）は、バンプ１２が半導体チ
ップの外周部および中央部にそれぞれ矩形形状に１列ず
つ配列されて、バンプ配列方向ＤB を構成しているバン
プ配列パターンを示す。
【００４１】また、図７（ｄ１）および同図中のＣ部拡
大図である（ｄ２）は、バンプ１２が半導体チップ全面
Ｙに配置されるエリアパッド化されたバンプ配列パター
ンを示し、図７（ｅ）は半導体チップの外周部に多角形
（例えば８角形）形状に１列に配列されてバンプ配列方
向ＤB を構成しているバンプ配列パターンを示す。
【００４２】また、図８（ｆ）は、バンプ１２が半導体
チップの外周部に矩形形状に１列に配列されたバンプ配
列パターンにおいて、一部Ｚのバンプが除かれている略
矩形形状パターンを示し、図８（ｇ）はバンプ１２が直
線形状に１列に配列されたバンプ配列パターンを示す。
【００４３】上記の各バンプ配列パターンの半導体チッ
プを実装する場合においては、超音波振動の印加方向
は、バンプが略多角形状に配列されている場合には、そ
れらバンプが構成する多角形の辺と平行である方向のい
ずれとも異なる方向、あるいはバンプが直線状に配列さ
れている場合には、それらバンプが構成する直線と平行
である方向と異なる方向とする。
【００４４】バンプが略多角形状に配列されている場合
に、それらバンプが構成する多角形の辺と平行である方
向のいずれとも異なる方向としては、バンプが構成する
多角形の辺と超音波振動方向のなす角が例えば２０度、
４０度、６０度あるいは８０度となるように、設定する
ことができる。バンプが直線形状に配列されている場合
も上記と同様に設定可能である。
【００４５】例えば、図９（ａ１）に示すように、半導
体チップ上にバンプが正方形形状に配置されている場合
には、図９（ａ２）に示すように、バンプの構成する正
方形の各辺の方向（バンプ配列方向ＤB1，ＤB2）と異な
る方向（例えばバンプ配列方向ＤB1，ＤB2のそれぞれと
４５度の角度で交差する方向）に超音波振動方向ＤVを
設定することができる。
【００４６】また、例えば、図９（ｂ１）に示すよう
に、半導体チップ上にバンプが正三角形形状に配置され
ている場合には、図９（ｂ２）に示すように、バンプの
構成する正方形の各辺の方向（バンプ配列方向ＤB1，Ｄ
B2，ＤB3）と異なる方向（例えばバンプ配列方向ＤB2，
ＤB3のそれぞれと３０度の角度で交差し、バンプ配列方
向ＤB1と直交する方向）に超音波振動方向ＤV を設定す
ることができる。
【００４７】上記の各バンプ配列パターンの半導体チッ
プを実装する場合においては、超音波振動の印加方向
は、バンプが略多角形状に配列されている場合には、略
多角形状に配列されたバンプが構成する多角形の各辺と
直交する方向毎に、複数回に分けて半導体装置に対して
超音波振動を印加してもよい。これによっても、超音波
振動印加時の各バンプ一個に作用する抗力が均一化され
るので、特に実装基板としてガラスエポキシ系材料など
の硬度の低い基板を用いた場合においても、電気的に接
続する全てのパッド部にクレータリングなどの機械的損
傷を発生させることなく、接合強度を確保してバンプを
接合することが可能である。
【００４８】例えば、図１０（ａ）に示すように、半導
体チップ上にバンプが正方形形状に配置されている場合
には、バンプの構成する正方形の各辺の方向（バンプ配
列方向ＤB1，ＤB2）と直交する方向に超音波振動印加方
向ＤV1，ＤV2を設定し、各方向毎に２回に分けて半導体
装置に対して超音波振動を印加することができる。
【００４９】例えば、図１０（ｂ）に示すように、半導
体チップ上にバンプが８角形形状に配置されている場合
には、バンプの構成する８角形の各辺の方向（バンプ配
列方向ＤB1，ＤB2，ＤB3）と直交する方向に超音波振動
印加方向ＤV1，ＤV2，ＤV3を設定し、各方向毎に３回に
分けて半導体装置に対して超音波振動を印加することが
できる。
【００５０】以上、本願発明の様々な実施の形態を説明
してきたが、複数のバンプを任意の形状に配置し、従来
の超音波接合方法によって接合した場合にバンプの配置
位置によってクレータリングなどの機械的損傷が発生し
てしまうメカニズム、および本願発明の接合方法によっ
て接合した場合にはそのような機械的損傷が発生しない
メカニズムについて説明する。従来の超音波印加接合方
法におけるクレータリングなどの機械的損傷が発生して
しまうメカニズムとしては、以下の２点が考えられる。
【００５１】図１１（ａ）は半導体チップ上にバンプ１
２を多角形形状に配置した半導体装置を実装基板上に超
音波接合により実装するときの、バンプ１２が構成する
多角形の角部におけるバンプ配列を示す模式図である。
半導体装置は、図１に示す構造と実質的に同様であり、
半導体チップ１０に形成されたパッド１１上にバンプ１
２が形成されており、実装基板においては、基板２０上
にランド２１が形成されている。図中のＡ−Ａ’部にお
いては、超音波振動印加方向ＤV にバンプ１２が整列配
置されており、図１１（ａ）中のＡ−Ａ’における断面
図である図１１（ｂ）に示すように、超音波振動に印加
によって、ランド２１の近傍の実装基板表面付近および
パッド１１の近傍の半導体チップ基板表面付近にも振動
が発生する。このように発生した振動は実装基板あるい
は半導体チップ基板を伝播し、近接のバンプに超音波ホ
ーンから直接印加された振動とは別系統の振動を与え
る。上記の振動の伝播の仕方は基板の硬度に依存する。
従って、バンプ−ランド接合面に加わる超音波振動に
は、直接ホーンから伝えられる振動に上記の振動が加わ
り、バンプ−ランド接合面の摩擦力は、図１１（ａ）中
のＢ−Ｂ’における断面図である図１１（ｃ）に示すよ
うに、超音波振動印加方向に対してバンプ１２が単独で
配置される場合とは異なってくる。
【００５２】また、超音波接合時には、基板２０は押圧
力を受けているために、図１１（ｂ）および（ｃ）に示
すように、バンプ１２やランド２１は基板２０に沈むよ
うな状態となる。この沈み込む深さは、基板２０の硬度
に依存する。このため、整列配置されたバンプ列の最端
部のバンプの近傍、単独で配置されているバンプの近傍
には、超音波振動印加方向に、基板２０の表面に傾斜Ｒ
が形成されることになる。これに対して、図１１（ｂ）
に示す整列配置されたバンプ列の最端部以外のバンプの
近傍には、基板２０表面に傾斜は形成されない。上記の
傾斜Ｒは、超音波振動を印加した場合に、バンプの振動
に影響を与えると考えられ、整列配置されたバンプと単
独で配置されたバンプとでは、バンプ−ランド接合面の
摩擦力が異なってくる。
【００５３】上記のように考えられる２つの原因によ
り、整列配置されたバンプと単独で配置されたバンプと
ではバンプ−ランド接合面の摩擦力が異なってくるた
め、一方のバンプ−ランド接合強度を十分に取ると他方
では印加される振動が強くなりすぎてクレータリングな
どの機械的損傷が発生し、あるいは、他方のバンプ−ラ
ンドに機械的損傷が発生しない程度に振動を抑制する
と、一方のバンプ−ランド接合強度を十分に取ることが
できなくなると考えられる。従って、全てのバンプにつ
いて機械的損傷の発生を抑えるためには、バンプ１個あ
たりに作用する摩擦力、抗力を均一化するようにすれば
よいことがわかる。
【００５４】次に、上記の本実施形態において、超音波
振動印加時のバンプ一個あたりに作用する抗力を均一化
して、クレータリングなどの機械的損傷を防止すること
ができるメカニズムを説明する。図１２（ａ）は半導体
チップ上にバンプ１２を多角形形状（例えば正方形）に
配置した半導体装置を実装基板上に超音波接合により実
装するときの、バンプ１２が構成する多角形（正方形）
の角部におけるバンプ配列を示す模式図であり、バンプ
１２が構成する多角形（正方形）のいずれの辺とも異な
る方向を振動印加方向ＤV に設定している。図１２
（ａ）中の振動印加方向ＤV に平行な断面であるＡ−
Ａ’における断面図が図１２（ｂ）であり、Ｂ−Ｂ’に
おける断面図が図１２（ｃ）である。上記のように、全
てのバンプが、超音波振動印加方向に対して単独に配置
されているものと同様の配置状態となり、近接するバン
プからの振動の影響は少なく、また、全てのバンプが同
様の振動状態となり、整列配置されたバンプと単独で配
置されたバンプとの差がなくなる。
【００５５】また、図１３（ａ）は半導体チップ上にバ
ンプ１２を整列配置した半導体装置を実装基板上に超音
波接合により実装するときのバンプ１２配列を示す模式
図であり、また、図１３（ａ）中のＡ−Ａ’における断
面図が図１３（ｂ）であり、Ｂ−Ｂ’における断面図が
図１３（ｃ）である。図１３（ａ）中の破線Ｒ’は、図
１３（ｂ）および（ｃ）における基板２０に表面に形成
される傾斜Ｒの端部を示している。図１３（ｃ）に示す
ように、整列配置したバンプの配列方向に対して斜めに
角度を付けた方向の断面では、整列配置したバンプの配
列方向に対して直交する断面における断面よりも基板２
０表面に形成される傾斜Ｒの角度は緩やかであり、従っ
て、整列配置されたバンプと単独で配置されたバンプと
の間で振動の際の傾斜による影響は小さくなっている。
上記の理由から、図７（ｄ１）および（ｄ２）に示すエ
リアパッド化されたバンプ配列パターンにおいては、エ
リア中央部のバンプは超音波振動印加時における上記の
傾斜Ｒの影響を完全に受けずに済むので、エリアパッド
化されたバンプ配列パターンにおいても全バンプ−ラン
ド接合面に対して均等な振動を印加することが可能であ
り、本発明が有効となる。
【００５６】上記の超音波振動印加時のメカニズムか
ら、半導体装置に対して略多角形状に配列されたバンプ
が構成する多角形の辺と平行である方向のいずれとも異
なる方向とは、バンプ一個あたりに作用する抗力を均一
化する方向となっていると言える。また、上記のバンプ
一個あたりに作用する抗力を均一化する方向は、言い換
えれば、図１４に示すように、超音波振動を印加する方
向ＤV に沿ったバンプ１２間の距離（ｘ1 ，ｘ2 ，ｘ3
・・・）が、最小のバンプ１２間の距離Ｘよりも大きく
なる方向であると言うことができる。
【００５７】また、上記の超音波振動印加時のメカニズ
ムから、略多角形状に整列配置されたバンプを超音波接
合する際に、多角形形状の角部あるいは角部近傍のバン
プは、他のバンプよりも基板表面に形成される傾斜など
の影響を受けやすいため、クレータリングなどの機械的
損傷を受けやすい位置となっていることがわかる。従っ
て、図１５（ａ）に示すように、バンプ配列方向ＤB に
多角形形状（図面上は正方形）に配列されたバンプ列の
角部あるいは角部近傍のバンプを機械的接合のみに供せ
られるダミーバンプＭとすることにより、ダミーバンプ
にはクレータリングが発生しても問題が生じることはな
いので、角部あるいはその近傍を除くバンプに対して接
合強度を所定の値以上にするように接合条件を最適化す
ることができる。従って、特に実装基板としてガラスエ
ポキシ系材料などの硬度の低い基板を用いた場合におい
ても、電気的に接続する全てのパッド部にクレータリン
グなどの機械的損傷を発生させることなく、接合強度を
確保してバンプを接合することが可能である。
【００５８】上記のダミーバンプＭとする角部あるいは
角部近傍のバンプとしては、例えば図１５（ｂ）に示す
ように、バンプ１２の配列の角部のバンプ、あるいは、
例えば図１５（ｃ）に示すように、バンプ１２の配列の
角部近傍のバンプとすることができる。
【００５９】上記の電子回路装置の製造方法によれば、
超音波振動を印加してバンプ接合を行うときに、従来よ
りも超音波エネルギーを増大させることができるので、
従来よりもダイシェア強度を高めることが可能であり、
バンプ高さの精度を緩和しても十分な接合強度を確保で
き、さらに、超音波接合を行う生産設備の剛性や精度を
緩和することができる。また、ガラスエポキシ系材料か
らなる基板を用いることができるので、電子回路装置の
コストを削減できる。
【００６０】第２実施形態 本実施形態においては、第１実施形態と同様に、例えば
図１（ａ）の断面図および図１（ｂ）の平面図に示す半
導体装置を実装する。例えば、大きさが３ｍｍ×３ｍ
ｍ、厚さが０．３ｍｍ程度の半導体チップ１０の電子回
路パターンの外周部を取り囲むようにチップ外周近傍に
おいて、上記電子回路パターンに接続するように、例え
ばアルミニウムなどからなるパッド電極１１が形成され
ている。上記パッド電極１１形成面は、例えば不図示の
窒化シリコン層あるいはポリイミド層からなる表面保護
膜に被覆されており、パッド電極１１部分が開口してい
る。上記開口部において、金などの導電体からなるバン
プ１２が形成されており、図６（ａ１）のような配置で
正方形形状に配列されている。例えば、金スタッドバン
プ（金９９．９９％）の場合、金ワイヤを用いたワイヤ
ボンディング法により、径が７０〜８０μｍ、高さが５
０μｍ程度のバンプを形成することができる。バンプの
半導体チップ当たりの数は、例えば７５個とする。以上
のようにペリフェラルパッド型の半導体チップ１が構成
されている。
【００６１】上記の半導体装置１を実装する実装基板２
は、第１実施形態と同様に、例えばガラスエポキシ系材
料あるいはセラミックス系材料よりなる基板２０の上面
において、実装する半導体装置１のバンプ１２形成位置
に対応する位置に、例えば銅などからなる導電層の表面
をメッキ処理によりニッケルおよび金などにより被覆さ
れ、例えば幅が５０μｍ程度のランド（電極）２１が形
成されている。ランド２１に接続して、基板２０の表面
上あるいは裏面上、もしくは両面上などに形成されてい
る図示しないプリント配線部を有している。
【００６２】上記の半導体チップを実装するために、図
１６の模式構成図に示す超音波振動印加装置を用いて超
音波接合する。ホルダ５ａの上部に、捩り振動子４が組
付けられており、一方、ホルダ５ａの下部にはホーン３
が組付けられている。ホーン３の先端下部にはボンディ
ングツール３ａが備えられている。ボンディングツール
３ａには不図示の吸引孔が半導体チップ吸着面に形成さ
れており、この吸引孔にはボンディングツール３ａ内部
の吸引経路およびこれに連通する吸引管３ｃなどを介し
てポンプなどの吸引手段が接続され、半導体チップを吸
着することが可能な機構となっている。ホルダ５ａに
は、捩り振動の節となる部分にフランジ５ｂが接続して
設けられており、さらに支持ブラケット５ｃが接続して
設けられている。支持ブラケット５ｃは、上下駆動装置
６ａの移動テーブル６ｂに組付けされている。また、上
下駆動装置６ａの移動テーブル６ｂは、停止した状態で
図面上下方に荷重をかけることができる構造となってい
る。上記の超音波振動印加装置は、捩り振動子４で発生
させた捩り振動４ｂをボンディングツール３ａの先端の
吸着面に吸着した半導体チップに伝達する縦型超音波振
動印加装置である。
【００６３】上記の装置を用いて半導体チップ１を実装
基板２に超音波接合により実装する方法を説明する。ま
ず、図１７に示すように、移動テーブル６ｂを上下駆動
装置６ａの上方に移動させた状態で、ボンディングツー
ル３ａの吸着孔３ｂが設けられている吸着面に半導体チ
ップ１を供給し、ポンプなどの吸着孔３ｂに接続してい
る吸引手段を作動させることで、半導体チップ１のバン
プと実装基板のランドが対向するようにして、上記吸引
面により半導体チップ１の上面を吸着して保持する。
【００６４】次に、実装基板２を基台７上の所定の位置
に配置し、図示しない光学装置により半導体チップ１の
バンプと実装基板２のランドとの位置を確認して、バン
プとランドの位置合わせを行う。次に、上下駆動装置を
駆動して、バンプとランドが接するまで移動テーブル６
ｂを移動させる。このとき、図１６に示すように、移動
テーブル６ｂの移動により、予め設定した大きさの荷重
を図面上下方にかける。これにより、半導体チップ１の
バンプの先端が、実装基板２のランドに所定の荷重Ｐで
押しつけられることになる。
【００６５】次に、捩り振動子４ａを駆動させて、捩り
振動４ｂを発生させる。捩り振動４ｂは、ホルダ５ａ、
ホーン３およびボンディングツール３ａを介して伝達さ
れ、半導体チップ１に方向ＤTWへの捩り振動を印加す
る。このとき、ホルダ５ａは捩り振動の節の位置となっ
ているので、捩り振動が発生してもホルダ５ａ近傍では
捩り振動の振幅は小さく抑えられている。
【００６６】図１８（ａ）は、上記の半導体チップ１に
方向ＤTWへの捩り振動を印加するときの半導体チップ部
分を拡大した側面図であり、図１８（ｂ）は要部平面図
である。ボンディングツール３ａにより半導体チップ１
の上面に圧力Ｐを印加し、バンプ１２とランド２１を密
着させた状態で、ホーン３に接続された捩り振動子４ａ
により方向ＤTWに捩り振動する超音波振動を発生させ
る。このとき、ホーン３は方向ＤTWの振幅を増幅しなが
ら、バンプ１２とランド２１の密着箇所へ超音波振動を
印加する。
【００６７】上記において、超音波振動を印加されたこ
とによりバンプ１２とランド２１の密着箇所に摩擦熱が
発生する。この摩擦により、バンプ１２とランド２１の
表面に形成されている付着物や酸化皮膜が破壊されて表
面が平滑化される。さらに、バンプ１２は荷重と振動の
影響で潰されて変形し、最後には摩擦による熱の影響で
バンプ１２とランド２１が発熱し、相互拡散あるいは拡
散により固相接合される。このようにして、第１実施形
態と同様の図４（ａ）の断面図およびその要部拡大図で
ある図４（ｂ）に示すような半導体装置１を実装基板２
に実装した電子回路装置を製造することができる。
【００６８】半導体チップ１の大きさが１０ｍｍ角を越
えるような大きさの場合や、実装基板の配線部の配線幅
が大きい場合には、摩擦による発熱が半導体チップの上
面や実装基板の内部内線などを通して急激に発散してし
まうため、バンプとランドの接合面の温度が十分に上昇
せず、固相接合が行われないことがある。この対策とし
て、ボンディングツール３ａあるいは基台７を予め１０
０〜２００ど程度に加温しておくことで、超音波振動印
加時の摩擦熱の発散を効果的に防止することができる。
【００６９】（変形例）超音波接合に最適な荷重は、バ
ンプ１個あたり約１００ｇ前後である。このため、半導
体チップ１個あたりのバンプの数が増えると、半導体チ
ップにかける荷重を増やさなければならない。その結
果、半導体チップと実装基板との静止摩擦力が増大す
る。一般的に、バンプの数が半導体チップ１個あたり２
００個を越えると、半導体チップに超音波により捩り振
動を印加してもバンプの先端とランドの間で滑り、摩擦
が発生しない場合がある。このような場合には、図１９
に示す縦型超音波振動印加装置を用いることが好まし
い。実質的に図１６に示す装置と同様であるが、捩り振
動子４ａが、捩り振動４ｂの他に垂直振動（実装基板に
対する法線方向の振動）４ｃを発生させることができる
複合振動子となっていることが異なる。上記の捩り振動
４ｂの他に垂直振動４ｃがボンディングツールに伝達さ
れて、方向ＤTWへの捩り振動と方向ＤVTへの垂直振動が
発生し、バンプの先端とランドの間で安定した滑り摩擦
を発生させることが可能である。上記の方法は、実装基
板材料としてガラスエポキシなどの比較的柔らかい基板
を用いた場合に特に有効である。
【００７０】上記の本実施形態によれば、第１実施形態
と同様に、超音波振動印加時のバンプ一個あたりに作用
する抗力を均一化することができ、クレータリングなど
の機械的損傷を防止し、接合強度を確保しながらバンプ
を接合して電子回路装置を製造することができる。
【００７１】また、本実施形態に係る電子回路装置の製
造方法では、半導体チップ１の真上方向にホーン３や捩
り振動子４ａが配置されるため、半導体チップ１に荷重
をかけたときにホーン３が撓んで半導体チップ１と実装
基板２の平行度が変化するという従来の片支持式の超音
波印加装置が有する欠点を解決することができる。ま
た、本実施形態において用いる縦型超音波振動印加装置
は、従来の両支持式の超音波振動印加装置よりも設計や
製作が容易であるという利点もある。
【００７２】本実施形態においても、第１実施形態と同
様に、様々な形状のバンプ配列パターンにも適用するこ
とができる。
【００７３】本発明の電子回路装置の製造方法におい
て、実装基板上に実装する半導体装置としては、ＭＯＳ
トランジスタ系半導体装置、バイポーラ系半導体装置、
ＢｉＣＭＯＳ系半導体装置、ロジックとメモリを搭載し
た半導体装置など、半導体装置であれば何にでも適用可
能である。
【００７４】本発明の電子回路装置の製造方法は上記の
実施の形態に限定されない。例えば、バンプとしては、
金以外の材料を用いてもよい。パッド電極の配置箇所
は、半導体チップのペリフェラル部に限定されない。超
音波振動の振動方向は、半導体チップの対角線方向の
他、バンプ一個あたりに作用する抗力が均一化されるい
ずれの方向にも設定することができる。その他、本発明
の要旨を逸脱しない範囲で種々の変更が可能である。
【００７５】
【発明の効果】上記のように、本発明の電子回路装置の
製造方法によれば、特に実装基板としてガラスエポキシ
系材料などの硬度の低い基板を用いた場合においても、
電気的に接続する全てのパッド部にクレータリングなど
の機械的損傷を発生させることなく、接合強度を確保し
てバンプを接合することが可能である。
【図面の簡単な説明】
【図１】図１（ａ）は第１実施形態、第２実施形態およ
び従来例において実装する半導体装置の断面図であり、
図１（ｂ）は平面図である。
【図２】図２（ａ）は第１実施形態において半導体装置
を実装する工程の側面図であり、図２（ｂ）は要部平面
図である。
【図３】図３は第１実施形態において超音波振動の振動
方向とバンプの配列方向とが所定の角度となるように半
導体装置を吸引して吸着する方法を説明する模式図であ
る。
【図４】図４（ａ）は第１実施形態および第２実施形態
において製造した電子回路装置の断面図であり、図４
（ｂ）は要部拡大図である。
【図５】図５はダイシェア強度を測定する方法を説明す
る断面図である。
【図６】図６（ａ１）はバンプが半導体チップの外周部
に矩形形状に１列に配列されたバンプ配列パターンを示
す模式図であり、図６（ａ２）はＣ部拡大図である。図
６（ｂ１）はバンプが半導体チップの外周部に矩形形状
に複数列に配列されたバンプ配列パターンを示す模式図
であり、図６（ｂ２）はＣ部拡大図である。図６（ｃ
１）はバンプが半導体チップの外周部および中央部にそ
れぞれ矩形形状に１列ずつ配列たバンプ配列パターンを
示す模式図であり、図６（ｃ２）はＣ部拡大図である。
【図７】図７（ｄ１）はバンプが半導体チップ全面に配
置されるエリアパッド化されたバンプ配列パターンを示
す模式図であり、図７（ｄ２）はＣ部拡大図である。図
７（ｅ）はバンプが半導体チップの外周部に８角形形状
に１列に配列されたバンプ配列パターンを示す模式図で
ある。
【図８】図８（ｆ）はバンプが半導体チップの外周部に
矩形形状に１列に配列されたバンプ配列パターンにおい
て、一部のバンプが除かれている略矩形形状パターンを
示す模式図であり、図８（ｇ）はバンプ１２が直線形状
に１列に配列されたバンプ配列パターンを示す模式図で
ある。
【図９】図９は多角形形状に配置されたバンプ配列に対
する超音波振動方向の例を示す模式図であり、図９（ａ
１）に示す正方形形状のバンプ配列に対しては図９（ａ
２）に示すように超音波振動方向を設定でき、図９（ｂ
１）に示す正三角形形状のバンプ配列に対しては図９
（ｂ２）に示すように超音波振動方向を設定することが
できる。
【図１０】図１０は略多角形状に配列されたバンプが構
成する多角形の各辺と直交する方向毎に、複数回に分け
て超音波振動を印加する場合の超音波振動方向の例を示
す模式図であり、図１０（ａ）は正方形形状のバンプ配
列の場合、図１０（ｂ）は８角形形状のバンプ配列の場
合を示す。
【図１１】図１１は半導体チップ上にバンプを多角形形
状に配置した半導体装置を実装基板上に従来方法の超音
波接合により実装するときの図１１（ａ）はバンプが構
成する多角形の角部におけるバンプ配列を示す模式図、
図１１（ｂ）は図１１（ａ）中のＡ−Ａ’における断面
図、図１１（ｃ）は図１１（ａ）中のＢ−Ｂ’における
断面図である。
【図１２】図１２は半導体チップ上にバンプを多角形形
状に配置した半導体装置を実装基板上に本発明の超音波
接合により実装するときの図１２（ａ）はバンプが構成
する多角形の角部におけるバンプ配列を示す模式図、図
１２（ｂ）は図１２（ａ）中のＡ−Ａ’における断面
図、図１２（ｃ）は図１２（ａ）中のＢ−Ｂ’における
断面図である。
【図１３】図１３は本発明によりバンプ一個あたりに作
用する抗力が均一化されることを説明するための図１３
（ａ）はバンプ配列を示す模式図、図１３（ｂ）は図１
３（ａ）中のＡ−Ａ’における断面図、図１３（ｃ）は
図１３（ａ）中のＢ−Ｂ’における断面図である。
【図１４】図１４は本発明によりバンプ一個あたりに作
用する抗力が均一化されることを説明するための模式図
である。
【図１５】図１５は略多角形状に配列されたバンプが構
成する多角形の角部あるいは角部近傍のバンプをダミー
バンプとする場合の図１５（ａ）は模式図、図１５
（ｂ）は角部のバンプをダミーバンプとする場合のバン
プ配列、図１５（ｃ）は角部近傍のバンプをダミーバン
プとする場合のバンプ配列を示す。
【図１６】図１６は第２実施形態において用いる縦型超
音波振動印加装置の模式構成図である。
【図１７】図１７は図１６に示す縦型超音波振動印加装
置に半導体チップを吸着させる工程を示す模式構成図で
ある。
【図１８】図１８（ａ）は半導体チップに捩り振動を印
加するときの半導体チップ部分を拡大した側面図であ
り、図１８（ｂ）は要部平面図である。
【図１９】図１９は第２実施形態において用いる縦型超
音波振動印加装置の変形例の模式構成図である。
【図２０】図２０（ａ）は従来例において半導体装置を
実装する工程の側面図であり、図２０（ｂ）は要部平面
図である。
【図２１】図２１は従来例において製造した電子回路装
置の断面図である。
【図２２】図２２は従来例に係る問題点を説明するため
の断面図である。
【符号の説明】
１…半導体装置、２…実装基板、３…ホーン、３ａ…凸
部（ボンディングツール）、３ｂ…吸引孔、３ｃ…吸引
管、４…振動子、４ａ…捩り振動子、４ｂ…捩り振動、
４ｃ…垂直振動、５ａ…ホルダ、５ｂ…フランジ、５ｃ
…支持ブラケット、６ａ…上下駆動装置、６ｂ…移動テ
ーブル、７…基台、１０…半導体チップ、１１…パッド
電極、１２…バンプ、２０…基板、２１…電極、Ｄ
V （ＤV1，ＤV2，ＤV3），ＤTW，ＤVT…振動方向、ＤB
（ＤB1，ＤB2，ＤB3）…バンプ配列方向、Ｊ…ダイシェ
ア強度測定用爪、Ｋ…クラック、Ｍ…ダミーバンプ、Ｐ
…圧力、Ｒ…傾斜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山崎 洋 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5E319 AA03 AB05 BB04 CC70 GG01 5F044 KK02 LL01 LL04 QQ01

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】半導体チップの回路パターンに接続するよ
    うに、略多角形状あるいは直線状に前記半導体チップ上
    に配列して形成された複数個のバンプを有する半導体装
    置を、電極を有する実装基板上に実装した電子回路装置
    の製造方法であって、 前記バンプと前記電極とを位置合わせして前記半導体装
    置を前記実装基板上に戴置する工程と、 前記バンプと前記電極を密着させながら、前記略多角形
    状に配列されたバンプが構成する多角形の辺と平行ない
    ずれの方向とも異なる方向に、あるいは、前記直線状に
    配列されたバンプが構成する直線と平行である方向と異
    なる方向に、前記半導体装置に対して超音波振動を印加
    する工程とを有する電子回路装置の製造方法。
  2. 【請求項２】前記半導体装置に対して超音波振動を印加
    する方向が、前記超音波振動印加時の前記バンプ一個あ
    たりに作用する抗力を均一化する方向である請求項１記
    載の電子回路装置の製造方法。
  3. 【請求項３】前記バンプ一個あたりに作用する抗力を均
    一化する方向は、前記超音波振動を印加する方向に沿っ
    たバンプ間の距離が、最小のバンプ間の距離よりも大き
    くなる方向である請求項２記載の電子回路装置の製造方
    法。
  4. 【請求項４】前記半導体装置上に前記バンプが略矩形に
    配置されており、 前記半導体装置に対して超音波振動を印加する方向が、
    前記半導体チップの対角線方向である請求項１記載の電
    子回路装置の製造方法。
  5. 【請求項５】前記実装基板として、ガラスエポキシ系材
    料からなる基板に配線が形成された実装基板を用いる請
    求項１記載の電子回路装置の製造方法。
  6. 【請求項６】前記略多角形状に配列されたバンプが構成
    する多角形の辺と平行ないずれの方向とも異なる方向
    に、あるいは、前記直線状に配列されたバンプが構成す
    る直線と平行である方向と異なる方向に、前記半導体装
    置に対して超音波振動を印加する方法として、捩り振動
    を用いる請求項１記載の電子回路装置の製造方法。
  7. 【請求項７】前記半導体装置に対して超音波振動を印加
    する方法として、前記捩り振動に、さらに前記実装基板
    表面に対する法線方向の振動を複合した振動を用いる請
    求項６記載の電子回路装置の製造方法。
  8. 【請求項８】半導体チップの回路パターンに接続するよ
    うに、略多角形状に前記半導体チップ上に配列して形成
    された複数個のバンプを有する半導体装置を、電極を有
    する実装基板上に実装した電子回路装置の製造方法であ
    って、 前記バンプと前記電極とを位置合わせして前記半導体装
    置を前記実装基板上に戴置する工程と、 前記バンプと前記電極を密着させながら、前記半導体装
    置に対して超音波振動を印加する工程とを有し、 前記略多角形状に配列されたバンプが構成する多角形の
    角部あるいは角部近傍のバンプを機械的接合のみに供せ
    られるダミーバンプとする電子回路装置の製造方法。
  9. 【請求項９】半導体チップの回路パターンに接続するよ
    うに、略多角形状に前記半導体チップ上に配列して形成
    された複数個のバンプを有する半導体装置を、電極を有
    する実装基板上に実装した電子回路装置の製造方法であ
    って、 前記バンプと前記電極とを位置合わせして前記半導体装
    置を前記実装基板上に戴置する工程と、 前記バンプと前記電極を密着させながら、前記略多角形
    状に配列されたバンプが構成する多角形の各辺と直交す
    る方向毎に、複数回に分けて前記半導体装置に対して超
    音波振動を印加する工程とを有する電子回路装置の製造
    方法。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100462992B1 (ko) * 2002-03-11 2004-12-23 최영인 적층형 반도체 칩 패키지의 제조방법 및 장치
KR100462993B1 (ko) * 2002-03-11 2004-12-23 최영인 적층형 반도체 칩 패키지의 제조방법 및 장치
WO2006090805A1 (ja) * 2005-02-23 2006-08-31 Sony Corporation 振動型ジャイロセンサ
JP2006319211A (ja) * 2005-05-13 2006-11-24 Sharp Corp 半導体チップの実装構造
KR100719376B1 (ko) * 2006-01-05 2007-05-17 삼성전자주식회사 실장 불량을 줄일 수 있는 패드 구조체를 구비하는 반도체장치
KR100934064B1 (ko) * 2002-03-27 2009-12-24 파나소닉 주식회사 부품 실장 방법 및 부품 실장 장치
JP2010056580A (ja) * 2004-08-27 2010-03-11 Fujitsu Ltd 半導体チップの接合方法および接合装置
WO2016035629A1 (ja) * 2014-09-03 2016-03-10 株式会社村田製作所 モジュール部品

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030038356A1 (en) * 2001-08-24 2003-02-27 Derderian James M Semiconductor devices including stacking spacers thereon, assemblies including the semiconductor devices, and methods
US6541366B1 (en) * 2002-01-08 2003-04-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method for improving a solder bump adhesion bond to a UBM contact layer
US7276802B2 (en) * 2002-04-15 2007-10-02 Micron Technology, Inc. Semiconductor integrated circuit package having electrically disconnected solder balls for mounting
US6855578B2 (en) * 2002-08-16 2005-02-15 Texas Instruments Incorporated Vibration-assisted method for underfilling flip-chip electronic devices
US6960830B2 (en) * 2002-10-31 2005-11-01 Rohm Co., Ltd. Semiconductor integrated circuit device with dummy bumps
JP2005079527A (ja) * 2003-09-03 2005-03-24 Toshiba Corp 電子部品実装装置、電子部品実装方法および電子回路装置
US7642649B2 (en) * 2003-12-01 2010-01-05 Texas Instruments Incorporated Support structure for low-k dielectrics
US20050161815A1 (en) * 2004-01-27 2005-07-28 Joseph Sun Package of a semiconductor device with a flexible wiring substrate and method for the same
US7303400B2 (en) * 2004-01-27 2007-12-04 United Microelectronics Corp. Package of a semiconductor device with a flexible wiring substrate and method for the same
US7147735B2 (en) 2004-07-22 2006-12-12 Intel Corporation Vibratable die attachment tool
JP2006093636A (ja) * 2004-08-27 2006-04-06 Fujitsu Ltd 半導体チップの接合方法および接合装置
JP4636850B2 (ja) * 2004-10-29 2011-02-23 富士通株式会社 電子部品の実装方法
TWI278079B (en) * 2005-04-14 2007-04-01 Chipmos Technologies Inc Pillar grid array package
JP4758787B2 (ja) * 2006-03-02 2011-08-31 パナソニック株式会社 半導体集積回路
TWI310983B (en) * 2006-10-24 2009-06-11 Au Optronics Corp Integrated circuit structure, display module, and inspection method thereof
US8129220B2 (en) * 2009-08-24 2012-03-06 Hong Kong Polytechnic University Method and system for bonding electrical devices using an electrically conductive adhesive
US8939346B2 (en) * 2011-02-15 2015-01-27 International Business Machines Corporation Methods and systems involving soldering
US9726691B2 (en) * 2014-01-07 2017-08-08 International Business Machines Corporation 3D chip testing through micro-C4 interface
CN110993490A (zh) * 2019-12-30 2020-04-10 长春长光圆辰微电子技术有限公司 一种不同尺寸芯片实现异质键合的方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6181145B1 (en) * 1997-10-13 2001-01-30 Matsushita Electric Industrial Co., Ltd. Probe card
JP2001015553A (ja) * 1999-06-29 2001-01-19 Rohm Co Ltd 半導体装置の製造方法
JP4203193B2 (ja) * 1999-10-26 2008-12-24 京セラ株式会社 半導体素子の実装方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100462992B1 (ko) * 2002-03-11 2004-12-23 최영인 적층형 반도체 칩 패키지의 제조방법 및 장치
KR100462993B1 (ko) * 2002-03-11 2004-12-23 최영인 적층형 반도체 칩 패키지의 제조방법 및 장치
KR100934064B1 (ko) * 2002-03-27 2009-12-24 파나소닉 주식회사 부품 실장 방법 및 부품 실장 장치
JP2010056580A (ja) * 2004-08-27 2010-03-11 Fujitsu Ltd 半導体チップの接合方法および接合装置
WO2006090805A1 (ja) * 2005-02-23 2006-08-31 Sony Corporation 振動型ジャイロセンサ
JP2006284551A (ja) * 2005-02-23 2006-10-19 Sony Corp 振動型ジャイロセンサ
US7654139B2 (en) 2005-02-23 2010-02-02 Sony Corporation Vibratory gyrosensor having a vibration element provided with terminals
CN1969168B (zh) * 2005-02-23 2010-06-16 索尼株式会社 振动型陀螺传感器
JP2006319211A (ja) * 2005-05-13 2006-11-24 Sharp Corp 半導体チップの実装構造
KR100719376B1 (ko) * 2006-01-05 2007-05-17 삼성전자주식회사 실장 불량을 줄일 수 있는 패드 구조체를 구비하는 반도체장치
WO2016035629A1 (ja) * 2014-09-03 2016-03-10 株式会社村田製作所 モジュール部品
US9854677B2 (en) 2014-09-03 2017-12-26 Murata Manufacturing Co., Ltd. Module component

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