JP2002299362A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JP2002299362A
JP2002299362A JP2001097129A JP2001097129A JP2002299362A JP 2002299362 A JP2002299362 A JP 2002299362A JP 2001097129 A JP2001097129 A JP 2001097129A JP 2001097129 A JP2001097129 A JP 2001097129A JP 2002299362 A JP2002299362 A JP 2002299362A
Authority
JP
Japan
Prior art keywords
substrate
semiconductor chip
semiconductor device
chip
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2001097129A
Other languages
English (en)
Inventor
Tadashi Uno
正 宇野
Akira Takashima
晃 高島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2001097129A priority Critical patent/JP2002299362A/ja
Publication of JP2002299362A publication Critical patent/JP2002299362A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/06102—Disposition the bonding areas being at different heights
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

(57)【要約】 【課題】 本発明は半導体チップを基板にフリップチッ
ブ接合した構成の半導体装置及びその製造方法に関し、
基板に変形等が発生したとしも突起電極による半導体チ
ップと基板のフリップチップ接合を確実に行なうことを
課題とする。 【解決手段】 第１の半導体チップ２３を基板２２上に
複数のスタッドバンプ２５を用いてフリップチップ接合
した構成の半導体装置において、第１の半導体チップ２
３と基板２２との離間距離に対応するよう、複数のスタ
ッドバンプ２５を異なる高さとする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係り、特に半導体チップを基板にフリップチ
ッブ接合した構成の半導体装置及びその製造方法に関す
る。
【０００２】近年、半導体装置の更なる薄型化や信号伝
搬速度の高速化、及び高密度実装を図る手段として、ひ
とつのパッケージ内に同一の半導体チップ若しくは異種
の半導体チップを基板（インターポーザ）上に積層させ
た構成のマルチ・チップ・パッケージ（ＭＣＰ）が注目
されている。また、ＭＣＰにおいて半導体チップと基板
との接合方法としては、低抵抗を実現できるフリップチ
ップ接合が採用されている。このＭＣＰにおいて上記の
要求に確実に応えるためには、半導体チップと基板とを
確実にフリップチップ接合させる必要がある。
【０００３】
【従来の技術】図１は従来の一例である半導体装置１を
示しており、また図２乃至図８は半導体装置１の製造方
法を示している。図１に示すように、半導体装置１はイ
ンターポーザとなる基板２上に第１の半導体チップ３及
び第２の半導体チップ４を積層した構成のマルチ・チッ
プ・パッケージ（ＭＣＰ）タイプの半導体装置である。
基板２はＢＴレジン等の樹脂基板であり、上面には第１
及び第２の半導体チップ３，４及び封止樹脂８等が配設
されると共に、下面には外部接続端子となる半田ボール
１０が配設されている。
【０００４】第１の半導体チップ３は、基板２に対しス
タッドバンプ５を用いてフリップチップ接合されてい
る。スタッドバンプ５は、基板２に形成された配線１４
に接合される。また、第１の半導体チップ３と基板２と
の間には接着剤７が配設されている。
【０００５】第２の半導体チップ４は、第１の半導体チ
ップ３上に接着剤１５により積層配置されている。この
第２の半導体チップ４はフェイスアップで配設されてお
り、よって第２の半導体チップ４と基板２はワイヤー６
を用いて接続されている。ワイヤー６は、第２の半導体
チップ４に形成されたパッド４ａと基板２に形成された
配線１４との間に配設される。
【０００６】封止樹脂８は、第１及び第２の半導体チッ
プ３，４及びワイヤー６を封止するよう形成されてい
る。また、スタッドバンプ５及びワイヤー６は、基板２
に形成されたビア９により半田ボール１０と接続されて
いる。これにより、各半導体チップ３，４は半田ボール
１０と接続された構成となっている。
【０００７】続いて、図１に示した半導体装置１の製造
方法について説明する。
【０００８】図２は、周知のウェーハ製造工程を実施す
ることにより製造されたウェーハ１１を示している。こ
のウェーハ１１は、第１の半導体チップ３となる複数の
回路領域が形成されている。このウェーハ１１に対して
は、先ずスタッドバンプ５が形成される。図３は、スタ
ッドバンプ５が形成されたウェーハ１１を示している。
スタッドバンプ５は、ワイヤーボンディング技術を用い
て形成される。
【０００９】続いて、スタッドバンプ５が形成されたウ
ェーハ１１は、上記した回路領域毎にダイシングされ、
これによりウェーハ１１は個片化される。このダイシン
グ処理が終了すると、スタッドバンプ５の高さを均一化
するレベリング処理が実施される。このレベリング処理
は、図４に示すようにレベリングツール１６を用い、こ
のレベリングツール１６をスタッドバンプ５に当接させ
ることにより行なわれる。以上の処理により、第１の半
導体チップ３が形成される。
【００１０】尚、図示しないが、第２の半導体チップ４
も周知の製造方法によりウェーハから形成される。但
し、前記したように第２の半導体チップ４はフェイスア
ップで半導体装置１に搭載されるため、スタッドバンプ
は形成されない。
【００１１】一方、基板２はメッキ法等を用いてビア９
及び配線１４が形成される。このビア９及び配線１４が
形成された基板２には、図５に示すように接着剤７Ａが
配設される。図７に示すように、この接着剤７Ａは、基
板２上における第１の半導体チップ３の搭載位置に配設
される。尚、図５ではシート状の接着剤７Ａを用いた例
を示しているが、図６に示すようにディスペンサー１３
により液状の接着剤７Ｂを用いることも可能である。以
下、シート状の接着剤７Ａ及び液状の接着剤７Ｂを総称
して接着剤７というものとする。
【００１２】上記のように第１の半導体チップ３の製
造、及び基板２への接着剤７の配設が終了すると、接着
剤７を用いて第１の半導体チップ３を基板２に搭載す
る。図８は、第１の半導体チップ３を基板２に搭載した
状態を示している。これにより、第１の半導体チップ３
に設けられているスタッドバンプ５は、基板２に形成さ
れている配線１４に接合される。
【００１３】上記の処理が終了すると、第１の半導体チ
ップ３上に接着剤１５が配設され、この接着剤１５によ
り第２の半導体チップ４を第１の半導体チップ３上に搭
載する。この搭載処理が終了すると、第２の半導体チッ
プ４と基板２との間にワイヤー６が配設される。そし
て、続いて封止樹脂８の形成処理及び半田ボール１０の
形成処理が実施され、これにより図１に示す半導体装置
１が製造される。
【００１４】
【発明が解決しようとする課題】上記のように従来の半
導体装置１及びその製造方法では、ウェーハ１１（第１
の半導体チップ３）側にスタッドバンプ５を形成し、こ
のスタッドバンプ５に対してレベリング処理を実施する
構成とされていた。しかしながら、前記のように基板２
は樹脂基板であるため、半導体チップ３，４に比べて熱
膨張率が大きい。また、基板２の上面及び下面にはそれ
ぞれ配線１４が形成されるが、各面における配線１４の
形成面積は同一ではなく、必然的に面積差が生じてい
る。これらの理由により、基板２には反りや変形が発生
することがある。図９は、反りが発生した基板２を示し
ている。
【００１５】このように、基板２に反りや変形等が発生
した場合、第１の半導体チップ３を基板２に搭載した
際、基板２と第１の半導体チップ３との離間距離が不均
一となる。具体的には、基板２の中央位置においては基
板２と第１の半導体チップ３との離間距離は狭くなり、
基板２の外周近傍位置においては基板２と第１の半導体
チップ３との離間距離は広くなる。
【００１６】このため、従来のように第１の半導体チッ
プ３にスタッドバンプ５を配設し、このスタッドバンプ
５に対してレベリング処理を実施する構成では、基板２
の変形に起因して全てのスタッドバンプ５が基板２と電
気的に接続することができないという問題点が生じる。
【００１７】また、スタッドバンプ５を基板２に接続す
る際、変形している基板２を強制的に扁平な状態に変形
付勢した上で、第１の半導体チップ３を基板２にフリッ
プチップ接合することも考えられる。しかしながら、こ
の方法では、変形付勢を解除した時、基板２には元の形
状に戻ろうとする弾性復元力が発生し、この弾性復元力
がスタッドバンプ５と基板２との接合位置に応力として
印加されてしまう。よってこの方法では、フリップチッ
プ接合時においてはスタッドバンプ５と基板２との接合
をできるものの、フリップチップ接合後に基板に弾性復
元力が発生しスタッドバンプ５が基板２から剥離してし
まうおそれが生じる。
【００１８】本発明は上記の点に鑑みてなされたもので
あり、基板に変形等が発生したとしも突起電極による半
導体チップと基板のフリップチップ接合を確実に行ない
うる半導体装置及びその製造方法を提供することを目的
とする。
【００１９】
【課題を解決するための手段】上記した課題を解決する
ために本発明では、次に述べる各種手段を講じたことを
特徴とするものである。
【００２０】請求項１記載の発明は、半導体チップを基
板に複数の突起電極を用いてフリップチップ接合した構
成の半導体装置において、前記複数の突起電極を、前記
半導体チップと前記基板の離間距離に対応して異なる高
さとしたことを特徴とするものである。
【００２１】上記発明によれば、基板が平坦面でない場
合であっても、基板と半導体チップを突起電極により確
実に接続することができる。即ち、基板に反りや変形等
が発生することにより、また基板に内部配線が形成さる
こと等により、基板の半導体チップが搭載される面には
湾曲や凹凸が発生する。この場合には、基板と半導体チ
ップとの離間距離は全ての対向位置で同一ではなくな
る。
【００２２】本発明では、複数の突起電極の長さを半導
体チップと基板の離間距離に対応して異なる高さとして
いるため、上記のように基板が平坦面でなく、これによ
り基板と半導体チップとの離間距離が等間隔でない場合
であっても、基板と半導体チップを突起電極により確実
に接続することができる。
【００２３】また、請求項２記載の発明は、請求項１記
載の半導体装置において、前記突起電極は、スタッドバ
ンプであることを特徴とするものである。
【００２４】上記発明によれば、突起電極をスタッドバ
ンプとしたことにより、突起電極の高さを容易に異なら
せることができる。
【００２５】また、請求項３記載の発明に係る半導体装
置の製造方法は、接着剤が回路形成面側に配設された半
導体チップを形成するチップ形成工程と、前記半導体チ
ップが搭載される基板に突起電極を形成する突起電極形
成工程と、前記基板に形成された突起電極に対しレベリ
ング処理を行なうレベリング工程と、前記レベリング処
理が終了した後、前記基板に前記半導体チップを搭載
し、前記基板と前記半導体チップとを電気的に接続する
チップ搭載工程とを含むことを特徴とするものである。
【００２６】上記発明では、湾曲や凹凸が発生する基板
に対し突起電極形成工程において突起電極を形成し、レ
ベリング工程ではこの湾曲や凹凸が発生した基板に形成
された突起電極に対してレベリング処理が行なわれる。
これにより、基板に湾曲や凹凸が発生していても、レベ
リング処理の終了後における複数の突起電極の先端位置
を同一高さとすることができ、チップ搭載工程において
突起電極を半導体チップに確実に接続することができ
る。
【００２７】また、請求項４記載の発明は、請求項３記
載の半導体装置の製造方法において、前記レベリング工
程では、前記基板に発生する変形と同一形状を有したス
テージ上に前記基板を載置してレベリング処理を実施す
ることを特徴とするものである。
【００２８】突起電極は、基板をステージ上に載置され
た状態でレベリング処理される。この際、ステージが平
坦面であるとしたら、レベリング処理時に基板がステー
ジに向け押圧されると、この押圧力により基板は変形し
てステージと密着した状態（即ち、平坦状態）となる。
よって、レベリング処理が終了して上記押圧力が解除さ
れると、基板は弾性復元して複数の突起電極の先端位置
は異なった位置となってしまう。
【００２９】しかしながら本実施例によれば、基板に発
生する変形と同一形状を有したステージ上に基板を載置
してレベリング処理を実施するため、レベリング処理時
に基板が変形することはなくなる。このため、レベリン
グ処理の終了後における複数の突起電極の先端位置を同
一高さとすることができ、チップ搭載工程において突起
電極を半導体チップに確実に接続することができる。
【００３０】
【発明の実施の形態】次に本発明の実施の形態について
図面と共に説明する。
【００３１】図１０乃至図１７は本発明の一実施例であ
る半導体装置２０及びその製造方法を説明するための図
である。
【００３２】図１０は、本発明の一実施例である半導体
装置２０を示す断面図である。同図に示すように、半導
体装置２０はインターポーザとなる基板２２上に第１の
半導体チップ２３及び第２の半導体チップ２４を積層し
た構成のＭＣＰタイプの半導体装置である。
【００３３】基板２２はＢＴレジン等の樹脂基板であ
り、上面には第１及び第２の半導体チップ２３，２４及
び封止樹脂２８等が配設されると共に、下面には外部接
続端子となる半田ボール３０が配設されている。また、
図示していないが、基板２２の表面には後述するスタッ
ドバンプ２５（突起電極）及びワイヤー２６が接続され
る配線、この配線と半田ボール３０を電気的に接続する
ために基板２２を図中上下に貫通して形成されたスルー
ホール等が形成されている。
【００３４】ところで、前記したように、基板２２は樹
脂基板であるためシリコン等の半導体基板よりなる半導
体チップ２３，２４に比べて熱膨張率が大きい。また基
板２２に形成された配線は、その上面及び下面において
形成面積の差が存在している。よってこれらの理由によ
り、図１０に示すように、基板２２には反りや変形が発
生する。
【００３５】尚、図１０では基板２２に発生する反りを
誇張して図示しているが、実際に発生する反りは、基板
２２の外周位置と中央位置での高さ差（同図、矢印矢印
ΔＨで示す量）は、５０〜８０μm程度である。しかし
ながら、この程度の反りであっても、基板２２と第１の
半導体チップ２３のフリップチップ接合では大きな問題
となる。
【００３６】第１の半導体チップ２３は、後述するよう
に基板２２に形成されたスタッドバンプ２５を用いて基
板２２にフリップチップ接合されている。また、基板２
２と第１の半導体チップ２３との間には、シート状接着
剤３２が配設されている。第１の半導体チップ２３が基
板２２にフリップチップ接合されることにより、スタッ
ドバンプ２５はシート状接着剤３２を貫通して基板２２
に形成された配線に接合される。
【００３７】第２の半導体チップ２４は、第１の半導体
チップ２３と同種或いは異種の半導体チップであり、第
１の半導体チップ２３上に接着剤３５により固定され
る。これにより、基板２２上に第１の半導体チップ２３
及び第２の半導体チップ２４が順次積層された構成とな
る。
【００３８】第１の半導体チップ２３は、上記のように
フリップチップ接合されるため、フェイスダウンで基板
２２に接合される。これに対し、第２の半導体チップ２
４はフェイスアップで第１の半導体チップ２３上に搭載
される。このため、第２の半導体チップ２４と基板２２
はワイヤー２６を用いて接続される。ワイヤー２６は、
第２の半導体チップ２４に形成されたパッド２４ａと基
板２２に形成された配線との間に配設される。
【００３９】封止樹脂２８は、第１及び第２の半導体チ
ップ２３，２４及びワイヤー２６を封止するよう形成さ
れている。また、スタッドバンプ２５及びワイヤー２６
は、基板２２に形成されたビア（図示せず）により半田
ボール３０と接続されている。これにより、各半導体チ
ップ２３，２４は，外部接続端子となる半田ボール３０
と電気的に接続される。
【００４０】ここで、基板２２と第１の半導体チップ２
３を電気的に接続するスタッドバンプ２５に注目し、以
下説明する。
【００４１】図１に示すように、基板２２に湾曲状の変
形が発生した場合、基板２２の中央位置においては基板
２２と第１の半導体チップ２３との離間距離は狭くな
り、基板２２の外周近傍位置においては基板２２と第１
の半導体チップ２３との離間距離は広くなる。よって、
仮にスタッドバンプ２５の高さが全て同一であった場
合、基板２２の中央位置においては基板２２と第１の半
導体チップ２３はスタッドバンプ２５により電気的に接
続されるが、基板２２の外周近傍位置においてはスタッ
ドバンプ２５が第１の半導体チップ２３と離間し、基板
２２と第１の半導体チップ２３が電気的に接続されない
場合が発生する。
【００４２】しかしながら、本実施例に係る半導体装置
２０では、スタッドバンプ２５が基板２２と第１の半導
体チップ２３の離間距離に対応して異なる高さを有する
構成とされている。即ち、基板２２の中央位置に配設さ
れたスタッドバンプ２５Ａの高さは低く、基板２２の外
周近傍位置に配設されたスタッドバンプ２５Ｂの高さは
中央よりも高く設定されている。
【００４３】この構成とすることにより、基板２２が平
坦面でなく、これにより基板２２と第１の半導体チップ
２３との離間距離が等間隔でない場合であっても、スタ
ッドバンプ２５により基板２２と第１の半導体チップ２
３（略平坦形状とされている）とを確実に接続すること
ができる。
【００４４】また、この構成とした場合、上記のように
スタッドバンプ２５の高さを基板２２と第１の半導体チ
ップ２３の離間距離に対応して異ならせる必要がある
が、スタッドバンプ２５はワイヤーボンディング技術を
利用して形成される金属バンプ（例えば、金バンプ）で
あるため、スタッドバンプ２５の高さを容易に異ならせ
ることができる。尚、このスタッドバンプ２５の高さ調
整（レベリング）については、説明の便宜上、後述する
ものとする。
【００４５】続いて、図１０に示した半導体装置２０の
製造方法について説明する。
【００４６】図１１は、周知のウェーハ製造工程を実施
することにより製造されたウェーハ３１を示している。
このウェーハ３１は、第１の半導体チップ２３となる複
数の回路領域が形成されている。このウェーハ１１に対
しては、シート状接着剤３２が配設される。このシート
状接着剤３２は、ウェーハ１１の回路が形成された面に
配設される。また、シート状接着剤３２としては、ＡＣ
Ｆ(Anisotropic Conductive Film)或いはＮＣＦ(Non Co
nductive Film)を用いることができる。ＡＣＦは異方性
導電性（ウェーハ１１の表面に対し垂直方向の異方性導
電性）を有しており、ＮＣＦは導電性を有していない。
また、このシート状接着剤３２は、強い接着力を有して
いる。図１２は、シート状接着剤３２がウェーハ３１上
に配設された状態を示している。
【００４７】続いて、シート状接着剤３２が配設された
ウェーハ３１は、上記した回路領域毎にダイシングされ
てウェーハ３１は個片化される。これにより、シート状
接着剤３２が配設された第１の半導体チップ２３が形成
される。尚、以上の処理が、請求項に記載のチップ形成
工程に対応する。
【００４８】一方、基板２２はメッキ法等を用いて配線
３４及びビア（図示せず）が形成される。この配線３４
及びビアが形成された基板２２には、図１５に示すよう
に突起電極であるスタッドバンプ２５が配設される。
【００４９】このスタッドバンプ２５は、例えば金バン
プ等の金属バンプであり、ワイヤーボンディング技術を
利用して形成される。この際、各スタッドバンプ２５の
高さは、第１の半導体チップ２３を変形が発生している
基板２２に配設した際、基板２２と第１の半導体チップ
２３との間に発生する最も広い離間距離よりも長い寸法
となるよう形成される。
【００５０】また、図１５に示すように、スタッドバン
プ２５を形成する段階で、基板２２には既に変形（同図
に示す例では、湾曲変形）が発生している。尚、図１５
に示す状態、即ちスタッドバンプ２５を形成した直後の
状態においては、複数のスタッドバンプ２５の長さは全
て等しく設定されている。尚、以上の処理が、請求項に
記載の突起電極形成工程に対応する。
【００５１】このスタッドバンプ２５の形成処理が終了
すると、スタッドバンプ２５の高さを均一化するレベリ
ング処理が実施される。このレベリング処理は、図１６
に示すようにレベリングツール３６を用い、このレベリ
ングツール３６をスタッドバンプ２５に当接させること
により行なわれる。本実施例では、スタッドバンプ２５
を基板２２に配設しているため、レベリング処理は基板
２２をステージ３７Ａに載置した状態で実施される。
【００５２】このステージ３７Ａは、基板２２に発生す
る変形（反り）と同一形状を有した構成とされている。
前記したように、上下面に配設された配線３４の面積差
等により、基板２２には必然的に変形が発生する。
【００５３】よって、仮にこの変形が発生した基板２２
を平坦面であるステージに載置してレベリング処理を実
施すると、レベリングツール３６によりスタッドバンプ
２５がステージ３７Ａに向けて押圧されることにより、
この押圧力で基板２２は強制的に変形されて平坦なステ
ージと密着した状態（即ち、平坦状態）となる。その
後、レベリング処理が終了して上記押圧力が解除される
と、基板２２は弾性復元してまた図１５に示すような変
形状態に戻る。
【００５４】よって、レベリングツール３６によりスタ
ッドバンプ２５に対しレベリング処理を実施し、スタッ
ドバンプ２５の上端面を同一平面位置にあるようにして
も、基板２２が弾性復元した時点でスタッドバンプ２５
の先端位置は異なった位置となってしまう。
【００５５】しかしながら本実施例では、基板２２に発
生する変形と同一形状を有したステージ３７Ａ上に基板
２２を載置してレベリング処理を実施するため、レベリ
ング処理時に基板２２がレベリングによる押圧力で変形
することはなくなる。このため、レベリング処理の終了
後におけるスタッドバンプ２５の先端位置を同一高さと
することができる。
【００５６】ところで、基板２２に発生する変形は、予
め実験等により求めておくことが可能である。よって、
ステージ３７Ａの表面形状は、この実験結果に基づき形
成される。従って、ステージ３７Ａを基板２２に発生す
る変形と同一形状とすることは、容易に行なうことがで
きる。尚、以上の処理が、請求項に記載のレベリング工
程に対応する。
【００５７】上記のようにシート状接着剤３２が配設さ
れた第１の半導体チップ２３の製造、及び基板２２への
スタッドバンプ２５の形成及びこれに対するレベリング
処理が終了すると、シート状接着剤３２を用いて第１の
半導体チップ２３を基板２２にフリップチップ接合す
る。図１７は、第１の半導体チップ２３を基板２２に搭
載する直前の状態を示している。同図に示されるよう
に、基板２２に変形が発生していも、スタッドバンプ２
５の先端部は同一平面（図中、矢印Ａで示す）に位置し
ている。よって、第１の半導体チップ２３と基板２２を
確実に電気的に接続することが可能となる。尚、以上の
処理が、請求項に記載のチップ搭載工程に対応する。
【００５８】上記の処理が終了すると、第１の半導体チ
ップ２３上に接着剤３５が配設され、この接着剤３５に
より第２の半導体チップ２４を第１の半導体チップ２３
上に搭載する。この搭載処理が終了すると、第２の半導
体チップ２４と基板２２との間にワイヤー２６が配設さ
れる。そして、続いて封止樹脂２８の形成処理及び半田
ボール３０の形成処理が実施され、これにより図１０に
示す半導体装置２０が製造される。
【００５９】図１８乃至図２０は、上記してきた本発明
の適用例を示している。図１８に示す適用例は、基板４
０Ａに波状の変形が発生したものに本発明を適用した例
である。本適用例では、基板４０Ａに発生する波状の変
形に対応した波状の表面形状を有したステージ３７Ｂを
形成しておき、基板４０Ａをこのステージ３７Ｂに載置
した状態でレベリング処理を実施する。
【００６０】これにより、基板４０Ａに波状の変形が発
生していても、同図示すようにレベリングツール３６で
スタッドバンプ２５を押圧した際、基板４０Ａにこの押
圧力による変形は発生しない。このため、レベリング処
理終了後におけるスタッドバンプ２５の先端部の高さ
は、同一平面に位置することとなる。よって、基板４０
Ａと第１の半導体チップ２３との電気的接続を確実に行
なうことができる。
【００６１】図１９に示す適用例は、内部配線４１が配
設された基板４０Ｂに本発明を適用した例である。基板
自体に変形が発生していなくても、内部配線４１を形成
することにより、基板４０Ｂの表面部４２Ａに凹凸が発
生する場合がある。このような場合であっても、同図示
すようにレベリングツール３６でスタッドバンプ２５を
押圧することにより、スタッドバンプ２５の先端部の高
さを同一平面位置とすることができる。よって、基板４
０Ｂと第１の半導体チップ２３との電気的接続を確実に
行なうことができる。
【００６２】また、図２０に示す適用例は、表面部４２
Ｂに凹凸を有する基板４０Ｃに本発明を適用した例であ
る。基板４０Ｃとして積層基板を用いた場合、また半導
体基板を用いた場合には、基板４０Ｃの表面部４２Ｂに
凹凸を形成される場合がある。このような基板４０Ｃで
であっても、同図示すようにレベリングツール３６でス
タッドバンプ２５を押圧することにより、スタッドバン
プ２５の先端部の高さを同一平面位置とすることができ
る。よって、基板４０Ｃと第１の半導体チップ２３との
電気的接続を確実に行なうことができる。
【００６３】
【発明の効果】上述の如く本発明によれば、次に述べる
種々の効果を実現することができる。
【００６４】請求項１記載の発明によれば、基板が平坦
面でなく、これにより基板と半導体チップとの離間距離
が等間隔でない場合であっても、基板と半導体チップを
突起電極により確実に接続することができる。
【００６５】また、請求項２記載の発明によれば、突起
電極をスタッドバンプとしたことにより、突起電極の高
さを容易に異ならせることができる。
【００６６】また、請求項３及び請求項４記載の発明に
よれば、レベリング処理の終了後における複数の突起電
極の先端位置を同一高さとすることができ、チップ搭載
工程において突起電極を半導体チップに確実に接続する
ことができる。
【図面の簡単な説明】
【図１】従来の一例である半導体装置を示す断面図であ
る。
【図２】従来の一例である半導体装置の製造方法を説明
するための図（ウェーハを示す図）である。
【図３】従来の一例である半導体装置の製造方法を説明
するための図（スタッドバンプが形成されたウェーハを
示す図）である。
【図４】従来の一例である半導体装置の製造方法を説明
するための図（個片化された第２の半導体チップを示す
図）である。
【図５】従来の一例である半導体装置の製造方法を説明
するための図（基板への接着剤の配設方法を示す図）で
ある。
【図６】従来の一例である半導体装置の製造方法を説明
するための図（基板への接着剤の配設方法の他例を示す
図）である。
【図７】従来の一例である半導体装置の製造方法を説明
するための図（接着剤が配設された基板を示す図）であ
る。
【図８】従来の一例である半導体装置の製造方法を説明
するための図（基板に第１の半導体チップを搭載した状
態を示す図）である。
【図９】従来の問題点を説明するための図である。
【図１０】本発明の一実施例である半導体装置を示す図
である。
【図１１】本発明の一実施例である半導体装置の製造方
法を説明するための図であり、ウェーハにシート接着剤
を配設する工程を示す図である。
【図１２】本発明の一実施例である半導体装置の製造方
法を説明するための図であり、シート状接着剤が配設さ
れたウェーハを示す図である。
【図１３】本発明の一実施例である半導体装置の製造方
法を説明するための図であり、ウェーハを個片化するこ
とにより第１の半導体チップを形成する工程を示す図で
ある。
【図１４】本発明の一実施例である半導体装置の製造方
法を説明するための図であり、基板を説明するための図
である。
【図１５】本発明の一実施例である半導体装置の製造方
法を説明するための図であり、基板にスタッドバンプを
形成する工程を示す図である。
【図１６】本発明の一実施例である半導体装置の製造方
法を説明するための図であり、レベリング工程を示す図
である。
【図１７】本発明の一実施例である半導体装置の製造方
法を説明するための図であり、第１の半導体チップを基
板に搭載する工程を示す図である。
【図１８】本発明の第１の適用例を説明するための図で
ある。
【図１９】本発明の第２の適用例を説明するための図で
ある。
【図２０】本発明の第３の適用例を説明するための図で
ある。
【符号の説明】
２０ 半導体装置 ２２ 基板 ２３ 第１の半導体チップ ２４ 第２の半導体チップ ２５，２５Ａ，２５Ｂ スタッドバンプ ２６ ワイヤー ２７ 接着剤 ２８ 封止樹脂 ３０ 半田ボール ３１ ウェーハ ３４ 配線 ３５ ダイ付け材 ３６ レベリングツール ３７Ａ，３７Ｂ ステージ ４０，４０Ａ，４０Ｂ，４０Ｃ 基板 ４１ 内部配線 ４２ 表面部
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F044 KK02 KK16 LL07 QQ04 RR03

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップを基板に複数の突起電極を
    用いてフリップチップ接合した構成の半導体装置におい
    て、 前記複数の突起電極を、前記半導体チップと前記基板の
    離間距離に対応して異なる高さとしたことを特徴とする
    半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置において、 前記突起電極は、スタッドバンプであることを特徴とす
    る半導体装置。
  3. 【請求項３】 接着剤が回路形成面側に配設された半導
    体チップを形成するチップ形成工程と、 前記半導体チップが搭載される基板に突起電極を形成す
    る突起電極形成工程と、 前記基板に形成された突起電極に対しレベリング処理を
    行なうレベリング工程と、 前記レベリング処理が終了した後、前記基板に前記半導
    体チップを搭載し、前記基板と前記半導体チップとを電
    気的に接続するチップ搭載工程とを含むことを特徴とす
    る半導体装置の製造方法。
  4. 【請求項４】 請求項３記載の半導体装置の製造方法に
    おいて、 前記レベリング工程では、前記基板に発生する変形と同
    一形状を有したステージ上に前記基板を載置してレベリ
    ング処理を実施することを特徴とする半導体装置の製造
    方法。
JP2001097129A 2001-03-29 2001-03-29 半導体装置及びその製造方法 Withdrawn JP2002299362A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001097129A JP2002299362A (ja) 2001-03-29 2001-03-29 半導体装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001097129A JP2002299362A (ja) 2001-03-29 2001-03-29 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2002299362A true JP2002299362A (ja) 2002-10-11

Family

ID=18950949

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001097129A Withdrawn JP2002299362A (ja) 2001-03-29 2001-03-29 半導体装置及びその製造方法

Country Status (1)

Country Link
JP (1) JP2002299362A (ja)

Similar Documents

Publication Publication Date Title
US6221753B1 (en) Flip chip technique for chip assembly
US6555917B1 (en) Semiconductor package having stacked semiconductor chips and method of making the same
US7598121B2 (en) Method of manufacturing a semiconductor device
US7238548B2 (en) Flip-chip type semiconductor device, production process for manufacturing such flip-chip type semiconductor device, and production process for manufacturing electronic product using such flip-chip type semiconductor device
US20040245652A1 (en) Semiconductor device, electronic device, electronic appliance, and method of manufacturing a semiconductor device
KR20010098592A (ko) 반도체패키지 및 그 제조방법
JP2000299431A (ja) 半導体装置及びその製造方法
JP2001308141A (ja) 電子回路装置の製造方法
TW200836320A (en) Semiconductor device package with die receiving through-hole and connecting through hole and method of the same
JP2007067175A (ja) 半導体装置の製造方法
JP2000277649A (ja) 半導体装置及びその製造方法
KR100379823B1 (ko) 반도체집적회로장치의제조방법
JP2002184936A (ja) 半導体装置およびその製造方法
JP3092585B2 (ja) 半導体チップ吸着用ツール及び該ツールを用いた半導体装置の製造方法
KR100533847B1 (ko) 캐리어 테이프를 이용한 적층형 플립 칩 패키지
JPH10154726A (ja) 半導体装置及びその製造方法
JP4035949B2 (ja) 配線基板及びそれを用いた半導体装置、ならびにその製造方法
US20100269333A1 (en) Method for Mounting Flip Chip and Substrate Used Therein
JP4318893B2 (ja) 半導体装置及び半導体装置の製造方法
JP3419398B2 (ja) 半導体装置の製造方法
JP2002299362A (ja) 半導体装置及びその製造方法
JP2004079923A (ja) 半導体装置及びその製造方法
JP2004119550A (ja) 半導体装置およびその製造方法
JP3337922B2 (ja) 半導体装置及びその製造方法
JPH11204572A (ja) 半導体装置の実装構造体及びその製造方法

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20080603