JP2002184936A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JP2002184936A
JP2002184936A JP2000375650A JP2000375650A JP2002184936A JP 2002184936 A JP2002184936 A JP 2002184936A JP 2000375650 A JP2000375650 A JP 2000375650A JP 2000375650 A JP2000375650 A JP 2000375650A JP 2002184936 A JP2002184936 A JP 2002184936A
Authority
JP
Japan
Prior art keywords
lsi chip
chip
circuit board
lsi
underfill material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000375650A
Other languages
English (en)
Inventor
Yasuyuki Sakashita
靖之 阪下
Shinya Matsumura
信弥 松村
Yoshiaki Takeoka
嘉昭 竹岡
Kazuhiro Ishikawa
和弘 石川
Yasushi Takemura
康司 竹村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2000375650A priority Critical patent/JP2002184936A/ja
Publication of JP2002184936A publication Critical patent/JP2002184936A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 複数のＬＳＩチップを積層して、１パッケー
ジ内に収容する半導体装置の場合、２段目のＬＳＩチッ
プ以降は順次、外形サイズを小さくしていく必要があ
り、ＬＳＩチップに外形寸法の大小で制約があった。 【解決手段】 回路基板３上に第１のＬＳＩチップ４
と、その上に大きい第２のＬＳＩチップ６が積層搭載さ
れた半導体装置であって、第１のＬＳＩチップ４と回路
基板３との間隙を充填したアンダーフィル材１０の一部
は第１のＬＳＩチップ４の外周部にはみ出た形で、第１
のＬＳＩチップ４の上平面と同一面に設けられているも
のである。これにより、大きい第２のＬＳＩチップ６の
底面を受ける台座を構成し、安定に積層搭載できるもの
であり、チップ外形制約を緩和するとともに、安定的な
生産性と高い信頼性を得ることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＬＳＩチップを複数
個積層して１パッケージに収容したタイプの半導体装置
およびその製造方法に関するものであり、特に１段目の
ＬＳＩチップをフェイスダウン状態で搭載し、２段目以
降のチップはフェイスアップ状態で搭載するタイプの半
導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】従来のＬＳＩチップを複数個積層して１
パッケージに収容したタイプの半導体装置について図面
を参照しながら説明する。
【０００３】まず図５は２チップ積層タイプの半導体装
置を示す断面図であり、１段目のＬＳＩチップ、その１
段目のＬＳＩチップよりも小さいサイズの２段目のＬＳ
Ｉチップともフェイスアップ状態で実装し、回路基板へ
の接続は金属細線を用いたワイヤーボンディング法を用
いた半導体装置である。
【０００４】図５に示すように、従来の半導体装置は、
絶縁性樹脂よりなり、上面に回路配線１と、下面にその
回路配線１と基板内でビア１ａにより接続した外部端子
２とを有した回路基板３と、その回路基板３の上面にフ
ェイスアップ（主面を上側）で搭載された第１のＬＳＩ
チップ４と、第１のＬＳＩチップ４上に接着ペースト５
を介してフェイスアップで搭載された第２のＬＳＩチッ
プ６と、回路基板３の回路配線１の電極パッドと第１の
ＬＳＩチップ４、第２のＬＳＩチップ６とをそれぞれ電
気的に接続した金属細線７と、回路基板３の上面側の第
１のＬＳＩチップ４、第２のＬＳＩチップ６、および金
属細線の領域を封止した絶縁性の封止樹脂８とよりなる
ものである。なお第１のＬＳＩチップと回路基板３との
接着もまた接着ペーストで行っている。
【０００５】図５に示した半導体装置の製造方法として
は、まず上面に回路配線と、下面にその回路配線と基板
内で接続した外部端子とを有した回路基板を用意し、そ
の回路基板の上に対して、接着ペーストを用いて第１の
ＬＳＩチップをフェイスアップで接着して搭載し、次い
で、第１のＬＳＩチップの上面に対して接着ペーストを
用いて第２のＬＳＩチップをフェイスアップで接着して
積層搭載する。そして第１のＬＳＩチップ、第２のＬＳ
Ｉチップと回路基板の回路配線の電極パッドを金属細線
によりそれぞれ電気的に接続する。最後に回路基板上の
第１，第２のＬＳＩチップが搭載された面側を封止樹脂
で封止して２チップ積層タイプの半導体装置を得るもの
である。
【０００６】次に図６に示すタイプの従来の半導体装置
は、絶縁性樹脂よりなり、上面に回路配線１と、下面に
その回路配線と基板内でビア１ａにより接続した外部端
子２とを有した回路基板３と、その回路基板３の上面に
対してバンプ電極９を介してフェイスダウン（主面を下
側）で回路基板３と接続して搭載された第１のＬＳＩチ
ップ４と、第１のＬＳＩチップ４と回路基板３との間隙
を充填したアンダーフィル材１０と、第１のＬＳＩチッ
プ４上に接着ペースト５を介してフェイスアップで搭載
された第２のＬＳＩチップ６と、回路基板３の回路配線
１の電極パッドと第２のＬＳＩチップ６とを電気的に接
続した金属細線７と、回路基板３の上面側の第１のＬＳ
Ｉチップ４、第２のＬＳＩチップ６、および金属細線７
の領域を封止した絶縁性の封止樹脂８とよりなるもので
ある。
【０００７】そして図６に示した半導体装置の製造方法
としては、まず上面に回路配線と、下面にその回路配線
と基板内で接続した外部端子とを有した回路基板を用意
し、その回路基板の上面に対して、主面の電極パッド上
にバンプ電極を形成した第１のＬＳＩチップをアンダー
フィル材を介してフェイスダウン状態で接着して搭載す
る。この時、第１のＬＳＩチップと回路基板の電極パッ
ドとは電気的に接続させるものである。次いで、第１の
ＬＳＩチップの背面に対して接着ペーストを用いて第２
のＬＳＩチップをフェイスアップ状態で接着して積層搭
載する。そして第２のＬＳＩチップと回路基板の回路配
線の電極パッドを金属細線により電気的に接続する。最
後に回路基板上の第１，第２のＬＳＩチップが搭載され
た面側を封止樹脂で封止して２チップ積層タイプの半導
体装置を得るものである。
【０００８】図５，図６に示した半導体装置において、
いずれの場合も、２段目のＬＳＩチップ（第２のＬＳＩ
チップ６）の外形寸法は１段目のＬＳＩチップ（第１の
ＬＳＩチップ４）より小さく、したがって、２段目チッ
プの下には１段目チップの支えがあり、２段目チップの
金属細線７によるワイヤーボンディング時にボンディン
グの衝撃で生ずるチップに割れ、欠けのダメージを抑制
している。
【０００９】
【発明が解決しようとする課題】従来のように、複数の
ＬＳＩチップを積層して、１パッケージ内に収容する半
導体装置の場合、積層するＬＳＩチップの外形寸法は、
１段目のＬＳＩチップを最も大きく、２段目のＬＳＩチ
ップ以降は順次、外形サイズを小さくしていく必要があ
った。
【００１０】しかしながら、積層するＬＳＩチップに外
形寸法の大小で制約を設けることは、半導体装置を設計
する上で著しく応用範囲を狭めることとなる。
【００１１】ところが積層するＬＳＩチップの外形寸法
の制約をはずし、１段目のＬＳＩチップより２段目のＬ
ＳＩチップの外形が少なくとも長方形の１辺以上で大き
い場合、以下の点が課題となる。
【００１２】まず第１に、半導体装置は一層の小型、軽
量化の要望からＬＳＩチップの厚さも従来よりさらに薄
肉化が要求されている。このため、ＬＳＩチップはます
ますダメージに対する耐性が弱くなる。一方、１段目の
ＬＳＩチップより外形寸法の大きな２段目のＬＳＩチッ
プを１段目のＬＳＩチップ上にフェイスアップ状態で積
置すれば、必然的に、２段目のＬＳＩチップのワイヤー
ボンディングパッドは、１段目のＬＳＩチップの外側、
２段目のＬＳＩチップのはみ出し部（延伸部）に位置す
ることになる。この状態で２段目のＬＳＩチップにワイ
ヤーボンディングすると、ボンディング時の衝撃力で２
段目のＬＳＩチップが破壊することがある。
【００１３】第２に、２段目のＬＳＩチップのはみ出し
部（延伸部）と回路基板の上面との間は、１段目のＬＳ
Ｉチップの厚さ程度の間隙が形成されている。そのた
め、回路基板上のＬＳＩチップの外囲を樹脂封止する
際、この間隙部に未充填部やボイドを生ずることがあ
る。
【００１４】以上のような第１，第２の課題を回避する
ためには、２段目のＬＳＩチップの延伸部と回路基板上
面との間の間隙を埋める部材を供給してやればよい。し
かしこのために新たな材料や工程の追加が必要となり、
コストアップにつながることになる。
【００１５】本発明は、新規な材料や工程の追加なく、
２段目のＬＳＩチップの延伸部と回路基板上面との間の
間隙を埋める手段を提供し、前記した第１，第２の課題
を回避することで、積層するＬＳＩチップの外形寸法の
制約をなくし、１段目のＬＳＩチップより大きな２段目
のＬＳＩチップの積層を可能とした半導体装置およびそ
の製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】前記従来の課題を解決す
るために本発明の半導体装置およびその製造方法は以下
のような構成を有している。
【００１７】すなわち、本発明の半導体装置は、上面に
配線と、下面に前記配線と接続した外部端子とを有した
回路基板と、前記回路基板の上面に対して突起電極を介
してフェイスダウンで前記回路基板と接続して搭載され
た第１のＬＳＩチップと、前記第１のＬＳＩチップと前
記回路基板との間隙を充填したアンダーフィル材と、第
１のＬＳＩチップ上にフェイスアップで積層搭載された
第２のＬＳＩチップと、前記回路基板の上面配線と前記
第２のＬＳＩチップのボンディング電極とを接続した金
属細線と、前記回路基板の上面側の第１のＬＳＩチッ
プ、第２のＬＳＩチップ、および金属細線の領域を封止
した絶縁性の封止樹脂とよりなる半導体装置であって、
前記アンダーフィル材の一部は前記第１のＬＳＩチップ
の外周部にはみ出た形で、前記第１のＬＳＩチップの平
面と同一面に設けられている半導体装置である。
【００１８】また、第２のＬＳＩチップのボンディング
電極はその外周部に位置し、第１のＬＳＩチップの少な
くとも１辺から前記第２のＬＳＩチップの前記外周部が
はみ出して積層されている半導体装置である。
【００１９】また、第１のＬＳＩチップの外形サイズよ
りも第２のＬＳＩチップの外形サイズが大きく、前記第
１のＬＳＩチップの少なくとも１辺から前記第２のＬＳ
Ｉチップの一部が延伸部としてはみ出して積層されてお
り、前記第２のＬＳＩチップの延伸部と回路基板の上面
との間隙にはアンダーフィル材が設けられている半導体
装置である。
【００２０】前記構成の通り、本発明の半導体装置は、
下側のＬＳＩチップよりもサイズ的に小さいＬＳＩチッ
プをその上に積層搭載させた構造において、第１のＬＳ
Ｉチップと回路基板との間隙を充填しているアンダーフ
ィル材が第１のＬＳＩチップの上面まではみ出して形成
されており、それによって第２のＬＳＩチップの底面を
受ける台座を構成しているので、第１のＬＳＩチップの
少なくとも１辺から第２のＬＳＩチップの外周部がはみ
出して積層されても、アンダーフィル材で構成された台
座により、はみ出した第２のＬＳＩチップの底面が支持
され、安定に積層搭載されるものである。
【００２１】また本発明の半導体装置の製造方法は、上
面に配線と下面に前記配線と接続した外部端子とを有し
た回路基板の上面に対してアンダーフィル材を付設する
工程と、前記アンダーフィル材が付設された回路基板に
対して、予め電極パッド上に突起電極を形成した第１の
ＬＳＩチップをフェイスダウン状態で前記突起電極と前
記回路基板上の配線とを位置合わせし、前記第１のＬＳ
Ｉチップを前記アンダーフィル材を挟み込むように前記
回路基板に載置する工程と、前記第１のＬＳＩチップの
背面からツールにより加圧、加熱して、前記第１のＬＳ
Ｉチップの突起電極と前記回路基板の配線とを接続する
とともに、前記アンダーフィル材を軟化させ、前記アン
ダーフィル材の一部を前記第１のＬＳＩチップの外周か
らはみ出させる工程と、前記第１のＬＳＩチップの外周
からはみ出した前記アンダーフィル材の一部を前記ツー
ルにより前記第１のＬＳＩチップの平面と同一面に成形
して硬化させる工程と、前記回路基板上の第１のＬＳＩ
チップの背面上に第２のＬＳＩチップを接着して積層搭
載する工程と、前記第２のＬＳＩチップの電極パッドと
前記回路基板の配線とを金属細線で接続する工程と、前
記回路基板上の第１のＬＳＩチップ、第２のＬＳＩチッ
プおよび金属細線の領域を封止樹脂で封止する工程とよ
りなる半導体装置の製造方法である。
【００２２】また、回路基板上の第１のＬＳＩチップの
背面上に第２のＬＳＩチップを接着して積層搭載する工
程は、前記第１のＬＳＩチップの背面に第２のＬＳＩチ
ップの底面を接着するとともに、前記第１のＬＳＩチッ
プの平面と同一面に形成されたアンダーフィル材上に前
記第２のＬＳＩチップの一部を接着して積層する工程で
ある半導体装置の製造方法である。
【００２３】また、上面に配線と下面に配線と接続した
外部端子とを有した回路基板の上面に対してアンダーフ
ィル材を付設する工程は、アンダーフィル材として熱硬
化型絶縁性の樹脂フィルムを貼付する工程である半導体
装置の製造方法である。
【００２４】また、回路基板上の第１のＬＳＩチップの
背面上に第２のＬＳＩチップを接着して積層搭載する工
程は、前記第１のＬＳＩチップの外形サイズよりも大き
い外形サイズの第２のＬＳＩチップを積層搭載し、前記
第１のＬＳＩチップの少なくとも１辺から前記第２のＬ
ＳＩチップの一部が延伸部としてはみ出して積層する工
程である半導体装置の製造方法である。
【００２５】前記構成の通り、本発明の半導体装置の製
造方法は、第１のＬＳＩチップと回路基板との間隙を充
填しているアンダーフィル材を第１のＬＳＩチップの上
面まではみ出して形成するものであり、それによって第
２のＬＳＩチップの底面を受ける台座を構成しているの
で、第１のＬＳＩチップから第２のＬＳＩチップの外周
部がはみ出して積層されても、アンダーフィル材で構成
された台座により、はみ出した第２のＬＳＩチップの底
面が支持され、安定に積層搭載できるものである。
【００２６】また、アンダーフィル材で構成された台座
により、はみ出した第２のＬＳＩチップの底面が支持さ
れているため、金属細線によるワイヤーボンディング時
のダメージをなくして安定に接続できるものである。
【００２７】したがって、工程や材料を新たに追加する
ことなく、第２のＬＳＩチップである２段目チップのワ
イヤーボンディングをダメージなく行うことができ、か
つその後の樹脂封止においてもチップと基板との間に空
隙がないので、封止樹脂の未充填を防止してボイドのな
い樹脂封止ができるものである。
【００２８】
【発明の実施の形態】以下、本発明の半導体装置および
その製造方法の一実施形態について、図面を参照しなが
ら説明する。
【００２９】まず本実施形態の半導体装置について説明
する。
【００３０】図１は本実施形態の半導体装置を示す断面
図であり、２つのＬＳＩチップを１パッケージ内に積層
搭載したタイプの半導体装置である。また下側（１段
目）の第１のＬＳＩチップよりも上側（２段目）の第２
のＬＳＩチップがサイズ的に大きいものであり、少なく
とも第２のＬＳＩチップの一部分が第１のＬＳＩチップ
の１辺から延伸部としてはみ出しているものである。
【００３１】図１に示すように、上面に回路配線１と、
下面に回路配線１とビア１ａにより接続された外部端子
２とを有した絶縁性の回路基板３と、その回路基板３の
上面に対して金バンプ電極などの突起電極９を介して、
その突起電極面を下にしたフェイスダウンで回路基板３
の回路配線１と接続して搭載された第１のＬＳＩチップ
４と、第１のＬＳＩチップ４と回路基板３との間隙を充
填した絶縁性樹脂よりなるアンダーフィル材１０と、第
１のＬＳＩチップ４上に接着ペースト５を介してその主
面を上にしたフェイスアップで積層搭載された第２のＬ
ＳＩチップ６と、回路基板３の上面の回路配線１と第２
のＬＳＩチップ６のボンディング電極（図示せず）とを
電気的に接続した金属細線７と、回路基板３の上面側の
第１のＬＳＩチップ４、第２のＬＳＩチップ６、および
金属細線７の領域を封止した絶縁性のエポキシ樹脂など
の封止樹脂８とよりなる半導体装置であって、間隙を充
填したアンダーフィル材１０の一部は第１のＬＳＩチッ
プ４の外周部にはみ出た形で、第１のＬＳＩチップ４の
上平面と同一面に設けられているものである。すなわ
ち、本実施形態の半導体装置では、第１のＬＳＩチップ
４と回路基板３との間隙を充填しているアンダーフィル
材１０が第１のＬＳＩチップ４の上面まではみ出して形
成されており、それによって第２のＬＳＩチップ６の底
面を受ける台座を構成しているものである。
【００３２】また本実施形態の半導体装置は、第１のＬ
ＳＩチップ４の外形サイズよりも、その上に積層搭載さ
れた第２のＬＳＩチップ６の外形サイズが大きく、第１
のＬＳＩチップ４の少なくとも１辺から第２のＬＳＩチ
ップ６の一部が延伸部６ａとしてはみ出して積層されて
おり、第２のＬＳＩチップ６の延伸部６ａと回路基板３
の上面との間隙にはアンダーフィル材１０が充填されて
いるものである。
【００３３】また、第２のＬＳＩチップ６の主面上のボ
ンディング電極はチップ外周部に位置し、その下側に搭
載された第１のＬＳＩチップ４の少なくとも１辺から第
２のＬＳＩチップ６の外周部がはみ出して積層されてい
るものであるが、アンダーフィル材１０で構成された台
座により、はみ出した第２のＬＳＩチップ６の底面が支
持されているものであり、安定に積層搭載されているも
のである。
【００３４】以上、本実施形態の半導体装置は、下側の
ＬＳＩチップよりもサイズ的に大きいＬＳＩチップをそ
の上に積層搭載させる場合、第１のＬＳＩチップ４と回
路基板３との間隙を充填しているアンダーフィル材１０
が第１のＬＳＩチップ４の上面まではみ出して形成され
ており、それによって第２のＬＳＩチップ６の底面を受
ける台座を構成しているので、第１のＬＳＩチップ４の
少なくとも１辺から第２のＬＳＩチップ６の外周部がは
み出して積層されても、アンダーフィル材１０で構成さ
れた台座により、はみ出した第２のＬＳＩチップ６の底
面が支持され、安定に積層搭載されるものである。
【００３５】次に本実施形態の半導体装置の製造方法に
ついて説明する。
【００３６】図２，図３および図４は本実施形態の半導
体装置の製造方法を示す工程ごとの断面図である。
【００３７】まず図２（ａ）に示すように、上面に回路
配線１と下面に回路配線１と基板内部のビア１ａで接続
した外部端子２とを有した回路基板３の上面に対して熱
硬化性絶縁性樹脂よりなるフィルム状のアンダーフィル
材１０を貼付する。そしてアンダーフィル材１０が貼付
された回路基板３に対して、予めその主面の電極パッド
上に金バンプなどの突起電極９を形成した第１のＬＳＩ
チップ４を主面側を下にしたフェイスダウン状態で突起
電極９と回路基板３上の回路配線とを位置合わせする。
また貼付するフィルム状のアンダーフィル材１０の厚み
としては、搭載する第１のＬＳＩチップの厚みが２５０
［μｍ］の場合で５０［μｍ］厚としている。なお、こ
の工程では、熱硬化型の絶縁性樹脂フィルムを後工程で
搭載する第１のＬＳＩチップの外形と同じか、わずかに
大きめに貼り付けておく。また回路基板３の底面の外部
電極２はボール電極を付しているが、後で形成してもよ
く、この段階ではボール電極は必ずしも必要ではない。
【００３８】そして図２（ｂ）に示すように、第１のＬ
ＳＩチップ４をアンダーフィル材１０を挟み込むように
回路基板３の上面に載置する。そして、第１のＬＳＩチ
ップ４の背面からツール１１により加圧、加熱して、第
１のＬＳＩチップ４の突起電極９と回路基板３の回路配
線１とを接続するとともに、アンダーフィル材１０を軟
化させ、アンダーフィル材１０の一部を第１のＬＳＩチ
ップ４の外周からはみ出させる。さらに、第１のＬＳＩ
チップ４の外周からはみ出したアンダーフィル材１０の
一部をツール１１により第１のＬＳＩチップ４の上平面
と同一面に成形して、アンダーフィル材１０による台座
を形成し、アンダーフィル材を熱硬化させる。ここで基
板に貼付したフィルム状のアンダーフィル材１０の厚み
は、搭載する第１のＬＳＩチップの厚みが２５０［μ
ｍ］の場合で５０［μｍ］厚としているので、加圧によ
って第１のＬＳＩチップ４の外周からはみ出したアンダ
ーフィル材１０で第１のＬＳＩチップ４の上面と同一面
の台座を形成できるものである。またこの段階で第１の
ＬＳＩチップ４と回路基板３の回路配線とはアンダーフ
ィル材１０の硬化収縮力により、接続が得られるもので
ある。
【００３９】次に図２（ｃ）に示すように、回路基板３
上に搭載した第１のＬＳＩチップ４の露出している背面
上に第２のＬＳＩチップ６を接着ペースト５により接着
して積層搭載する。この場合、第１のＬＳＩチップ４と
回路基板３との間隙を充填しているアンダーフィル材１
０が第１のＬＳＩチップ４の上面まではみ出して形成さ
れており、それによって第２のＬＳＩチップ６の底面を
受ける台座を構成しているので、第１のＬＳＩチップ４
から第２のＬＳＩチップ６の外周部がはみ出して積層さ
れても、アンダーフィル材１０で構成された台座によ
り、はみ出した第２のＬＳＩチップ６の底面が支持さ
れ、安定に積層搭載されるものである。またここでは、
第１のＬＳＩチップ４の外形サイズよりも大きい外形サ
イズの第２のＬＳＩチップ６を積層搭載し、第１のＬＳ
Ｉチップ４の少なくとも１辺から第２のＬＳＩチップ６
の一部が延伸部６ａとしてはみ出して積層するものであ
る。
【００４０】次に図３（ａ）に示すように、第２のＬＳ
Ｉチップ６の外周部に設けられた電極パッドと回路基板
３の回路配線とを金属細線７で電気的に接続する。この
場合、第２のＬＳＩチップ６の主面上のボンディング電
極はチップ外周部に位置し、その下側に搭載された第１
のＬＳＩチップ４から第２のＬＳＩチップ６の外周部が
延伸部６ａとしてはみ出して積層されているが、アンダ
ーフィル材１０で構成された台座により、はみ出した第
２のＬＳＩチップ６の底面が支持されているため、金属
細線７によるワイヤーボンディング時のダメージをなく
して安定に接続できるものである。
【００４１】そして図３（ｂ）に示すように、回路基板
３の上面に搭載された第１のＬＳＩチップ４、第２のＬ
ＳＩチップ６および金属細線７の領域を絶縁性のエポキ
シ系の封止樹脂８で封止することにより、図１に示した
ような２つのＬＳＩチップを１パッケージ内に積層搭載
したタイプの半導体装置であって、下側（１段目）の第
１のＬＳＩチップ４よりも上側（２段目）の第２のＬＳ
Ｉチップ６がサイズ的に大きいものであり、少なくとも
第２のＬＳＩチップ６の一部分が第１のＬＳＩチップ４
の一辺から延伸部６ａとしてはみ出している積層型の半
導体装置を得るものである。
【００４２】次に図４を参照して、本実施形態の半導体
装置の製造方法において、第２のＬＳＩチップのはみ出
した底面を支持するためのアンダーフィル材による台座
の形成について説明する。
【００４３】まず図４（ａ）に示すように、第１のＬＳ
Ｉチップ４をアンダーフィル材１０を挟み込むように回
路基板３の上面に載置するとともに、第１のＬＳＩチッ
プ４の背面からツール１１により加圧、加熱して、第１
のＬＳＩチップ４の突起電極９と回路基板３の回路配線
とを接続するとともに、アンダーフィル材１０を軟化さ
せ、アンダーフィル材１０の一部を第１のＬＳＩチップ
４の外周からはみ出させる。この加圧により、溶融した
アンダーフィル材１０の一部は第１のＬＳＩチップ４の
外側に流れ出す。図４（ａ）中の矢印は溶融したアンダ
ーフィル材１０の流動によるはみ出しを示している。
【００４４】そして図４（ｂ）に示すように、第１のＬ
ＳＩチップ４の外周よりはみ出したアンダーフィル材１
０は高さ方向には加熱、加圧のためのツール１１のチッ
プ押しあて面１１ａに制限され、第１のＬＳＩチップ４
の高さと同一高さに制御された後、硬化するものであ
る。図４（ｂ）中の矢印は溶融したアンダーフィル材１
０の流動と、ツール１１のチップ押しあて面１１ａでア
ンダーフィル材１０の流動が制限された状態を示してい
る。
【００４５】なお、本実施形態において、回路基板３の
上面に対するアンダーフィル材１０の付設は、熱硬化性
絶縁性樹脂よりなるフィルムまたはシート状のアンダー
フィル材を貼付しているが、液状の同種の樹脂を塗布、
または注入により付設し、第１のＬＳＩチップ４の接着
により樹脂をはみ出させ、成形して台座を構成してもよ
い。
【００４６】以上、本実施形態の半導体装置の製造方法
は、第１のＬＳＩチップの外形サイズよりも大きい外形
サイズの第２のＬＳＩチップを積層搭載し、第１のＬＳ
Ｉチップの少なくとも１辺から第２のＬＳＩチップの一
部が延伸部としてはみ出して積層搭載する半導体装置の
製造方法であって、第１のＬＳＩチップと回路基板との
間隙を充填しているアンダーフィル材を第１のＬＳＩチ
ップの上面まではみ出して形成するものであり、それに
よって第２のＬＳＩチップの底面を受ける台座を構成し
ているので、第１のＬＳＩチップから第２のＬＳＩチッ
プの外周部がはみ出して積層されても、アンダーフィル
材で構成された台座により、はみ出した第２のＬＳＩチ
ップの底面が支持され、安定に積層搭載できるものであ
る。
【００４７】また、アンダーフィル材で構成された台座
により、はみ出した第２のＬＳＩチップの底面が支持さ
れているため、金属細線によるワイヤーボンディング時
のダメージをなくして安定に接続できるものである。
【００４８】したがって、工程や材料を新たに追加する
ことなく、第２のＬＳＩチップである２段目チップのワ
イヤーボンディングをダメージなく行うことができ、か
つその後の樹脂封止においてもチップと基板との間に空
隙がないので、封止樹脂の未充填を防止してボイドのな
い樹脂封止ができるものである。
【００４９】
【発明の効果】以上のように本発明の半導体装置は、下
側のＬＳＩチップよりもサイズ的に小さいＬＳＩチップ
をその上に積層搭載させた構造において、第１のＬＳＩ
チップと回路基板との間隙を充填しているアンダーフィ
ル材が第１のＬＳＩチップの上面まではみ出して形成さ
れており、それによって第２のＬＳＩチップの底面を受
ける台座を構成しているので、第１のＬＳＩチップの少
なくとも１辺から第２のＬＳＩチップの外周部がはみ出
して積層されても、アンダーフィル材で構成された台座
により、はみ出した第２のＬＳＩチップの底面が支持さ
れ、安定に積層搭載されるものである。またはみ出した
アンダーフィル材の存在により未充填ボイドのない半導
体装置を得ることができる。
【００５０】また本発明の半導体装置の製造方法によ
り、第１のＬＳＩチップと回路基板との間隙を充填して
いるアンダーフィル材を第１のＬＳＩチップの上面まで
はみ出して形成するものであり、それによって第２のＬ
ＳＩチップの底面を受ける台座を構成しているので、第
１のＬＳＩチップから第２のＬＳＩチップの外周部がは
み出して積層されても、アンダーフィル材で構成された
台座により、はみ出した第２のＬＳＩチップの底面が支
持され、安定に積層搭載できるものである。また、アン
ダーフィル材で構成された台座により、はみ出した第２
のＬＳＩチップの底面が支持されているため、金属細線
によるワイヤーボンディング時のダメージをなくして安
定に接続できるものである。したがってＬＳＩチップを
積層する半導体装置のチップ外形制約を緩和するととも
に、安定的な生産性と高い信頼性を得ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体装置を示す断面図
【図２】本発明の一実施形態の半導体装置の製造方法を
示す断面図
【図３】本発明の一実施形態の半導体装置の製造方法を
示す断面図
【図４】本発明の一実施形態の半導体装置の製造方法を
示す断面図
【図５】従来の半導体装置を示す断面図
【図６】従来の半導体装置を示す断面図
【符号の説明】
１ 回路配線 １ａ ビア ２ 外部端子 ３ 回路基板 ４ 第１のＬＳＩチップ ５ 接着ペースト ６ 第２のＬＳＩチップ ６ａ 延伸部 ７ 金属細線 ８ 封止樹脂 ９ バンプ電極 １０ アンダーフィル材 １１ ツール １１ａ チップ押しあて面
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 23/31 (72)発明者 竹岡 嘉昭 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 石川 和弘 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 竹村 康司 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 Ｆターム(参考） 4M109 AA02 BA03 CA22 DB15 EA11 5F061 AA02 BA03 CA22

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 上面に配線と、下面に前記配線と接続し
    た外部端子とを有した回路基板と、 前記回路基板の上面に対して突起電極を介してフェイス
    ダウンで前記回路基板と接続して搭載された第１のＬＳ
    Ｉチップと、 前記第１のＬＳＩチップと前記回路基板との間隙を充填
    したアンダーフィル材と、 第１のＬＳＩチップ上にフェイスアップで積層搭載され
    た第２のＬＳＩチップと、 前記回路基板の上面配線と前記第２のＬＳＩチップのボ
    ンディング電極とを接続した金属細線と、 前記回路基板の上面側の第１のＬＳＩチップ、第２のＬ
    ＳＩチップ、および金属細線の領域を封止した絶縁性の
    封止樹脂とよりなる半導体装置であって、 前記アンダーフィル材の一部は前記第１のＬＳＩチップ
    の外周部にはみ出た形で、前記第１のＬＳＩチップの平
    面と同一面に設けられていることを特徴とする半導体装
    置。
  2. 【請求項２】 第２のＬＳＩチップのボンディング電極
    はその外周部に位置し、第１のＬＳＩチップの少なくと
    も１辺から前記第２のＬＳＩチップの前記外周部がはみ
    出して積層されていることを特徴とする請求項１に記載
    の半導体装置。
  3. 【請求項３】 第１のＬＳＩチップの外形サイズよりも
    第２のＬＳＩチップの外形サイズが大きく、前記第１の
    ＬＳＩチップの少なくとも１辺から前記第２のＬＳＩチ
    ップの一部が延伸部としてはみ出して積層されており、
    前記第２のＬＳＩチップの延伸部と回路基板の上面との
    間隙にはアンダーフィル材が設けられていることを特徴
    とする請求項１に記載の半導体装置。
  4. 【請求項４】 上面に配線と下面に前記配線と接続した
    外部端子とを有した回路基板の上面に対してアンダーフ
    ィル材を付設する工程と、 前記アンダーフィル材が付設された回路基板に対して、
    予め電極パッド上に突起電極を形成した第１のＬＳＩチ
    ップをフェイスダウン状態で前記突起電極と前記回路基
    板上の配線とを位置合わせし、前記第１のＬＳＩチップ
    を前記アンダーフィル材を挟み込むように前記回路基板
    に載置する工程と、 前記第１のＬＳＩチップの背面からツールにより加圧、
    加熱して、前記第１のＬＳＩチップの突起電極と前記回
    路基板の配線とを接続するとともに、前記アンダーフィ
    ル材を軟化させ、前記アンダーフィル材の一部を前記第
    １のＬＳＩチップの外周からはみ出させる工程と、 前記第１のＬＳＩチップの外周からはみ出した前記アン
    ダーフィル材の一部を前記ツールにより前記第１のＬＳ
    Ｉチップの平面と同一面に成形して硬化させる工程と、 前記回路基板上の第１のＬＳＩチップの背面上に第２の
    ＬＳＩチップを接着して積層搭載する工程と、 前記第２のＬＳＩチップの電極パッドと前記回路基板の
    配線とを金属細線で接続する工程と、 前記回路基板上の第１のＬＳＩチップ、第２のＬＳＩチ
    ップおよび金属細線の領域を封止樹脂で封止する工程と
    よりなることを特徴とする半導体装置の製造方法。
  5. 【請求項５】 回路基板上の第１のＬＳＩチップの背面
    上に第２のＬＳＩチップを接着して積層搭載する工程
    は、前記第１のＬＳＩチップの背面に第２のＬＳＩチッ
    プの底面を接着するとともに、前記第１のＬＳＩチップ
    の平面と同一面に形成されたアンダーフィル材上に前記
    第２のＬＳＩチップの一部を接着して積層する工程であ
    ることを特徴とする請求項４に記載の半導体装置の製造
    方法。
  6. 【請求項６】 上面に配線と下面に配線と接続した外部
    端子とを有した回路基板の上面に対してアンダーフィル
    材を付設する工程は、アンダーフィル材として熱硬化型
    絶縁性の樹脂フィルムを貼付する工程であることを特徴
    とする請求項４に記載の半導体装置の製造方法。
  7. 【請求項７】 回路基板上の第１のＬＳＩチップの背面
    上に第２のＬＳＩチップを接着して積層搭載する工程
    は、前記第１のＬＳＩチップの外形サイズよりも大きい
    外形サイズの第２のＬＳＩチップを積層搭載し、前記第
    １のＬＳＩチップの少なくとも１辺から前記第２のＬＳ
    Ｉチップの一部が延伸部としてはみ出して積層する工程
    であることを特徴とする請求項４に記載の半導体装置の
    製造方法。
JP2000375650A 2000-12-11 2000-12-11 半導体装置およびその製造方法 Pending JP2002184936A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000375650A JP2002184936A (ja) 2000-12-11 2000-12-11 半導体装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000375650A JP2002184936A (ja) 2000-12-11 2000-12-11 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2002184936A true JP2002184936A (ja) 2002-06-28

Family

ID=18844632

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000375650A Pending JP2002184936A (ja) 2000-12-11 2000-12-11 半導体装置およびその製造方法

Country Status (1)

Country Link
JP (1) JP2002184936A (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005539403A (ja) * 2002-09-17 2005-12-22 チップパック，インク． 積み重ねられたパッケージ間のワイヤボンド相互接続を有する半導体マルチパッケージモジュール
US8143100B2 (en) 2002-09-17 2012-03-27 Chippac, Inc. Method of fabricating a semiconductor multi-package module having wire bond interconnect between stacked packages
US8803304B2 (en) 2010-06-29 2014-08-12 Shinko Electric Industries Co., Ltd. Semiconductor package and manufacturing method thereof
JP2015095655A (ja) * 2013-11-14 2015-05-18 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 半導体パッケージ及びその製造方法
JP2015153811A (ja) * 2014-02-12 2015-08-24 新光電気工業株式会社 半導体装置及びその製造方法
US9461029B2 (en) 2014-06-27 2016-10-04 Samsung Electronics Co., Ltd. Semiconductor packages and methods for fabricating the same
JP2017022300A (ja) * 2015-07-14 2017-01-26 新光電気工業株式会社 電子部品装置及びその製造方法
JP2017022301A (ja) * 2015-07-14 2017-01-26 新光電気工業株式会社 電子部品装置及びその製造方法
US20220059493A1 (en) * 2020-08-19 2022-02-24 Kioxia Corporation Semiconductor device and manufacturing method thereof

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4800625B2 (ja) * 2002-09-17 2011-10-26 スタッツ・チップパック・インコーポレイテッド 積み重ねられたパッケージ間のワイヤボンド相互接続を有する半導体マルチパッケージモジュール及びその形成方法
US8143100B2 (en) 2002-09-17 2012-03-27 Chippac, Inc. Method of fabricating a semiconductor multi-package module having wire bond interconnect between stacked packages
JP2005539403A (ja) * 2002-09-17 2005-12-22 チップパック，インク． 積み重ねられたパッケージ間のワイヤボンド相互接続を有する半導体マルチパッケージモジュール
US8803304B2 (en) 2010-06-29 2014-08-12 Shinko Electric Industries Co., Ltd. Semiconductor package and manufacturing method thereof
US9515057B2 (en) 2013-11-14 2016-12-06 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacturing the semiconductor package
JP2015095655A (ja) * 2013-11-14 2015-05-18 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 半導体パッケージ及びその製造方法
KR20150055857A (ko) * 2013-11-14 2015-05-22 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR102147354B1 (ko) * 2013-11-14 2020-08-24 삼성전자 주식회사 반도체 패키지 및 그 제조 방법
JP2015153811A (ja) * 2014-02-12 2015-08-24 新光電気工業株式会社 半導体装置及びその製造方法
US9461029B2 (en) 2014-06-27 2016-10-04 Samsung Electronics Co., Ltd. Semiconductor packages and methods for fabricating the same
JP2017022300A (ja) * 2015-07-14 2017-01-26 新光電気工業株式会社 電子部品装置及びその製造方法
JP2017022301A (ja) * 2015-07-14 2017-01-26 新光電気工業株式会社 電子部品装置及びその製造方法
US20220059493A1 (en) * 2020-08-19 2022-02-24 Kioxia Corporation Semiconductor device and manufacturing method thereof
US11837569B2 (en) * 2020-08-19 2023-12-05 Kioxia Corporation Semiconductor device and manufacturing method thereof

Similar Documents

Publication Publication Date Title
US6583502B2 (en) Apparatus for package reduction in stacked chip and board assemblies
KR100356771B1 (ko) 반도체장치 및 그의 제조방법
US8841776B2 (en) Stacked semiconductor chips having double adhesive insulating layer interposed therebetween
JP2002289769A (ja) 積層型半導体装置およびその製造方法
US20040200885A1 (en) Methods for assembling semiconductor devices in stacked arrangements by positioning spacers therebetween
JP4076841B2 (ja) 半導体装置の製造方法
JP2004356529A (ja) 半導体装置および半導体装置の製造方法
JP2002222914A (ja) 半導体装置及びその製造方法
JP2003078105A (ja) スタックチップモジュール
JP2004296897A (ja) 半導体装置、電子デバイス、電子機器および半導体装置の製造方法
JP2000332055A (ja) フリップチップ実装構造及び実装方法
JP4175138B2 (ja) 半導体装置
US7659620B2 (en) Integrated circuit package employing a flexible substrate
JP2002270717A (ja) 半導体装置
JP3914431B2 (ja) 半導体装置の製造方法
JP2002184936A (ja) 半導体装置およびその製造方法
JP2004193363A (ja) 半導体装置及びその製造方法
JP3910391B2 (ja) 積層型半導体装置
JPH10154726A (ja) 半導体装置及びその製造方法
JP2001015677A (ja) 半導体装置
JP2004079923A (ja) 半導体装置及びその製造方法
JP2002237566A (ja) 半導体装置の３次元実装構造体とその製造方法
JP3419398B2 (ja) 半導体装置の製造方法
JP2001077295A (ja) 半導体装置の製造方法
JP2002289766A (ja) 積層型半導体装置およびその製造方法

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20031216