JP2001015677A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2001015677A
JP2001015677A JP18077599A JP18077599A JP2001015677A JP 2001015677 A JP2001015677 A JP 2001015677A JP 18077599 A JP18077599 A JP 18077599A JP 18077599 A JP18077599 A JP 18077599A JP 2001015677 A JP2001015677 A JP 2001015677A
Authority
JP
Japan
Prior art keywords
wiring board
semiconductor
wiring
semiconductor device
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP18077599A
Other languages
English (en)
Inventor
Fumitaka Ueno
文隆 上野
Hiroaki Koizumi
裕昭 小泉
Hiroyuki Hirai
浩之 平井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP18077599A priority Critical patent/JP2001015677A/ja
Publication of JP2001015677A publication Critical patent/JP2001015677A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/15165—Monolayer substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 複数の半導体素子が高密度に実装され、モジ
ュールの小型化、高機能化が実現される半導体装置を提
供する。 【解決手段】 本発明の半導体装置では、配線基板１の
主面に第１の半導体チップ３がフェースダウンで配置さ
れ、金ボールバンプ４を介してフリップチップ接続さ
れ、この半導体チップ３の上面に第２の半導体チップ６
が配置され、裏面同士が接着・固定されている。そし
て、上段の半導体チップ６は配線基板１の接続パッド２
とワイヤボンディングされている。また、下段の半導体
チップ３と配線基板１との間に接着性樹脂層９が形成さ
れ、その上にダイ電位供給用の配線層１０が導電性ペー
ストにより形成され、上下段の半導体チップの各側面と
配線基板１のダイ電位供給用接続パッド２ａとが接続さ
れている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係わ
り、特に複数の半導体素子が多段に実装され、実装密度
の高い半導体装置に関する。
【０００２】
【従来の技術】従来から、半導体素子のような実装部品
の複数個を、一枚の配線基板の同一の面に搭載・実装し
た半導体装置（マルチチップモジュール）では、部品を
一箇所に１個ずつ１段で実装するのが一般的であるた
め、実装用の配線基板が、全部品の設置面積＋αの面積
を有することが必要であった。
【０００３】
【発明が解決しようとする課題】そのため、従来の半導
体装置において、モジュールを小型化および高機能化し
ようとしても、実装用基板の面積を、全部品の設置面積
の合計値以下に小さくすることができないという問題が
あった。
【０００４】また最近、実装密度を高めるために、半導
体チップ（ベアチップ）を重ねて多段に実装した半導体
装置が開発されているが、このような装置では、各段の
半導体チップのダイ電位を確保することが難しいため、
機能が不安定になるという問題があった。
【０００５】本発明は、これらの問題を解決するために
なされたもので、複数の半導体素子が高密度に実装さ
れ、モジュールの小型化、高機能化が実現される半導体
装置を提供することを目的とする。
【０００６】また、各段の半導体素子のダイ電位が容易
に確保され、安定した機能を有する半導体装置を提供す
ることを目的とする。
【０００７】
【課題を解決するための手段】本発明の第１の発明の半
導体装置は、少なくとも一方の主面に配線層が形成され
た配線基板と、厚さ方向に多段に重ねて配置され、互い
に当接する面が接着された状態で、前記配線基板の配線
層形成面に搭載された複数個の半導体素子と、前記各段
に配置された半導体素子の電極端子と、前記配線基板の
接続端子とをそれぞれ接続する接続手段と、最下段に配
置された半導体素子と前記配線基板との間に形成された
接着性樹脂層とを備えたことを特徴とする。
【０００８】第２の本発明の半導体装置は、少なくとも
一方の主面に配線層が形成された配線基板と、電極端子
形成面が同じ向きになるように、かつ下から上へ順に小
サイズになるように、厚さ方向に多段に重ねて配置さ
れ、前記配線基板の配線層形成面にフェースアップで搭
載された複数個の半導体素子と、前記各段に配置された
半導体素子の電極端子と、前記配線基板の接続端子とを
それぞれ接続するボンディングワイヤとを備え、最上段
を除いた各段の半導体素子が、前記電極端子が形成され
た面にダイ電位供給用の電極端子を有し、かつこの電極
端子上に上段の半導体素子が配置されて接続されている
ことを特徴とする。
【０００９】第１の発明の半導体装置において、最下段
に配置された半導体素子の電極端子と配線基板の接続端
子とを接続する手段としては、バンプ（突起電極）を用
いることが望ましい。
【００１０】バンプを形成しこのバンプを介して接合す
る方法としては、例えば、以下に示す方法を採ることが
できる。第１の方法では、半導体素子のＡｌ等の電極端
子上に、金ボールバンプを形成し、一方配線基板の接続
端子上に、Ａｇペースト等の導電性ペースト層を印刷に
より形成する。そして、半導体素子側の金ボールバンプ
を配線基板側の導電性ペースト層に当接し、加熱・加圧
して接合する。
【００１１】第２の方法では、配線基板の接続端子上
に、Ａｇペースト等の導電性ペーストの印刷により、あ
るいは銅メッキによりバンプを形成する。そして、この
ように基板側に形成されたバンプに、半導体素子の電極
端子を当接させ、絶縁性または導電性の接着剤を用いて
接着・固定する。この方法では、半導体素子側に加工を
加える必要がないので、安価な材料を使用することがで
きるうえに、工数も削減することができ、低コスト化に
繋がる。またこの方法では、基板側のバンプと半導体素
子の電極端子とを接着するための接着剤として、径 3〜
5μm の導電性粒子を含む導電性接着剤（異方性導電ペ
ースト）を使用することができる。このような導電性の
接着剤を使用した場合には、バンプの接続信頼性がさら
に向上する。
【００１２】さらに、第３の方法として、半導体素子の
Ａｌ電極端子上に、金またははんだのボールバンプを形
成し、これらのバンプを直接配線基板の接続端子に押し
当て、熱を加えて圧着する。超音波を加えながら熱圧着
することも可能である。
【００１３】第１の発明において、各段に配置された半
導体素子のダイ電位が同じであるか、あるいはいずれか
の半導体素子のダイ電位がフローティングである場合に
は、以下に示す構造として、ダイ電位を供給することが
できる。すなわち、半導体素子と配線基板との間に形成
された接着性樹脂層の上に、下段に配置された半導体素
子の側面から配線基板に亘って、導電性ペーストを塗布
し、硬化させることにより、ダイ電位供給用の配線層を
形成する。そして、この配線層により、下段に配置され
た半導体素子と配線基板の配線層（接続端子）とを接続
する。
【００１４】第２の発明の半導体装置において、下段の
半導体素子の電極端子形成面（表面）に形成されたダイ
電位供給用の電極端子と、その上に搭載・配置された上
段の半導体素子との接続は、銀ペーストのような導電性
ペーストまたは導電性フィルムを用いて行なうことが望
ましい。また、ダイ電位供給用の電極端子と、配線基板
のダイ電位供給用の端子との電気的接続は、ワイヤボン
ディング等により行なわれる。
【００１５】本発明の半導体装置においては、複数個の
半導体素子が厚さ方向に多段に重ねて配置され、これら
が配線基板の同一の面に搭載・実装されているので、半
導体素子の実装効率が向上され、実装用の配線基板の面
積を、全実装部品の面積の合計よりも小さくすることが
できる。そして、モジュールの小型化および高機能化を
実現することができる。
【００１６】さらに、第２の本発明の半導体装置では、
上段に配置された半導体素子のダイ電位が容易に供給・
確保されるので、機能をより安定化することができる。
また、配線基板に凹部（キャビティ部）を設け、その内
部に多段に配置された半導体素子を配置するとともに、
凹部内に周設された段差部に接続端子を配設して、半導
体素子の電極端子と接続することで、電極端子数が多い
半導体素子の多段実装を容易に行なうことができる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。
【００１８】図１は、本発明の第１の実施例の概略構成
を示す断面図である。
【００１９】図において、符号１は配線基板を示し、こ
れは、樹脂含浸ガラスクロス基板のような絶縁基板の少
なくとも一方の主面に、銅箔のフォトエッチング等の方
法で、接続パッド２のような配線層が形成された構造を
有している。そして、このような配線基板１の配線層形
成面に、第１の半導体チップ３がフェースダウンで配置
され、金ボールバンプ４を介してフリップチップ接続さ
れている。すなわち、図２に拡大して示すように、第１
の半導体チップ３のＡｌ電極３ａ上に、金ボールバンプ
４が形成され、このバンプが、配線基板１の接続パッド
２上に印刷・形成されたＡｇペースト等の導電性ペース
ト層５に当接され、加圧・加熱により接合されている。
【００２０】また、この第１の半導体チップ３の上面
（裏面）に、第２の半導体チップ６がフェースアップで
配置され、これらの半導体チップ３、６の裏面同士が、
接着剤７により接着・固定されている。そして、上段に
配置された第２の半導体チップ６のＡｌ電極６ａと配線
基板１の接続パッド２とが、ボンディングワイヤ８によ
り接続されている。
【００２１】さらに、下段に配置された第１の半導体チ
ップ３と配線基板１との間には、接着性樹脂層９が形成
されている。接着性樹脂としては、エポキシ樹脂のよう
な熱硬化性の樹脂が用いられる。そして、この樹脂を、
下段の半導体チップ３と配線基板１との間隙に注入・充
填し、加圧しながら加熱することにより、下段の半導体
チップ３の側面を覆い、上端が上段の半導体チップ６の
側面に達する接着性樹脂層９が形成されている。
【００２２】さらに、この接着性樹脂層９の上に、ダイ
電位供給用の配線層１０が導電性ペーストにより形成さ
れている。そしてこの配線層１０により、下段および上
段の半導体チップ３、６の各側面と、配線基板１の所定
の接続パッド（ダイ電位供給用接続パッド２ａ）とが接
続されている。
【００２３】このように構成される第１の実施例におい
ては、２個の半導体チップが上下２段に重ねて配置さ
れ、これらが配線基板１の同一の面上に搭載され、実装
されているので、半導体チップの実装効率が向上し、マ
ルチチップモジュールの小型化および高機能化を実現す
ることができる。
【００２４】また、下段の半導体チップ３と配線基板１
との間に充填・形成された接着性樹脂層９の上に、導電
性ペーストにより配線層１０が形成され、この配線層１
０により、下段および上段の半導体チップ３、６にそれ
ぞれダイ電位が供給されるので、機能がより安定化され
た半導体装置が得られる。
【００２５】第２の実施例の半導体装置では、図３に拡
大して示すように、配線基板１の接続パッド２上に、Ａ
ｇペースト等の導電性ペーストの印刷により、あるいは
銅メッキによりバンプ１１が形成され、このように基板
側に形成されたバンプ１１が、下段に配置された第１の
半導体チップ３のＡｌ電極３ａに圧接され、接合されて
いる。なお、このようなバンプ１１と半導体チップ３の
Ａｌ電極３ａとを、絶縁性または導電性の接着剤を用い
て接着することも可能である。特に、接着剤としては、
径 3〜 5μm の導電性粒子を含む導電性の接着剤の使用
が望ましい。このような導電性の接着剤の使用により、
バンプ１１の接続信頼性がいっそう向上する。
【００２６】また、下段の半導体チップ３と配線基板１
との間には、接着性樹脂層９が形成されている。このよ
うなフリップチップ接続部を形成するには、前記したよ
うに、配線基板１の接続パッド２上に導電性ペーストの
印刷等によりバンプ１１を形成した後、バンプ形成面
に、エポキシ樹脂のような熱硬化性の接着性樹脂を塗布
し、その上に下段の半導体チップ３をフェースダウンで
搭載し、Ａｌ電極３ａをバンプ１１に当接させ、加圧し
ながら加熱して接合させる。なお、その他の部分は、第
１の実施例と同様に構成されているので、説明を省略す
る。
【００２７】第２の実施例においては、第１の実施例と
同様に、半導体チップの実装効率が向上し、モジュール
の小型化および高機能化を実現することができるうえ
に、配線基板１側にバンプ１１が形成され、半導体チッ
プの電極上に加工を加える必要がない。したがって、安
価な材料を使用することができるうえに、工数も削減さ
れ、低コスト化に繋がる。
【００２８】次に、本発明の第３および第４の実施例に
ついて説明する。
【００２９】第３の実施例の半導体装置においては、図
４および図５にそれぞれ示すように、第１の半導体チッ
プ３の電極形成面（表面）に、ダイ電位供給用の電極パ
ッド１２が形成されている。そして、この半導体チップ
３が、セラミック配線基板のような配線基板１のダイパ
ッド上に、フェースアップで搭載・配置され、Ａｇペー
ストのような導電性ペースト（図示を省略。）により接
着・固定されている。
【００３０】また、第１の半導体チップ３上に、この半
導体チップより小サイズの第２の半導体チップ６が、フ
ェースアップで搭載され、エポキシ系またはアクリル系
の接着剤（図示を省略。）により接着されている。そし
て、この上段に配置された第２の半導体チップ６の裏面
の一部が、下段の第１の半導体チップ３に形成されたダ
イ電位供給用電極パッド１２に当接されており、Ａｇペ
ーストのような導電性ペーストまたは導電性フィルム
（図示を省略。）を介して接続されている。
【００３１】さらに、下段および上段の半導体チップ
３、６のＡｌ電極３ａ、６ａと配線基板１の所定の接続
パッド２とが、ボンディングワイヤ８により接続されて
おり、下段の半導体チップ３に形成されたダイ電位供給
用電極パッド１２と、配線基板１のダイ電位供給用接続
パッド２ａとも、ボンディングワイヤ８により接続され
ている。
【００３２】ここで、上下段の半導体チップの電極に、
同一の信号が供給される場合には、接続パッド２を共有
化し、各段の半導体チップ素子で共有できる接続パッド
２に、複数本のボンディングワイヤ８を接続することが
可能である。これにより、配線基板１の配線パターンの
設計をより単純化し、さらに小型化を実現することがで
きる。
【００３３】このように構成される第３の実施例におい
ては、２個の半導体チップが上下２段に重ねて配置さ
れ、これらが配線基板１の同一の面に搭載・実装されて
いるので、半導体チップの実装密度が向上している。ま
た、上段の半導体チップ６が、下段の半導体チップ３の
表面に形成されたダイ電位供給用の電極パッド１２に接
続されているので、上段に配置された半導体チップ６の
ダイ電位の供給も容易であり、より安定した機能を実現
することが可能である。
【００３４】さらに、上段および下段の半導体チップの
Ａｌ電極が高密度に配置され、配線基板１側の接続パッ
ド２数も大幅に増大して、これらの間のワイヤボンディ
ングが煩雑になり過ぎた場合には、以下に示すように、
配線基板１に段差部を有する凹部（キャビティ部）を設
け、接続パッド２を上下２段に分けて配設することで、
より簡易な構造とすることができる。
【００３５】すなわち、第４の実施例の半導体装置にお
いては、図６に示すように、配線基板１の中央部に、深
さ方向の中間部に段差部１３を有する凹部１４が設けら
れている。また、凹部１４内に周設された段差部１３に
は、接続パッド２の一部（下段に配置される半導体チッ
プとの接続用パッド）が配設されている。なお、凹部１
４の形成は、樹脂含浸ガラスクロス配線基板では、成形
後の配線基板の座ぐり加工により、行なうことができ
る。また、セラミック配線基板では、所定の形状に加工
された複数枚のグリーンシートを積層成形することによ
り、成形と同時に容易に形成することができる。
【００３６】このような配線基板１の凹部１４内に、第
３の実施例と同様に、上下２段に重ねて配置された第１
および第２の半導体チップ３、６が、フェースアップで
配置され、接着・固定されている。そして、下段の半導
体チップ３のＡｌ電極３ａと配線基板１の段差部１３に
配設された接続パッド２とが、ボンディングワイヤ８に
より接続され、上段の半導体チップ６のＡｌ電極６ａと
配線基板１の通常の領域に配設された接続パッド２と
が、ボンディングワイヤ８により接続されている。さら
に、下段の半導体チップ３に形成されたダイ電位供給用
電極パッド１２と、配線基板１の段差部１３に形成され
たダイ電位供給用接続パッド２ａとも、ボンディングワ
イヤ８により接続されている。
【００３７】このように構成される第４の実施例におい
ては、電極数が多い半導体チップの多段実装において、
ワイヤボンディングを単純化することができ、ボンディ
ング作業をより容易に行なうことができる。
【００３８】なお、以上の実施例では、半導体チップを
上下２段に重ねて実装を行なった例について説明した
が、重ねる段数は２段に限定されず、３段またはそれ以
上に積み重ねて、ワイヤボンディング等で接続を行な
い、さらに高密度に実装することも可能である。
【００３９】
【発明の効果】以上の説明から明らかなように、本発明
の半導体装置においては、複数個の半導体素子が厚さ方
向に多段に重ねて配置され、これらが配線基板の同一の
面に搭載・実装されているので、実装用の配線基板の面
積を、全実装部品の面積の合計よりも小さくすることが
でき、モジュールの小型化および高機能化を実現するこ
とができる。また、上段に配置された半導体素子のダイ
電位を、容易に供給し確保することができ、機能をより
安定化することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の概略構成を示す断面
図。
【図２】第１の実施例において、第１の半導体チップの
フリップチップ接続部の構造を拡大して示す断面図。
【図３】本発明の第２の実施例において、第１の半導体
チップのフリップチップ接続部の構造を拡大して示す断
面図。
【図４】本発明の第３の実施例を示す平面図。
【図５】第３の実施例の概略構成を示す断面図。
【図６】本発明の第４の実施例の概略構成を示す平面
図。
【符号の説明】
１………配線基板 ２………接続パッド ２ａ………ダイ電位供給用接続パッド ３………第１の半導体チップ ３ａ………Ａｌ電極 ４………金ボールバンプ ６………第２の半導体チップ ６ａ………Ａｌ電極 ７………接着剤 ８………ボンディングワイヤ ９………接着性樹脂層 １０………ダイ電位供給用配線層 １１………導電性ペースト印刷バンプ、または銅メッキ
バンプ １２………ダイ電位供給用電極パッド １３………段差部 １４………凹部（キャビティ部）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 平井 浩之 東京都府中市東芝町１番地 株式会社東芝 府中工場内 Ｆターム(参考） 5F044 KK01 KK16 LL09 QQ01 QQ06 RR01 RR03 RR08

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも一方の主面に配線層が形成さ
    れた配線基板と、 厚さ方向に多段に重ねて配置され、互いに当接する面が
    接着された状態で、前記配線基板の配線層形成面に搭載
    された複数個の半導体素子と、 前記各段に配置された半導体素子の電極端子と、前記配
    線基板の接続端子とをそれぞれ接続する接続手段と、 最下段に配置された半導体素子と前記配線基板との間に
    形成された接着性樹脂層とを備えたことを特徴とする半
    導体装置。
  2. 【請求項２】 ２個の半導体素子が、それぞれ前記電極
    端子が形成された面と反対側の裏面を当接させて接着・
    固定されており、かつ、下段に配置された半導体素子の
    電極端子と前記配線基板の接続端子とが、バンプを介し
    て接続され、上段に配置された半導体素子の電極端子と
    前記配線基板の接続端子とが、ボンディングワイヤを介
    して接続されていることを特徴とする請求項１記載の半
    導体装置。
  3. 【請求項３】 前記バンプが、前記配線基板の接続端子
    上に印刷またはメッキにより形成されたものであり、こ
    のバンプと前記最下段の半導体素子の電極端子とが、直
    径 3〜 5μm の導電性粒子を含む異方性導電ペーストに
    より接続されていることを特徴とする請求項２記載の半
    導体装置。
  4. 【請求項４】 前記接着性樹脂層の上に、少なくとも、
    最下段に配置された半導体素子の側面から前記配線基板
    の接続端子に亘って、ダイ電位供給用の配線層が、導電
    性ペーストにより形成されていることを特徴とする請求
    項１乃至３のいずれか１項記載の半導体装置。
  5. 【請求項５】 少なくとも一方の主面に配線層が形成さ
    れた配線基板と、 電極端子形成面が同じ向きになるように、かつ下から上
    へ順に小サイズになるように、厚さ方向に多段に重ねて
    配置され、前記配線基板の配線層形成面にフェースアッ
    プで搭載された複数個の半導体素子と、 前記各段に配置された半導体素子の電極端子と、前記配
    線基板の接続端子とをそれぞれ接続するボンディングワ
    イヤとを備え、 最上段を除いた各段の半導体素子が、前記電極端子が形
    成された面にダイ電位供給用の電極端子を有し、かつこ
    の電極端子上に上段の半導体素子が配置されて接続され
    ていることを特徴とする半導体装置。
  6. 【請求項６】 前記配線基板が、深さ方向の中間に段差
    部を持つ凹部を有し、前記段差部に前記配線基板の接続
    端子の一部が配設され、かつ前記凹部内に前記半導体素
    子が配置されていることを特徴とする請求項５記載の半
    導体装置。
JP18077599A 1999-06-25 1999-06-25 半導体装置 Withdrawn JP2001015677A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP18077599A JP2001015677A (ja) 1999-06-25 1999-06-25 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP18077599A JP2001015677A (ja) 1999-06-25 1999-06-25 半導体装置

Publications (1)

Publication Number Publication Date
JP2001015677A true JP2001015677A (ja) 2001-01-19

Family

ID=16089120

Family Applications (1)

Application Number Title Priority Date Filing Date
JP18077599A Withdrawn JP2001015677A (ja) 1999-06-25 1999-06-25 半導体装置

Country Status (1)

Country Link
JP (1) JP2001015677A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7417324B2 (en) 2004-03-10 2008-08-26 Nec Electronics Corporation Semiconductor device and method for manufacturing the same
JP2008244277A (ja) * 2007-03-28 2008-10-09 Nec Corp 半導体装置及びその製造方法
US7932162B2 (en) 2007-10-12 2011-04-26 Kabushiki Kaisha Toshiba Method for manufacturing a stacked semiconductor package, and stacked semiconductor package
JP2011176279A (ja) * 2010-01-27 2011-09-08 Honeywell Internatl Inc 多層集積回路パッケージ
CN103323916A (zh) * 2012-03-22 2013-09-25 鸿富锦精密工业（深圳）有限公司 高频传输模组及光纤连接器
CN112992873A (zh) * 2021-02-04 2021-06-18 北京奥肯思创新科技有限公司 基于SiP技术的高可靠存储器

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7417324B2 (en) 2004-03-10 2008-08-26 Nec Electronics Corporation Semiconductor device and method for manufacturing the same
JP2008244277A (ja) * 2007-03-28 2008-10-09 Nec Corp 半導体装置及びその製造方法
US7932162B2 (en) 2007-10-12 2011-04-26 Kabushiki Kaisha Toshiba Method for manufacturing a stacked semiconductor package, and stacked semiconductor package
JP2011176279A (ja) * 2010-01-27 2011-09-08 Honeywell Internatl Inc 多層集積回路パッケージ
CN103323916A (zh) * 2012-03-22 2013-09-25 鸿富锦精密工业（深圳）有限公司 高频传输模组及光纤连接器
CN112992873A (zh) * 2021-02-04 2021-06-18 北京奥肯思创新科技有限公司 基于SiP技术的高可靠存储器
CN112992873B (zh) * 2021-02-04 2024-03-08 北京奥肯思创新科技有限公司 基于SiP技术的高可靠存储器

Similar Documents

Publication Publication Date Title
JP5529371B2 (ja) 半導体装置及びその製造方法
US6555917B1 (en) Semiconductor package having stacked semiconductor chips and method of making the same
JP4023159B2 (ja) 半導体装置の製造方法及び積層半導体装置の製造方法
US6043430A (en) Bottom lead semiconductor chip package
JP4808408B2 (ja) マルチチップパッケージ、これに使われる半導体装置及びその製造方法
JP5193898B2 (ja) 半導体装置及び電子装置
US20030001252A1 (en) Semiconductor package including stacked chips
US6448659B1 (en) Stacked die design with supporting O-ring
JP2001077293A (ja) 半導体装置
JP2002026233A (ja) 半導体装置およびその製造方法
KR20050119414A (ko) 에지 패드형 반도체 칩의 스택 패키지 및 그 제조방법
JP2001223326A (ja) 半導体装置
KR20060101385A (ko) 반도체 장치 및 그 제조 방법
JP2000101016A (ja) 半導体集積回路装置
JP4175138B2 (ja) 半導体装置
JP2000299542A (ja) 積層型回路基板およびその製造方法
JP2893522B2 (ja) Ｂｇａ半導体パッケージ及びその製造方法
JP2001015677A (ja) 半導体装置
KR100533847B1 (ko) 캐리어 테이프를 이용한 적층형 플립 칩 패키지
JP2007214238A (ja) 半導体装置およびその製造方法
JP2002184936A (ja) 半導体装置およびその製造方法
JPH10335366A (ja) 半導体装置
TWI435434B (zh) 省略中介板之半導體封裝方法及其使用之底晶片
JP2004079923A (ja) 半導体装置及びその製造方法
JPH09330952A (ja) プリント回路基板および半導体チップの積層方法

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20060905