WO2006090805A1

WO2006090805A1 - 振動型ジャイロセンサ

Info

Publication number: WO2006090805A1
Application number: PCT/JP2006/303330
Authority: WO
Inventors: Shigeto Watanabe; Junichi Honda; Shin Sasaki; Kazuo Takahashi; Teruo Inaguma; Koji Suzuki; Manabu Aizawa
Original assignee: Sony Corporation
Priority date: 2005-02-23
Filing date: 2006-02-23
Publication date: 2006-08-31
Also published as: KR20070101108A; EP1852679A1; CN1969168A; EP1852679A4; US20080257044A1; US7654139B2; JP2006284551A; CN1969168B

Abstract

　簡易な構成によって小型化と高Ｑ値を得ることで特性の向上を図る。本発明の振動型ジャイロセンサ１は、回路素子が実装されるとともに複数個のランド４を有する配線パターンが形成された支持基板２と、この支持基板の表面２－１に実装された振動素子２０とを備え、振動素子２０は、上記ランドに接続される複数の端子部２５が形成された実装面２２－２を有する基部２２と、この基部２２の側周部から片持ち梁状に一体に突設され基部２２の実装面と同一面を構成し第１電極層２７とこの第１電極層の上に積層された圧電層２８とこの圧電層の上に積層された第２電極層２９，３０とがそれぞれ形成された基板対向面を有する振動子部２３とを有するとともに、振動素子２０は、各端子部２５が金属凸部２６を介してランド４に接合されることによって支持基板２上に実装されている。

Description

明細書

振動型ジャイロセンサ

技術分野

[0001] 本発明は、例えば、ビデオカメラの手振れ検知ゃバーチャルリアリティ装置における動作検知、カーナビゲーシヨンシステムにおける方向検知などに用いられる角速度センサに関し、更に詳しくは、片持ち梁振動子を有する振動素子を備えた振動型ジャィ口センサに関する。

背景技術

[0002] 従来より、民生用の角速度センサとしては、片持ち梁の振動子を所定の共振周波数で振動させておき、角速度の影響によって生じるコリオリカを圧電素子などで検出することによって角速度を検出する、いわゆる振動型のジャイロセンサが広く用いられている。

[0003] 振動型ジャイロセンサは、単純な機構、短、起動時間、安価で製造可能と!/、つた利点を有しており、例えば、ビデオカメラ、バーチャルリアリティ装置、カーナビゲーションシステムなどの電子機器に搭載され、それぞれ手振れ検知、動作検知、方向検知などをする際のセンサとして活用されている。

[0004] 従来の振動型ジャイロセンサは、振動素子が適宜の圧電材料を機械加工によって切り出し所定の形状に整形して製作されていた。振動型ジャイロセンサとしては、搭載される本体機器の小型軽量化、多機能高性能化に伴って、更なる小型化や高性能化が要求されている力機械加工による加工精度の限界によって小型で高精度の振動素子を作製することが困難であった。

[0005] そこで、近年、半導体プロセスに適用される薄膜技術を用いて、シリコン基板上に圧電薄膜層を挟んで一対の電極層を積層形成することによって、片持ち梁形状の振動素子を備えたものが提案されている（例えば特許文献 1参照)。力かる振動型ジャイロセンサは、小型薄型化が図られることによって、他用途のセンサ等と組み合わせて複合ィ匕ゃ高機能化が図られる。

[0006] ところで、振動型ジャイロセンサにおいては、搭載機器の小型軽量化、多機能高性能化に伴って、更なる小型化や高性能化が要求されている。例えば各種センサと組み合わせて多機能化が図られており、振動素子を支持基板に実装して振動型ジャィ口センサを構成し、更にこの振動型ジャイロセンサを各種センサとともに本体機器側の制御基板に搭載することによって全体として小型化が図られている。

[0007] し力しながら、従来の振動型ジャイロセンサにおいては、振動素子の各電極と支持基板側の端子部とが一般にワイヤボンディング法によって接続されており、振動素子の周囲にワイヤを引き回すためのスペースが必要で、これが小型化の実現を阻害する要因となっている。

[0008] また、振動型ジャイロセンサは、小型化に伴って外部の振動等の影響を大きく受けるようになり、振動素子の支持構造等の複雑ィ匕に伴いコストがアップするといつた問題が生じる。振動型ジャイロセンサにおいては、設置の状態が機器の仕様によって決定されることから、あらゆる状態で用いられる場合でも所定の特性が安定して得られるように構成されなければならない。振動型ジャイロセンサにおいては、高感度で安定した特性を得るために、振動素子の共振状態を定義する機械品質係数 Q値 (Q fa ctor)を高くする必要がある。機械品質係数 Q値は、振動素子の材料や固定構造によつて決定される。

[0009] 特許文献 1 :特開平 7— 113643号公報

発明の開示

[0010] 本発明は上述の問題に鑑みてなされ、簡易な構成によって小型化と高 Q値を得ることで特性の向上を図った振動型ジャイロセンサを提供することを課題とする。

[0011] 以上の課題を解決するに当たり、本発明の振動型ジャイロセンサは、回路素子が実装されるとともに複数個のランドを有する配線パターンが形成された支持基板と、この支持基板の表面に実装された振動素子とを備えた振動型ジャイロセンサにおいて、上記振動素子は、上記ランドに接続される複数の端子部が形成された実装面を有する基部と、この基部の側周部力片持ち梁状に一体に突設され上記基部の実装面と同一面を構成し第 1電極層とこの第 1電極層の上に積層された圧電層とこの圧電層の上に積層された第 2電極層とがそれぞれ形成された基板対向面を有する振動子部とを有するとともに、上記振動素子は、上記各端子部が金属凸部を介して上記ランドに接合されることによって上記支持基板上に実装されている。

[0012] 本発明の振動型ジャイロセンサにおいては、各金属凸部が例えば金バンプや、振動素子の基部力一体に突出された凸部等によって形成される。これら金属凸部を介して振動素子の各端子部が支持基板上のランドに接合されることによって、振動素子が支持基板に対して電気的接続が行われるとともに機械的に固定されることで、実装スペースの効率ィ匕が図れるようになる。

[0013] 本発明の振動型ジャイロセンサにおいては、支持基板側力振動素子に対して所定周波数の交流電界を印加することにより振動子部を固有振動を生じさ、手振れ等により振動子部に生じたコリオリカを電気的に検出しその検出信号を出力する。本発明では、振動素子が基部力振動子部を片持ち梁状に一体に形成した片持ち梁状に構成されているとともに、金属凸部を介して支持基板力浮かせた状態で固定されることから、振動子部の変位減衰割合が低減されて高 Q値化が図られる。

[0014] 一方、振動型ジャイロセンサにおいては、外部から加えられる振動や衝撃、更に本体機器側の制御基板への接合時に発生する熱応力等の外部負荷の影響を強く受ける。このような外部負荷によって支持基板に発生する歪みや応力を吸収あるいは緩和する負荷緩衝構造があると好ましヽ。

[0015] 負荷緩衝構造としては、例えば、支持基板上の振動素子実装領域を囲むようにして形成した負荷緩衝溝や、振動素子の基部の実装面に対し振動子部の基端部位と各端子部との間を跨ぐようにして形成した溝部、あるいは、支持基板と本体機器側の制御基板との間に設けた負荷緩衝層等が該当する。この負荷緩衝構造を設けることにより、振動素子の安定した振動動作を確保して検出精度の向上が図れるようになる

[0016] 本発明の振動型ジャイロセンサによれば、振動素子は、金属凸部を介して支持基板上に実装されているので、小型化とともに高 Q値ィ匕が図られて高感度で安定した特性を得ることができる。

[0017] また、負荷緩衝構造を設けることで外部負荷力もの影響を緩和することが可能となり、これにより、振動素子の安定した検出動作と高い検出精度を得ることができる。図面の簡単な説明 [図 1]図 1は、本発明の第 1の実施の形態による振動型ジャイロセンサのカバー部材を取り外して見たときの全体斜視図である。

[図 2]図 2は、振動型ジャイロセンサの振動素子の要部断面図である。

[図 3]図 3は、振動型ジャイロセンサを制御基板へ実装したときの状態を示す振動素子の要部断面図である。

[図 4]図 4は、振動素子の底面図である。

[図 5]図 5は、振動型ジャイロセンサの底面図である。

[図 6]図 6は、負荷緩衝溝部の構成の変形例を示す支持基板の平面図である。

[図 7]図 7は、振動型ジャイロセンサの回路構成図である。

[図 8]図 8は、振動素子の底面側力見た全体斜視図である。

[図 9]図 9は、振動素子の振動子部の斜視図である。

[図 10]図 10は、振動型ジャイロセンサの製造方法を説明する主要工程フロー図である。

[図 11]図 11は、振動素子の製造工程に用、るシリコン基板の平面図である。

[図 12]図 12は、同シリコン基板の断面図である。

[図 13]図 13は、フォトレジスト層に振動素子形成部位をパターユングしたシリコン基板の平面図である。

[図 14]図 14は、同シリコン基板の断面図である。

[図 15]図 15は、シリコン酸ィ匕膜に振動素子形成部位をパターユングしたシリコン基板の平面図である。

[図 16]図 16は、同シリコン基板の断面図である。

[図 17]図 17は、振動子部の厚みを規定するダイヤフラム部を構成するエッチング凹部を形成したシリコン基板の平面図である。

[図 18]図 18は、同シリコン基板の断面図である。

[図 19]図 19は、エッチング凹部の拡大断面図である。

[図 20]図 20は、ダイヤフラム部に第 1電極層と圧電膜層と第 2電極層とを積層形成した状態の要部断面図である。

[図 21]図 21は、第 2電極層に駆動電極層と検出電極とをパターユングした状状態の要部平面図である。

[図 22]図 22は、同要部断面図である。

[図 23]図 23は、圧電膜層に圧電薄膜層をパターニングした状態の要部平面図である。

[図 24]図 24は、同要部断面図である。

[図 25]図 25は、第 1電極層に基準電極層をパターユングした状態の要部平面図である。

[図 26]図 26は、同要部断面図である。

[図 27]図 27は、平坦ィ匕層を形成した状態の要部平面図である。

[図 28]図 28は、同要部断面図である。

[図 29]図 29は、基部形成領域にリードを形成した状態の要部平面図である。

[図 30]図 30は、同要部断面図である。

[図 31]図 31は、絶縁保護層形成用のフォトレジスト層を形成した状態の要部平面図である。

[図 32]図 32は、絶縁保護層の第 1アルミナ層を形成した状態の要部断面図である。

[図 33]図 33は、絶縁保護層の酸ィ匕シリコン層を形成した状態の要部断面図である。

[図 34]図 34は、絶縁保護層の第 2アルミナ層及びエッチングストップ層を形成した状態の要部断面図である。

[図 35]図 35は、振動子部の外形を形成する外形溝を形成した状態の要部平面図である。

[図 36]図 36は、同振動子部の長手方向と垂直な方向から見た要部断面図である。

[図 37]図 37は、同振動子部の長手方向から見た要部断面図である。

[図 38A]図 38Aは、めっきバンプの形成方法を説明する振動素子の側断面図である

[図 38B]図 38Bは、めっきバンプの形成方法を説明する振動素子の側断面図である圆 39A]図 39Aは、振動素子の調整工程の説明図である。

圆 39B]図 39Bは、振動素子の調整工程の説明図である。圆 39C]図 39Cは、振動素子の調整工程の説明図である。

[図 40]図 40は、振動素子の支持基板に対する固定方法の FEM解析図であり、金バンプの減衰量と振動子部の変位量との関係を示す特性図である。

圆 41A]図 41Aは、非接合部の幅と振動子部の変位減衰割合との関係を示す解析モデル図及び特性図である。

圆 41B]図 41Bは、非接合部の幅と振動子部の変位減衰割合との関係を示す解析モデル図及び特性図である。

圆 42A]図 42Aは、金接合層の幅と振動子部の変位減衰割合との関係を示す解析モデル図及び特性図である。

圆 42B]図 42Bは、金接合層の幅と振動子部の変位減衰割合との関係を示す解析モデル図及び特性図である。

圆 42C]図 42Cは、金接合層の幅と振動子部の変位減衰割合との関係を示す解析モデル図及び特性図である。

圆 43A]図 43Aは、振動子側における金接合層の固定位置と振動子部の変位減衰割合との関係を示す解析モデル図及び特性図である。

圆 43B]図 43Bは、振動子側における金接合層の固定位置と振動子部の変位減衰割合との関係を示す解析モデル図及び特性図である。

圆 44A]図 44Aは、基部の後端側における金接合層の固定位置と振動子部の変位減衰割合との関係を示す解析モデル図及び特性図である。

圆 44B]図 44Bは、基部の後端側における金接合層の固定位置と振動子部の変位減衰割合との関係を示す解析モデル図及び特性図である。

[図 45]図 45は、 4箇所固定における金接合層の配置位置の解析モデル図である。

[図 46]図 46は、図 45に示した各モデル図の特性図である。

圆 47A]図 47Aは、 4箇所固定構造を採用したサンプル振動素子における金接合層の配置位置を示す解析モデル図である。

圆 47B]図 47Bは、 4箇所固定構造を採用したサンプル振動素子における金接合層の配置位置を示す解析モデル図である。

圆 47C]図 47Cは、 4箇所固定構造を採用したサンプル振動素子における金接合層の配置位置を示す解析モデル図である。

[図 48]図 48は、図 47Aないし図 47Cに示した各モデノレ図の特'性図である。

[図 49A]図 49Aは、多点固定における金接合層の配置位置の解析モデル図である。

[図 49B]図 49Bは、多点固定における金接合層の配置位置の解析モデル図である。

[図 49C]図 49Cは、多点固定における金接合層の配置位置の解析モデル図である。

[図 49D]図 49Dは、多点固定における金接合層の配置位置の解析モデル図である。

[図 50]図 50は、図 49Aないし図 49Dに示した各モデル図の特性図である。

[図 51]図 51は、負荷緩衝溝部によるオフセット電圧値の変動抑制作用の特性図である。

[図 52]図 52は、負荷緩衝溝部の溝の深さによるオフセット電圧値の変動抑制作用の特性図である。

[図 53]図 53は、間隔構成凹部により形成される振動空間部の高さと振動子部の変位減衰割合との関係を示す特性図である。

[図 54]図 54は、シリコン基板力もの素子の取り数の比較図である。

[図 55]図 55は、振動素子の配置状態による 2軸間干渉の特性図である。

[図 56A]図 56Aは、実装工程における振動素子の角度ずれのヒストグラムであり、位置合わせ用マークを認識して実装した場合を示す。

[図 56B]図 56Bは、実装工程における振動素子の角度ずれのヒストグラムであり、外形認識により実装した場合を示す。

[図 57]図 57は、 2個の振動素子の動作周波数を変えて周波数差による干渉信号の大きさを測定した結果を示す特性図である。

[図 58]図 58は、振動型ジャイロセンサが制御基板に実装された状態を示す断面模式図である。

[図 59]図 59は、図 58において制御基板に外部歪みが加わったときの振動型ジャイロセンサの様子を説明する断面模式図である。

圆 60A]図 60Aは、本発明の第 2の実施の形態において説明する振動素子を模式的に示す側面図であり、従来の振動素子を示す。

圆 60B]図 60Bは、本発明の第 2の実施の形態において説明する振動素子を模式的に示す側面図であり、第 2の実施の形態の振動素子を示す。

[図 61A]図 61 Aは、金バンプの構成の変形例を示す図である。

[図 61B]図 61Bは、金バンプの構成の変形例を示す図である。

圆 62A]図 62Aは、本発明の第 2の実施の形態において説明する実施例の測定原理図である。

圆 62B]図 62Bは、本発明の第 2の実施の形態において説明する実施例の測定原理図である。

[図 63A]図 63Aは、図 62A及び図 62Bの実施例の結果を示す特性図である。

[図 63B]図 63Bは、図 62A及び図 62Bの実施例の結果を示す特性図である。

圆 64A]図 64Aは、本発明の第 3の実施の形態において説明する振動素子を模式的に示す側面図であり、従来の振動素子を示す。

圆 64B]図 64Bは、本発明の第 3の実施の形態において説明する振動素子を模式的に示す側面図であり、第 3の実施の形態の振動素子を示す。

[図 65]図 65は、本発明の第 3の実施の形態において説明する一実施例の説明図であり、振動素子の底面図である。

[図 66]図 66は、本発明の第 3の実施の形態において説明する一実施例の測定結果を示す特性図である。

[図 67]図 67は、本発明の第 3の実施の形態において説明する他の実施例の説明図であり、振動素子の底面図である。

[図 68]図 68は、本発明の第 3の実施の形態において説明する他の実施例の測定結果を示す特性図である。

[図 69]図 69は、本発明の第 4の実施の形態による振動型ジャイロセンサの概略側断面図である。

[図 70]図 70は、本発明の第 4の実施の形態による振動型ジャイロセンサの概略側断面図である。

[図 71]図 71は、本発明の第 4の実施の形態による振動型ジャイロセンサの概略側断面図である。

[図 72]図 72は、本発明の第 4の実施の形態による振動型ジャイロセンサの概略側断面図である。

[図 73]図 73は、本発明の第 4の実施の形態において説明する各実施例の測定結果を示す特性図である。

[図 74]図 74は、本発明の第 5の実施の形態による振動素子の底面図である。

[図 75]図 75は、本発明の第 5の実施の形態において説明する実施例の測定結果を示す特性図である。

[図 76]図 76は、本発明の第 5の実施の形態の変形例を説明する振動素子の底面図である。

[図 77]図 77は、本発明の第 5の実施の形態の変形例を説明する振動素子の底面図である。

圆 78A]図 78Aは、本発明の第 6の実施の形態において説明する従来の振動型ジャイロセンサの要部の平面図である。

圆 78B]図 78Bは、本発明の第 6の実施の形態において説明する従来の振動型ジャイロセンサの要部の側面図である。

[図 79A]図 79Aは、本発明の第 6の実施の形態による振動型ジャイロセンサの要部の平面図である。

[図 79B]図 79Bは、本発明の第 6の実施の形態による振動型ジャイロセンサの要部の側面図である。

[図 80]図 80は、本発明の第 6の実施の形態において説明する実施例の測定結果を示す特性図である。

[図 81]図 81は、本発明の第 7の実施の形態において説明する従来の振動型ジャイロセンサの要部平面図である。

[図 82]図 82は、本発明の第 7の実施の形態による振動型ジャイロセンサの要部平面図である。

[図 83]図 83は、本発明の第 7の実施の形態において説明する実施例の測定結果を示す特性図である。

圆 84A]図 84Aは、本発明の第 8の実施の形態において説明する従来の振動型ジャイロセンサの要部の平面図である。 [図 84B]図 84Bは、本発明の第 8の実施の形態において説明する従来の振動型ジャイロセンサの要部の側面図である。

[図 84C]図 84Cは、本発明の第 8の実施の形態において説明する従来の振動型ジャイロセンサの要部の底面図である。

[図 85]図 85は、本発明の第 8の実施の形態による支持基板の底面図である。

[図 86A]図 86Aは、本発明の第 8の実施の形態による振動型ジャイロセンサの要部の平面図である。

[図 86B]図 86Bは、本発明の第 8の実施の形態による振動型ジャイロセンサの要部の側面図である。

[図 87]図 87は、本発明の第 8の実施の形態において説明する振動素子の配置構成例を示す要部平面図である。

[図 88]図 88は、本発明の第 8の実施の形態において説明する振動素子の他の配置構成例を示す要部平面図である。

発明を実施するための最良の形態

[0019] 以下、本発明の実施の形態として図面に示した振動型ジャイロセンサについて、詳細に説明する。

なお、本発明はこれに限定されることなぐ本発明の技術的思想に基づいて種々の変形が可能である。また、本明細書においては、以下に説明するように構成部材の各部位について具体的な寸法値を挙げて説明しているが、各寸法値は中心基準値である。各部位は、この中心基準値に限定された寸法値で形成されることに限定されず、一般的な公差範囲の寸法値をもって形成されることは勿論である。また、振動型ジャイロセンサは、カゝかる寸法値の形状に限定されず、特性仕様に応じて各部が適宜形成される。

[0020] (第 1の実施の形態）

[振動型ジャイロセンサの概略構成]

振動型ジャイロセンサ 1は、図 1に示すように支持基板 2と、この支持基板 2の第 1主面 2— 1上に組み付けられて部品実装空間部 3を構成するカバー部材 15とにより外観部材を構成し、例えばビデオカメラに搭載されて手振れ補正機構を構成する。また、振動型ジャイロセンサ 1は、例えばバーチャルリアリティ装置に用いられて動作検知器を構成し、或、はカーナビゲーション装置に用、られて方向検知器を構成する。

[0021] 振動型ジャイロセンサ 1は、支持基板 2に例えばセラミック基板やガラス基板等が用 V、られて、る。支持基板 2の第 1主面 2— 1上には複数個のランド 4等を有する所定の配線パターン 5が形成されて部品実装領域 6が構成されている。部品実装領域 6には、詳細を後述する互いに異なる軸方向の振動を検出するように搭載される第 1,第 2の一対の振動素子 20X, 20Y (以下、個別に説明する場合を除いて振動素子 20と総称する。）、 IC回路素子 7、更には外付け用の多数個のセラミックコンデンサや適宜の電子部品 8が混載されている。

[0022] 支持基板 2の部品実装領域 6には、 IC回路素子 7や電子部品 8とともに振動素子 2 0が適宜の実装機を用いてそれぞれフリップチップ法等の表面実装法によって実装されている。同一形状に形成された一対の振動素子 20X, 20Yは、支持基板 2の第 1主面 2— 1の相対するコーナ部位 2C— 1、 2C— 2に位置して互いに軸線を異にして実装されている。振動素子 20は、図 2に示すように、金バンプ 26を介してランド 4に接続される複数の端子部 25が形成された実装面を有する基部 22と、この基部 22の一側周部力も片持ち梁状に一体に突設された振動子部 23とを有する。なお、振動素子 20の構成の詳細は後述する。

[0023] 図 1に示すように、一方の第 1振動素子 20Xは、支持基板 2のコーナ部位 2C— 1において部品実装領域 6に構成した浮島状の第 1振動素子実装領域 13Aに基部 22が固定され、この基部 22から一体に突設された振動子部 23が支持基板 2の側縁に沿つて隣り合うコーナ部位 2C— 3に向けられる。他方の第 2振動素子 20Yは、支持基板 2のコーナ部位 2C— 2において部品実装領域 6に構成した浮島状の第 2振動素子実装領域 13Bに基部 22が固定され、この基部 22から一体に突設された振動子部 23が支持基板 2の側縁に沿って隣り合うコーナ部位 2C— 3に向けられる。

[0024] すなわち、第 1振動素子 20X及び第 2振動素子 20Yは、各々の振動子部 23をコーナ部位 2C— 3に向けて互いに 90° の角度を付されて支持基板 2にそれぞれ実装されている。なお、振動型ジャイロセンサ 1は、一対の振動素子 20X, 20Yにより直交する 2軸の振動検出を行うようにする力本体機器の仕様に応じて適宜の角度差をもつて振動素子 20X, 20Yを支持基板 2に実装するようにしてもょ、ことは勿論である。

[0025] 振動型ジャイロセンサ 1は、振動素子 20の振動子部 23を共振させた状態において、振動子部 23に加えられた長手方向の周りの角速度を検出する。振動型ジャイロセンサ 1においては、第 1振動素子 20Xと第 2振動素子 20Yとを支持基板 2に角度を異にして搭載することによって、 X軸方向と Y軸方向の角速度を同時に検出し、例えばビデオカメラの手振れによる振動状態に基づく制御信号を出力して手振れ補正機構を構成する。

[0026] 次に、支持基板 2の構成の詳細について説明する。

[0027] [負荷緩衝構造]

振動型ジャイロセンサ 1は、支持基板 2を薄厚とすることによって小型、薄型化が図られてヽることから、外部から加えられる振動や衝撃等の外部負荷によって支持基板 2に歪みや応力が発生することがある。そこで、本実施の形態では、支持基板 2に外部負荷の緩衝構造が設けられることによって、歪みや応力が生じた場合でも支持基板 2に搭載した振動素子 20への影響が低減されるように構成されて、る。

[0028] 支持基板 2には、図 1から図 3に示すように第 1主面 2—1の各コーナ部位 2C— 1, 2C— 2に第 1負荷緩衝溝部 12A, 12B (以下、個別に説明する場合を除いて第 1負荷緩衝溝部 12と総称する。）が形成されている。上述の振動素子実装領域 13A, 13 B (以下、個別に説明する場合を除いて振動素子実装領域 13と総称する。）は第 1負荷緩衝溝部 12によって囲まれた領域に構成されており、各振動素子実装領域 13に振動素子 20が実装される。

[0029] また、支持基板 2には、図 3に示すように、本体機器等の外部の制御基板 100に実装される第 2主面 2— 2側に第 2負荷緩衝溝部 14が形成されている。この第 2負荷緩衝溝部 14は、図 5に示すように第 2負荷緩衝溝部 14Aと第 2負荷緩衝溝部 14Bとからなり、以下個別に説明する場合を除いて第 2負荷緩衝溝部 14と総称する。第 2負荷緩衝溝部 14によって囲まれた領域は、図 5に示すように端子形成領域 115A, 11 5B (以下、個別に説明する場合を除いて端子形成領域 115と総称する。）として構成されている。

[0030] 第 1負荷緩衝溝部 12は、図 4に示すように振動素子 20の基部 22の外形寸法よりも大きな振動素子実装領域 13を構成する全体枠状の有底溝によって構成されている。第 1負荷緩衝溝部 12は、例えばダイサ一等による機械的溝加工ゃゥヱットエツチング法による化学的溝加工或いはレーザ等によるドライエッチング法により形成される。第 1負荷緩衝溝部 12は、支持基板 2の機械的強度を損なわない範囲で溝の深さを 1 00 μ m以上にして形成される（詳細は図 52を参照して後述する)。

[0031] 第 2負荷緩衝溝部 14A, 14Bは、図 5に示すように、それぞれ支持基板 2の外周側縁部に沿って平行に形成されている。これら第 2負荷緩衝溝部 14A, 14Bと外周側縁部との間の領域には、端子形成領域 115A, 115Bとしてそれぞれに外部接続用端子部として複数個の実装端子部 116A, 116B (以下、個別に説明する場合を除いて実装端子部 116と総称する。）が適宜に配列して形成されている。支持基板 2は、各実装端子部 116にそれぞれ設けたバンプ 117を介して実装端子部 (外部接続端子部） 116が相対する制御基板 100側のランドと接続されることによって、制御基板 1 00に実装される。

[0032] 第 2負荷緩衝溝部 14も、第 1負荷緩衝溝部 12と同様に、例えばダイサ一等による機械的溝力卩ェゃウエットエッチング法による化学的溝カ卩ェ或いはレーザ等によるドラィエッチング法等によって支持基板 2の第 2主面 2— 2に所定の深さをもって形成される。第 2負荷緩衝溝部 14は、支持基板 2の第 2主面 2— 2において浮島状の端子形成領域 115を構成し、この端子形成領域 115に外周側縁部に沿って複数個の実装端子部 116が配列して形成されるようにする。なお、第 2負荷緩衝溝部 14は、外周側縁部に沿った直線溝に限定されず、例えば実装端子部 116を囲む枠状や両端を外周側縁部に開放された略コ字状に形成するようにしてもょヽ。

[0033] なお、支持基板 2には、第 1主面 2— 1と第 2主面 2— 2とを貫通して多数個のビアが形成されており、これらビアを介して第 1主面 2— 1側の配線パターン 5と第 2主面 2— 2側の実装端子部 116とが適宜接続される。

[0034] 振動型ジャイロセンサ 1は、本体機器に衝撃等が加えられると、制御基板 100を介して支持基板 2に歪みや応力が発生する。本実施の形態では、上述したように第 1負荷緩衝溝部 12によって囲まれて浮島状態とされた振動素子実装領域 13上に振動素子 20を実装したことで、外部負荷により支持基板 2に生じた歪みや応力が第 1負荷緩衝溝部 12によって吸収される。したがって、第 1負荷緩衝溝部 12は一種のダンパー作用を奏することで振動素子実装領域 13上に実装した振動素子 20に対する外部負荷の影響を低減し、振動素子 20が安定した状態で検出動作を行うようにする。

[0035] 一方、振動型ジャイロセンサ 1においては、上述したように第 2負荷緩衝溝部 14を設けて浮島状態とした端子形成領域 115に設けられた実装端子部 116が制御基板 100との固定部を構成する。本実施の形態では、制御基板 100を介して伝達される外部負荷が第 2負荷緩衝溝部 14によって吸収される。したがって、第 2負荷緩衝溝部 14は一種のダンパー作用を奏することで振動素子実装領域 13上に実装した振動素子 20に対する外部負荷の影響を低減し、振動素子 20が安定した状態で検出動作を行うようにする。

[0036] なお、第 1負荷緩衝溝部 12は、全周に亘つて連続した断面コ字状の溝部によって構成されるが、これに限定されない。第 1負荷緩衝溝部 12は、所定の特性を満たすことを条件に、例えば多数個の溝部を全体として枠状に配列して構成するようにしてもよい。また、第 2負荷緩衝溝部 14も、連続した溝部によって構成される必要はなぐ例えば多数個の溝部を配列して構成するようにしてもよい。更に、支持基板 2の第 1 主面 2—1に第 1負荷緩衝溝部 12を形成するとともに第 2主面 2— 2に第 2負荷緩衝溝部 14を形成して表裏主面の負荷緩衝構造を構成するようにしたが、所定の特性を有することを条件に第 1負荷緩衝溝部 12のみ又は第 2負荷緩衝溝部 14のみによつて負荷緩衝構造を構成するようにしてもょヽ。

[0037] なお、上述したように支持基板 2の第 1主面 2— 1に振動素子実装領域 13を囲む枠状の第 1負荷緩衝溝部 12を形成したが、この第 1負荷緩衝溝部 12の構成はこれ〖こ限定されるものではない。図 6に示した振動型ジャイロセンサ 170は、支持基板 171 に枠状の第 1負荷緩衝溝部 172X, 172Yを形成しているが、さらにこの第 1負荷緩衝溝部 172内に十字状の区割り溝 173A, 173Bを形成して 4つの個別実装領域 17 4A〜 174Dを構成して!/、る。

[0038] すなわち、振動型ジャイロセンサ 170は、各個別実装領域 174がそれぞれ振動素子 20の基部 22に形成した端子部 25と対応して個別に区割りされており、図示しないがそれぞれに実装端子部が設けられている。振動型ジャイロセンサ 170においては、力かる構造によって、金バンプ 26を介して相対する実装端子部に各端子部 25を固定されて支持基板 171に実装される振動素子 20が、全体を第 1負荷緩衝溝部 172 によって囲まれた第 1浮島内において各固定部毎に区割り溝 173によって区割りされた第 2浮島内に個別に固定されて実装される。したがって、振動型ジャイロセンサ 17 0においては、振動素子 20が、外部負荷により発生する支持基板 171の歪みや応力の影響をより確実に低減されて安定した角速度の検出動作が行われるようにする。

[0039] [間隔構成凹部]

次に、支持基板 2には、振動素子 20X, 20Yに対応して部品実装領域 6に、振動子部 23をその厚さ方向に自由振動させる空間部を構成する凹部 11A, 11B (以下、個別に説明する場合を除いて間隔構成凹部 11と総称する。）が形成されている。間隔構成凹部 11は、支持基板 2の第 1主面 2— 1に対して例えばエッチング加工や溝切り加工を施すことで所定の深さと開口寸法を有する矩形の有底溝状に形成される

[0040] 振動型ジャイロセンサ 1は、基部 22と片持ち梁状の振動子部 23とが一体に形成された振動素子 20が、金バンプ 26を介して支持基板 2の第 1主面 2— 1上に実装される。振動素子 20は、金バンプ 26の厚みにより振動子部 23と支持基板 2の第 1主面 2 —1との対向間隔が規定されて全体の薄型化が図られている力金バンプ 26の加工限界によって充分な間隔を保持し得ない場合がある。

[0041] 振動素子 20は、振動子部 23の振動動作に伴って支持基板 2の第 1主面 2—1との間に空気流を生じさせる。この空気流は、支持基板 2の第 1主面 2— 1に当たって振動子部 23を押し上げるダンピング効果を発生させる。本実施の形態では、支持基板 2の第 1主面 2—1に間隔構成凹部 11を形成することにより、図 2に示すように支持基板 2と振動子部 23との間に充分な間隔 mを保持して振動素子 20に作用するダンピング効果の影響を低減する。

[0042] 振動型ジャイロセンサ 1は、支持基板 2の第 1主面 2—1上に振動素子 20を実装した状態において振動子部 23が間隔構成凹部 11と対向して延在されることで、薄型化を保持しながら図 2に示すように振動子部 23と支持基板 2との間に充分な間隔が保持されるようになる。これにより、振動子部 23が厚み方向に振動動作した際に、詳細を図 53を参照して後述するようにダンピング効果の作用が低減され、振動素子 20 の安定した検出動作が確保される。

[0043] 間隔構成凹部 11は、振動素子 20の振動子部 23の寸法に合わせて最適化されて支持基板 2に形成される。本実施の形態では、振動素子 20が後述する寸法値で形成されるとともに振動子部 23の最大振幅量を pとした場合、間隔構成凹部 11の開口寸法は 2. Imm X O. 32mmとされ、深さ寸法 k (図 2参照）は、 k≥pZ2 + 0. 05 (m m)に形成される。支持基板 2にかかる構成の間隔構成凹部 11が形成されることによつて、高さ寸法が抑制されて薄型化が図られるとともに、振動素子 20に対するダンピング効果の影響が低減されて高 Q値ィ匕が保持され高感度で安定した手振れ等の検出動作が行えるようになる。

[0044] 続いて、振動素子 20の構成の詳細について説明する。

[0045] [金バンプ]

振動素子 20は、後述するようにシリコン基板 21の第 2主面 21— 2によって構成される基部 22の第 2主面（22— 2)が支持基板 2に対する固定面 (実装面)を構成して上述した振動素子実装領域 13上に実装される。図 4に示すように基部 22の実装面 22 2には、第 1端子部 25A〜第 4端子部 25D (以下、個別に説明する場合を除いて端子部 25と総称する。）が形成されるとともに、これら端子部 25上にそれぞれ金属凸部として第 1金バンプ 26A〜第 4金バンプ 26D (以下、個別に説明する場合を除いて金バンプ 26と総称する。）が形成されている。

[0046] 振動素子 20の各端子部 25は、それぞれ支持基板 2側の配線パターン 5に形成した各ランド 4に対応して形成されている。各端子部 25は、対応するランド 4と位置合わせされて支持基板 2に組み合わされる。そして、この状態で振動素子 20を支持基板 2に押し当てながら超音波を印加し、金バンプ 26を介して各端子部 25とランド 4とを溶着接合させる。これにより振動素子 20は支持基板 2上に実装される。このように振動素子 20を所定高さの金バンプ 26を介して実装することにより、振動子部 23がその第 2主面 (基板対向面） 23— 2を支持基板 2の第 1主面 2— 1に対して所定の高さ位置に保持された状態で所定の振動動作を行えるようにする。

[0047] 本実施の形態においては、表面実装法で振動素子 20を支持基板 2へ実装することによって実装工程の効率ィ匕を図っている。表面実装法における接続子としては、上述した金バンプ 26に限定されることはなぐ半導体プロセスにおいて一般に採用される半田ボールや銅バンプ等の各種の他の金属凸部を用いることもできる。本実施の形態では、本体機器の製造工程においてリフロー半田処理等が施されて、支持基板 2の実装端子部 116がバンプ 117を介して制御基板 100の各ランドと接続固定されることから、耐熱性が大きくかつ作業性の高い金バンプ 26が接続子として採用している

[0048] 振動型ジャイロセンサにおいては、支持基板に対する振動素子の固定構造によつて機械品質係数 Q (Q factor)が決定される。本実施の形態では、振動素子 20が基部 22を金バンプ 26を介して支持基板 2の第 1主面 2—1から浮力した状態で実装されることによって、例えば接着層を介して基部全面を支持基板に接合した場合と比較して振動子部 23の先端部の減衰割合が大きくなり良好な Q値が得られる。また、基部 22を支持基板 2の第 1主面 2— 1に対して 1箇所で固定するよりも複数箇所で固定する構造の方が良好な Q値特性が得られることから、基部 22を支持基板 2に対して四隅の位置を固定することによって良好な Q値特性を得るようにしている。

[0049] なお、各金バンプ 26は振動子部 23の長手方向の中心軸線に対して幅寸法 t6 (図 9参照）の範囲内の領域において全体の重心を位置させるようにして設けることができる。このように金バンプ 26を配置することによって、厚み方向に振動動作する振動子部 23は左右のバランスを崩すことなく安定した状態で振動動作することが可能となる。

また、各金バンプ 26を基部 22から突出される振動子部 23の基端部位力も振動子部 23の幅寸法 t6の 2倍を半径とする領域の外側領域に位置して形成することにより、金バンプ 26による振動子部 23の振動動作を吸収する作用を低減して高 Q値を保持することが可能となる。

さらに、少なくとも 1個の金バンプ 26が、振動子部 23の基端部から基部 22の厚み寸法 tl (図 8参照）の 2倍の範囲の領域内に形成されることで、振動子部 23の振動動作が基部 22に伝達されて共振周波数のズレを生じさせることが防止されるようになる [0050] なおまた、金バンプ 26はいわゆる 2段バンプによって形成されるようにしてもよい。更に、基部 22の第 2主面上に電気的接続を行わない、いわゆるダミーの第 5の金バンプを形成するようにしてもよい。この場合は勿論、支持基板 2側には、この第 5金バンプが溶着固定されるダミー端子部が形成される。

[0051] [素子形状]

さて、本実施の形態の振動素子 20は、図 8に示すように、振動子部 23が、基部 22 の第 2主面 (実装面） 22— 2と同一面を構成する第 2主面 (基板対向面） 23— 2を有し、一端部を基部 22に一体化されて片持ち梁状に突設されている。振動子部 23は、その上面 23— 1が図 2に示すように基部 22の第 1主面（上面） 22— 1から段落ちされることによって所定の厚みとされる。振動子部 23は、所定の長さと断面積を有して基部 22の一側周部と一体に形成された断面矩形の片持ち梁によって構成される。

[0052] 振動素子 20の基部 22は、図 8に示すように、厚み寸法 tlを 300 /z m、振動子部 23 の先端部までの長さ寸法 t2を 3mm、幅寸法 t3を lmmの大きさをもって形成される。振動素子 20の振動子部 23は、図 9に示すように、厚み寸法 t4を 100 /ζ πι、長さ寸法 t5を 2. 5mm,幅寸法 t6を 100 mに形成される。振動素子 20は、詳細を後述するように駆動検出回路部 50から印加される所定周波数の駆動電圧により振動動作する力上述した形状力も 40kHzの共振周波数で振動する。なお、振動素子 20は、かかる構成に限定されるものではなぐ使用する周波数や目標とする全体形状に応じて種々設定される。

[0053] なお、基部 22と振動子部 23の各部が次の条件を満足して振動素子 20を形成することができる。すなわち、基部 22は、その幅寸法 t3を振動子部 23の幅寸法 t6の 2倍よりも大きな幅寸法とされるとともに、重心位置を振動子部 23の長手方向の中心軸線に対して振動子部 23の幅寸法 t6の 2倍の領域内に位置して形成される。かかる構成によって振動子部 23が左右のバランスを崩すことなく良好な状態で振動動作が行われるようになる。また、基部 22の厚み寸法 tlを振動子部 23の厚み寸法 t4の 1. 5倍で形成することによって、基部 22の機械的強度が保持されて振動子部 23の振動動作による振動動作の発生を抑制でき、共振周波数のズレが生じないようになる。

[0054] [圧電膜'各種電極層] 振動素子 20には、後述する振動素子製造工程により、図 4に示すように振動子部 2 3の第 2主面 (基板対向面） 23— 2上に長さ方向の略全長に亘つて、基準電極層（第 1電極層） 27と、圧電薄膜層 28と、駆動電極層（第 2電極層） 29とが積層形成されている。振動子部 23の第 2主面 (基板対向面） 23— 2上には、駆動電極層 29を挟んで一対の検出電極 30R、 30L (以下、個別に説明する場合を除いて検出電極 30と総称する。）が形成されており、これら駆動電極層 29と検出電極 30とにより第 2電極層が構成されている。

[0055] 振動子部 23の第 2主面 (基板対向面） 23— 2には、第 1層として基準電極層 27が形成され、この基準電極層 27上にほぼ同長の圧電薄膜層 28が積層形成される。圧電薄膜層 28上には、これとほぼ同長でかつ幅狭の駆動電極層 29が幅方向の中央部に位置して積層形成されるとともに、この駆動電極層 29を挟んで圧電薄膜層 28上に一対の検出電極 30R, 30Lが積層形成される。

[0056] [リード'端子部]

振動素子 20には、図 4に示すように基部 22の第 2主面 (実装面） 22— 2上に、基準電極層 27と第 1端子部 25Aとを接続する第 1リード 31Aが形成されるとともに、駆動電極層 29と第 3端子部 25Cとを接続する第 3リード 31Cが形成されている。同様に、基部 22の実装面 22— 2上には、第 1検出電極 30Rと第 2端子部 25Bとを接続する第 2リード 31Bが形成されるとともに、第 2検出電極 30Lと第 4端子部 25Dとを接続する第 4リード 31Dが形成されている。なお、各リード 31A〜31Dについては、以下、個別に説明する場合を除いてリード 31と総称する。

[0057] 第 1リード 31Aは、振動子部 23に形成した基準電極層 27の基端部力も基部 22側に一体に延長され、図 4に示すように基部 22の第 2主面 (実装面） 22— 2上に振動子部 23を一体に形成した側の一方コーナ部に位置して形成された第 1端子部 25Aと一体化される。駆動電極層 29と検出電極 30は、それぞれの基端部が振動子部 23から基部 22までやや幅広の部位で一体に延長され、これら幅広部位が平坦ィ匕層 24によって被覆される。

[0058] 第 2リード 31Bは、一端部が平坦ィ匕層 24を乗り越えるようにして形成され、基部 22 の一側部に沿って第 1端子部 25Aと対向する後方側のコーナ部へと導かれることにより、このコーナ部に形成された第 2端子部 25Bと接続される。第 3リード 31Cは、一端部が平坦ィ匕層 24を乗り越えるようにして形成され、基部 22の略中央部を横切って後方側へと導かれるとともに後端側に沿って第 2端子部 25Bと対向するコーナ部へと導かれることにより、このコーナ部に形成された第 3端子部 25Cと接続される。第 4リード 31Dも、一端部が平坦ィ匕層 24を乗り越えるようにして形成され、基部 22の他側部に沿って第 3端子部 25Cと対向する前方側の他方コーナ部へと導かれることにより、このコーナ部に形成された第 4端子部 25Dと接続される。

[0059] なお、振動素子 20には、上述した構成にかかわらず、端子部 25が基部 22の第 2主面（実装面） 22— 2上に最適化される適宜の位置でかつ適宜の個数をもって形成される。また、振動素子 20は、各電極層のリード 31と端子部 25との接続パターンが上述した構成に限定されるものではないことは勿論であり、端子部 25の位置や個数に応じて基部 22の第 2主面上に適宜に形成される。

[0060] [絶縁保護層]

振動素子 20には、図 2及び図 4に示すように、第 2主面 21— 2側において基部 22と振動子部 23を被覆する絶縁保護層 45が形成されている。絶縁保護層 45は、第 1層の第 1アルミナ（酸化アルミニウム: AI O )層 46と、第 2層の酸化シリコン（SiO )層 47

2 3 2 と、第 3層の第 2アルミナ層 48とからなる 3層構造によって構成される。

[0061] 絶縁保護層 45〖こは、図 2に示すように、各端子部 25の形成領域に対応して端子開口部 49が形成されており、これらの端子開口部 49を介して各端子部 25が外方に臨んでいる。振動素子 20は、図 2に示すように端子開口部 49から突出されるようにして各端子部 25に金バンプ 26が形成される。

[0062] 絶縁保護層 45は、図 4に示すように、基部 22と振動子部 23の各々の外周縁と、基準電極層 27や端子部 25の最外周部位との間においてシリコン基板 21の第 2主面 2 1—2が枠状に露出されるようにして形成される。絶縁保護層 45は、外周部位に第 2 主面 21— 2の露出部位を残すことによって、後述する振動素子 20の切り出し工程に際して外周部位力も剥離が生じることが防止されている。なお、絶縁保護層 45は、幅寸法 t6が 100 mとされた振動子部 23において、例えば 98 mの幅寸法をもって形成される。 [0063] 絶縁保護層 45は、第 1アルミナ層 46が例えば 50nmの厚み寸法をもって形成される。第 1アルミナ層 46は、基部 22や振動子部 23の主面との密着性を向上させる下地密着層として作用し、振動動作する振動子部 23上に絶縁保護層 45が強固に成膜形成されるようにして剥離等の発生が防止されるようにする。

[0064] 酸ィ匕シリコン層 47は、空気中の水分等を遮断して各電極層等への付着を防止するとともに、各電極層の酸化抑制、各電極層の電気的絶縁或いは薄膜の各電極層や圧電薄膜層 28の機械的保護を図る機能を奏する。最上層の第 2アルミナ層 48は、シリコン基板 21に後述する外形溝形成工程を施して振動子部 23を形成する際に形成されるレジスト層との密着性を向上させる作用を奏し、エッチング剤による酸ィ匕シリコン層 47の損傷を防止する。

[0065] 酸化シリコン層 47は、第 2電極層 42の少なくとも 2倍の厚みで、 1 μ m以下の厚みで形成されている。また、酸化シリコン層 47は、 0. 4Pa以下のアルゴンガス雰囲気中でスパッタ法によって第 1アルミナ層 46上に成膜される。絶縁保護層 45は、酸化シリコン層 47を上述した膜厚とすることによって、十分な絶縁保護機能を奏するとともに成膜時のバリ発生が防止される。また、酸ィ匕シリコン層 47は、上述したスパッタ条件で成膜することによって、高膜密度で形成される。

[0066] [位置合わせ用マーク]

振動型ジャイロセンサ 1においては、同一形状の第 1振動素子 20Xと第 2振動素子 20Yとを支持基板 2に対して精密に位置決めして実装するために、支持基板 2が各ランド 4の位置を実装機側に認識される。振動素子 20には、実装機によって認識された各ランド 4に対して位置決めされて実装されるようにするために、基部 22の第 1主面（上面） 22— 1に位置合わせ用マーク 32A, 32B (以下、位置合わせ用マーク 32と総称する。）が設けられている。

[0067] 位置合わせ用マーク 32は、図 1及び図 4に示すように、基部 22の第 1主面（上面） 2 2— 1上に幅方向に離間して形成された金属箔等力なる一対の矩形部によって構成される。振動素子 20は、実装機によって位置合わせ用マーク 32が読み取られ、支持基板 2に対する位置や姿勢の実装データが生成された後、この実装データと上述したランド 4のデータとに基づいて、支持基板 2に対して精密に位置決めされて実装される。

[0068] 振動素子 20は、位置合わせ用マーク 32を基部 22の第 1主面上に形成した力力力る構成に限定されるものではない。位置合わせ用マーク 32は、基部 22の第 2主面 (実装面） 22— 2に、例えば配線工程と同一工程で導体部からなる位置合わせ用マークを端子部 25やリード 31を避けた適宜の位置に形成するようにしてもよい。位置合わせ用マーク 32は、詳細を後述するように振動素子 20の電極層や振動子部 23を形成する外形溝形成工程にぉヽて用いられる誘導結合型プラズマ装置による反応性ィオンエッチング処理に際して用いられる基準マーカに合わせて、位置決めされて形成されることが好ましい。位置合わせ用マーク 32は、ステッパー露光装置を用いることによって、振動子部 23に対して 0. 1 m以下の精度で形成することが可能である。

[0069] 位置合わせ用マーク 32は、適宜の方法によって形成される。例えば基部 22の第 2 主面（実装面） 22— 2に後述するようにチタン層と白金層とからなる第 1電極層 40のパター-ングによって形成した場合に、実装工程に際して読み取りが行われて画像処理を施す際に良好なコントラストが得られて実装精度の向上が図られるようになる。

[0070] [カバー]

続いて、支持基板 2の第 1主面 2—1を外部力遮蔽するカバー 15の詳細について説明する。

[0071] 振動型ジャイロセンサ 1は、手振れ等により生じるコリオリカによる振動素子 20の変位を、詳細を後述するようにこの振動素子 20に形成した圧電薄膜層 28と検出電極 3 0とにより検出して検出信号を出力する。そして、圧電薄膜層 28に光が照射されると焦電効果により電圧が発生し、この焦電圧が検出動作に影響を及ぼして検出特性が低下する。

[0072] 振動型ジャイロセンサ 1においては、支持基板 2とカバー部材 15とによる部品実装空間部 3の遮光対応が図られ、外部光の影響による特性低下の防止が図られている。支持基板 2には、図 1に示すように部品実装領域 6を縁ち取るようにして外周部位が全周に亘つて第 1主面 2— 1から段落ちされて垂直壁力なる遮光段部 9を構成することでカバー固定部 10が形成されている。そして、支持基板 2に対して金属薄板によつて形成したカバー部材 15を、カバー固定部 10上に榭脂接着によって全周に亘って接合することによって、部品実装空間部 3を密閉して防塵、防湿するとともに遮光空間部として構成する。

[0073] カバー部材 15は、図 1に示すように支持基板 2の部品実装領域 6を被覆するに足る外形寸法を有する主面部 16と、この主面部 16の外周部に全周に亘つて一体に折曲形成された外周壁部 17とからなる全体箱状に形成されている。カバー部材 15は、外周壁部 17が、支持基板 2に組み付けられた状態において振動素子 20の振動子部 2 3が振動動作を可能とする部品実装空間部 3を構成する高さ寸法をもって形成されている。カバー部材 15には、外周壁部 17の開口縁に全周に亘つて、支持基板 2に形成したカバー固定部 10よりもやや小幅とされた外周フランジ部 18がー体に折曲形成されている。なお、図示せずとも外周フランジ部 18はアース凸部を形成し、振動型ジャイロセンサ 1が制御基板 100に実装された際に制御基板 100上のグランド端子に接続される。

[0074] カバー部材 15は、金属薄板によって形成されることで振動型ジャイロセンサ 1の小型軽量ィ匕を保持しているが、赤外波長の外部光に対する遮光性が低下して充分な遮光機能を奏し得ないこともある。そこで本実施の形態では、主面部 16と外周壁部 1 7の表面全体に例えば赤外波長の光を吸収する赤外線吸収塗料を塗布して遮光層 19を形成し、部品実装空間部 3内への赤外波長の外部光の放射を遮蔽して振動素子 20が安定した動作を行うようにする。なお、遮光層 19は、赤外線吸収塗料溶液中にディップして表裏主面に形成したり、黒色クロムめつき処理や黒染め処理或いは黒色陽極酸化処理を施して形成してもよヽ。

[0075] 上述のように、振動型ジャイロセンサ 1においては、支持基板 2に対してカバー部材 15が、外周フランジ部 18をカバー固定部 10上に重ね合わせて接着剤によって接合されることによって組み付けられ、密閉かつ遮光された部品実装空間部 3を構成する。ところが、重ね合わされたカバー固定部 10と外周フランジ部 18との間の隙間に介在する接着剤層を透過して外部光が部品実装空間部 3内に進入する場合がある。そこで本実施の形態においては、上述したように支持基板 2が主面 2— 1に対して遮光段部 9を介してカバー固定部 10を段落ち形成したことにより、接着剤層を透過した外部光が遮光段部 9によって遮光されるようにして、る。 [0076] 本実施の形態においては、支持基板 2に対してカバー部材 15も他の構成部材と同様に表面実装法によって組み付けるようにすることで、組立工程の合理ィ匕が図られている。振動型ジャイロセンサ 1においては、カバー部材 15を支持基板 2の段落ちされたカバー固定部 10上に固定することから薄型化が図られるとともに、接着剤の部品実装領域 6への流れ込みも防止される。また、部品実装空間部 3が防塵、防湿空間部として構成されるとともに遮光空間部として構成されることで、振動素子 20における焦電効果の発生を抑制して安定した手振れ等の検出動作を行うことを可能とする。

[0077] [回路構成]

次に、振動型ジャイロセンサ 1を駆動する回路構成について図 7を参照して説明する。

[0078] 振動型ジャイロセンサ 1は、第 1振動素子 20Xと第 2振動素子 20Yとにそれぞれ接続され IC回路素子 7や電子部品 8等によって構成された第 1駆動検出回路部 50Xと第 2駆動検出回路部 50Yとを備えている。これら第 1駆動検出回路部 50Xと第 2駆動検出回路部 50Yとは互いに同一の回路構成とされることから、以下、駆動検出回路部 50と総称して説明する。駆動検出回路部 50は、インピーダンス変換回路 51と、加算回路 52と、発振回路 53と、差動増幅回路 54と、同期検波回路 55と、直流増幅回路 56等を備えている。

[0079] 駆動検出回路部 50は、図 7に示すように振動素子 20の第 1検出電極 30Rと第 2検出電極 30Lに対してインピーダンス変換回路 51と差動増幅回路 54とが接続される。インピーダンス変換回路 51には加算回路 52が接続され、この加算回路 52に接続された発振回路 53が駆動電極層 29と接続される。差動増幅回路 54と発振回路 53とには同期検波回路 55が接続され、この同期検波回路 55に直流増幅回路 56が接続される。なお、振動素子 20の基準電極層 27は、支持基板 2側の基準電位 57と接続される。

[0080] 駆動検出回路部 50は、振動素子 20とインピーダンス変換回路 51と加算回路 52と発振回路 53とによって自励発振回路を構成する。そして、発振回路 53から駆動電極層 29に対して所定周波数の発振出力 Vgoを印加することによって振動素子 20の振動子部 23に固有振動を生じさせる。振動素子 20の第 1検出電極 30Rからの出力 Vgrと第 2検出電極 30Lからの出力 Vglとはインピーダンス変換回路 51に供給され、これらの入力に基づいてインピーダンス変換回路 51から加算回路 52に対してそれぞれ出力 Vzrと Vzlとを出力する。加算回路 52は、これらの入力に基づいて発振回路 53に対して加算出力 Vsaを出力する。

[0081] 振動素子 20の第 1検出電極 30R力もの出力 Vgrと第 2検出電極 30L力もの出力 V glとは差動増幅回路 54に供給される。駆動検出回路部 50は、後述するように振動素子 20が手振れを検出するとこれら出力 Vgrと出力 Vglとに差異が生じることから、差動増幅回路 54によって所定の出力 Vdaが得られる。差動増幅回路 54からの出力 Vd aは、同期検波回路 55に供給される。同期検波回路 55は出力 Vdaを同期検波することで直流信号 Vsdに変換して直流増幅回路 56に供給し、所定の直流増幅を行つた直流信号 Vsdを出力する。

[0082] 同期検波回路 55は、差動増幅回路 54の出力 Vdaを、発振回路 53から駆動信号に同期して出力されるクロック信号 Vckのタイミングで全波整流した後で積分して直流信号 Vsdを得る。駆動検出回路部 50は、上述したようにこの直流信号 Vsdを直流増幅回路 56において増幅して出力することにより、手振れにより生じる角速度信号の検出が行われる。

[0083] 駆動検出回路部 50は、インピーダンス変換回路 51がハイ'インピーダンス入力 Z2 の状態でロー'インピーダンス出力 Z3を得るようになっており、第 1検出電極 30Rと第 2検出電極 30L間のインピーダンス Z1と加算回路 52の入力間のインピーダンス Z4とを分離する作用を奏する。インピーダンス変換回路 51を設けることによって、これら第 1検出電極 30Rと第 2検出電極 30Lとから大きな出力差異を得ることが可能となる。

[0084] 駆動検出回路部 50においては、上述したインピーダンス変換回路 51が入力と出力とのインピーダンス変能を奏するだけで信号の大きさに影響を与えることはない。したがって、第 1検出電極 30R力もの出力 Vgrとインピーダンス変換回路 51の一方側の出力 Vzr、及び第 2検出電極 30Lからの出力 Vglとインピーダンス変換回路 5 1の他方側の出力 Vzlとはそれぞれ同一の大きさである。駆動検出回路部 50においては、振動素子 20によって手振れ検出が行われて第 1検出電極 30Rからの出力 Vg rと第 2検出電極 30Lからの出力 Vglとに差があっても、加算回路 52からの出力 Vsa に保持される。

[0085] 駆動検出回路部 50においては、例えばスイッチング動作等によってノイズが重畳されることがあっても、発振回路 53の出力 Vgoに重畳されたノイズ成分が振動素子 20 におけるバンドフィルタと同等の働きによって共振周波数以外の成分が除去されることで、差動増幅回路 54からノイズ成分が除去された高精度の出力 Vdaを得ることが可能となる。なお、振動型ジャイロセンサ 1は、上述した駆動検出回路部 50に限定されるものではなぐ固有振動する振動子部 23の手振れ動作による変位を圧電薄膜層 28と一対の検出電極 30とによって検出し、適宜の処理を行って検出出力を得るように構成されればよい。

[0086] 振動型ジャイロセンサ 1においては、上述したように X軸方向の角速度を検出する第 1振動素子 20Xと Y軸方向の角速度を検出する第 2振動素子 20Yとを備えている。第 1振動素子 20Xに接続された第 1駆動検出回路部 50Xからは X軸方向の検出出力 VsdXが得られるとともに、第 2振動素子 20Yに接続された第 2駆動検出回路部 50 Yからは Y軸方向の検出出力 VsdYが得られる。振動型ジャイロセンサ 1においては、第 1振動素子 20Xと第 2振動素子 20Yとが、それぞれ数 kHzから数百 kHzの範囲で動作周波数の設定が可能である。そして、第 1振動素子 20Xの動作周波数 fxと第 2振動素子 20Yの動作周波数 fyとの周波数差 (fx— fy)を 1kHz以上とすることで、クロストークが低減されて精密な振動検出が行われるようになる。

[0087] [振動型ジャイロセンサの製造方法]

以下、本実施の形態の振動型ジャイロセンサ 1の製造方法について説明する。図 1 0は振動型ジャイロセンサ 1の製造方法を説明する主要工程フロー図である。

[0088] 振動型ジャイロセンサ 1においては、上述した振動素子 20が、例えば図 11及び図 12に示すように、主面 21— 1の方位面が（100)面、側面 21— 3の方位面が（110) 面となるように切り出されたシリコン基板 21を基材にして多数個が一括して形成された後に、切断工程を経て 1個ずつに切り分けられる。

[0089] [基板準備工程]

シリコン基板 21は、外形寸法が、工程に用いられる設備仕様に応じて切り出し寸法が適宜決定され、例えば 300 X 300 (mm)とされる。シリコン基板 21は図 11に示すように平面視矩形状の基板に限らず、平面視円形のゥーハ形状でもよい。シリコン基板 21は、作業性やコスト等によって厚み寸法を決定されるが、少なくとも振動素子 20の基部 22の厚み寸法よりも大きな厚みであればよい。シリコン基板 21は、上述したように基部 22の厚み力 00 μ mであるとともに振動子部 23の厚みが 100 μ mであること力、 300 /z m以上の基板が用いられる。

[0090] シリコン基板 21には、熱酸化処理が施されて、図 12に示すように第 1主面 21— 1上及び第 2主面 21— 2上にそれぞれシリコン酸ィ匕膜 (SiO膜) 33A, 33B (以下、個別

2

に説明する場合を除いてシリコン酸ィ匕膜 33と総称する。 )が全面に亘つて形成されている。シリコン酸ィ匕膜 33は、後述するようにシリコン基板 21に結晶異方性エッチング処理を施す際に保護膜として機能する。シリコン酸ィ匕膜 33は、保護膜機能を奏すればよく適宜の厚みをもって形成されるが、例えば 0. 3 m程度の厚み寸法で形成される。

[0091] [エッチング凹部形成工程]

振動素子製造工程は、半導体プロセスの薄膜工程と同様の工程力なり、シリコン基板 21の第 1主面 21— 1側力も各振動素子 20の振動子部 23を形成する部位を所定の厚み寸法とする上述したエッチング凹部 37を形成するエッチング凹部形成工程を有する。

[0092] エッチング凹部形成工程は、図 13〜図 19に示すように、シリコン基板 21の第 1主面 21— 1に、フォトレジスト層 34を形成するフォトレジスト層形成工程と、エッチング凹部 37の形成部位に対応してフォトレジスト層 34にフォトレジスト層開口部 35を形成するフォトレジストパター-ング工程と、フォトレジスト層開口部 35に臨むシリコン酸ィ匕膜 33Aを除去してシリコン酸ィ匕膜開口部 36を形成する第 1エッチング処理工程と、シリコン酸ィ匕膜開口部 36内にエッチング凹部 37を形成する第 2エッチング処理工程等を有する。

[0093] フォトレジスト層形成工程は、シリコン基板 21の第 1主面 21— 1に形成したシリコン酸ィ匕膜 33A上に全面に亘つてフォトレジスト材を塗布してフォトレジスト層 34を形成する。フォトレジスト層形成工程は、フォトレジスト材として例えば東京応化社製の感光性フォトレジスト材「OFPR— 8600」が用いられ、このフォトレジスト材を塗布した後にマイクロ波で加熱して水分を除去するプレベーキング処理を施してシリコン酸化膜

33A上にフォトレジスト層 34を形成する。

[0094] フォトレジストパター-ング工程は、フォトレジスト層 34上に各シリコン酸ィ匕膜開口部 36を形成する部位を開口部としたマスキング処理を施し、フォトレジスト層 34に対して露光、現像処理を施す。フォトレジストパター-ング工程は、各シリコン酸ィ匕膜開口部 36の対応部位のフォトレジスト層 34を除去して、図 13及び図 14に示すようにシリコン酸ィ匕膜 33Aを外方に臨ませる多数個のフォトレジスト層開口部 35を一括して形成する。なお、シリコン基板 21には、図 13に示すように 3 X 5個のフォトレジスト層開口部 35が形成されることで、後述する各工程を経て 15個の振動素子 20がー括して製造されるようにする。

[0095] 第 1エッチング処理工程は、フォトレジスト層開口部 35を介して外部に臨むシリコン酸ィ匕膜 33Aを除去する工程である。第 1エッチング処理は、シリコン基板 21の界面の平滑性を保持するために、シリコン酸ィ匕膜 33Aのみを除去する湿式エッチング法を採用する力この方法に限定されるものではなく例えばイオンエッチング法等の適宜のエッチング処理であってもよ、。

[0096] 第 1エッチング処理には、エッチング液として例えばフッ化アンモ-ゥム溶液を用い、シリコン酸ィ匕膜 33Aを除去してシリコン酸ィ匕膜開口部 36を形成する。これにより、図 15及び図 16に示すように、シリコン基板 21の第 1主面 21— 1を外部に臨ませる。なお、第 1エッチング処理は、長時間に亘つてエッチングを行った場合にシリコン酸ィ匕膜開口部 36の側面力もエッチングが進行する、わゆるサイドエッチング現象が生じることから、シリコン酸ィ匕膜 33Aがエッチングされた時点で終了するようにエッチング時間を正確に管理することが好まし、。

[0097] 第 2エッチング処理は、シリコン酸ィ匕膜開口部 36を介して外部に臨むシリコン基板 21の第 1主面 21— 1にエッチング凹部 37を形成する工程である。第 2エッチング処理工程は、シリコン基板 21の結晶方向にエッチング速度が依存する性質を利用した結晶異方性の湿式エッチング処理によって、シリコン基板 21を振動子部 23の厚みまでエッチングする。

[0098] 第 2エッチング処理工程には、エッチング液として例えば TMAH (水酸ィ匕テトラメチルアンモ-ゥム）や KOH (水酸化カリウム）或いは EDP (エチレンジァミンピロカテコール一水)溶液が用いられる。第 2エッチング処理は、具体的にはエッチング液として表裏面のシリコン酸化膜 33A, 33Bのエッチングレートの選択比がより大きくなる T MAH20%溶液を用い、このエッチング液を攪拌しながら温度を 80°Cに保ち、 6時間のエッチングを行って図 17及び図 18に示すエッチング凹部 37を形成する。

[0099] 第 2エッチング処理工程においては、基材として用いるシリコン基板 21の第 1主面 2 1— 1や第 2主面 21— 2に対して側面 21— 3の対エッチング性が小さい特性を利用して、（100)面に対して約 55° の角度の面方位となる（110)面が出現するエッチングが行われる。これにより、開口部から底面に向力つて約 55° の傾斜角度をもって次第に開口寸法が小さくなり、内周壁に約 55° の傾斜角度のエッチング斜面 133を有するエッチング凹部 37が形成される。

[0100] エッチング凹部 37は、後述する外形切り抜き工程が施されて振動子部 23を形成するダイヤフラム部 38を構成する。エッチング凹部 37は、図 17に示すように長さ寸法 t 8、幅寸法 t9の開口寸法を有し、図 19に示すように深さ寸法 tlOをもって形成される。エッチング凹部 37は、図 19に示すように、第 1主面 21— 1から第 2主面 21— 2側に向かって次第に開口寸法が小さくなる断面が台形の空間部によって構成される。

[0101] エッチング凹部 37は、内周壁が上述したように内方下がりに 55° の傾斜角度 Θを付されて形成される。ダイヤフラム部 38は、後述するように、振動子部 23の幅寸法 t6 と長さ寸法 t5及びその外周部を切り抜くようにしてシリコン基板 21に形成する外形溝 39の幅寸法 t7 (図 36及び図 37参照）とによって規定する。外形溝 39の幅寸法 t7は、（深さ寸法 tlO X lZtan55° )で求められる。

[0102] したがって、エッチング凹部 37は、ダイヤフラム部 38の幅を規定する開口幅寸法 t9 1S (深さ寸法 tlO X lZtan55° ) X 2+t6 (振動子部 23の幅寸法） + 2 X t7 (外形溝 39の幅寸法)から求められる。エッチング凹部 37は、開口部位の幅寸法 t9が、 tl 0 = 200 πι、 ΐ6 = 100 πι、 t7 = 200 mとすると、 ΐ9 = 780 mとなる。

[0103] また、エッチング凹部 37は、上述した第 2エッチング処理を施すことによって長さ方向についても幅方向と同様にその内周壁がそれぞれ傾斜角度が 55° の傾斜面として構成される。したがって、エッチング凹部 37は、ダイヤフラム部 38の長さを規定する長さ寸法 t8が、（深さ寸法 tlO X lZtan55° ) X 2+t5 (振動子部 23の長さ寸法） +t7 (外形溝 39の幅寸法)から求められる。エッチング凹部 37は、長さ寸法 t8が、 tl 0 = 200 πι、 t5 = 2. 5mm、 t7 = 200 mとすると、 t8 = 2980 mとなる。

[0104] [電極形成工程 (成膜) ]

上述したエッチング凹部形成工程により、シリコン基板 21にエッチング凹部 37の底面と第 2主面 21— 2との間に、所定の厚みを有する矩形のダイヤフラム部 38が構成される。ダイヤフラム部 38は、振動素子 20の振動子部 23を構成する。エッチング凹部形成工程の後、ダイヤフラム部 38の第 2主面 21— 2側を加工面として電極形成ェ程が施される。

[0105] 電極形成工程は、例えばマグネトロンスパッタ装置によって、エッチング凹部 37の形成部位と対向する第 2主面 21— 2上に、シリコン酸ィ匕膜 33Bを介して各電極層を形成する。電極形成工程は、図 20に示すようにシリコン酸ィ匕膜 33Bを介して基準電極層 27を構成する第 1電極層 40を形成する第 1電極層形成工程と、圧電薄膜層 28 を構成する圧電膜層 41を形成する圧電膜層形成工程と、駆動電極層 29及び検出電極 30を構成する第 2電極層 42を形成する第 2電極層形成工程とを有する。

[0106] なお、振動素子製造工程においては、振動子部 23に対する上述した第 1電極層 4 0の形成工程と第 2電極層 42の形成工程に合わせて、基部 22の形成部位に各リード 31や端子部 25を形成するための導体層の形成工程も同時に行われるようにする。

[0107] 第 1電極層形成工程は、図 20に示すように、振動子部 23の構成部位に対応するシリコン酸ィ匕膜 33B上に全面に亘つてチタンをスパッタリングしてチタン薄膜層を形成する工程と、このチタン薄膜層上にプラチナ（白金）をスパッタリングしてプラチナ層を形成して 2層構成の第 1電極層 40を積層形成する工程とからなる。チタン薄膜層形成工程は、例えばガス圧 0. 5Pa、 RF (高周波）パワー lkWのスパッタ条件でシリコン酸ィ匕膜 33B上に膜厚が 50nm以下 (例えば 5ηπ！〜 20nm)のチタン薄膜層を成膜する。プラチナ層形成工程は、例えばガス厚 0. 5Pa、 RFパワー 0. 5kWのスパッタ条件でチタン薄膜層上に膜厚が 200nm程度のプラチナ薄膜層を成膜する。

[0108] 第 1電極層 40は、チタン薄膜層がシリコン酸ィ匕膜 33Bとの密着性を向上させる作用を奏するとともに、プラチナ層が良好な電極として作用する。第 1電極層形成工程は、上述した第 1電極層 40の形成と同時にダイヤフラム部 38から基部 22の形成領域へと延長して第 1リード 31Aと第 1端子部 25Aとを構成する導体層も形成する。

[0109] 圧電膜層形成工程は、上述した第 1電極層 40上に全面に亘つて、例えばチタン酸ジルコン酸鉛 (PZT)をスパッタリングして所定の厚みの圧電膜層 41を積層形成する。圧電膜層形成工程は、 Pb (Zr Ti ) 0 酸ィ匕物をターゲットとして用いて、例

(l+x) 0.53 0.47 3-y

えばガス圧 0. 7Pa、RFパワー 0. 5kWのスパッタ条件で第 1電極層 40上に膜厚が 1 m程度の PZT層からなる圧電膜層 41を積層形成する。圧電膜層形成工程は、電気炉により圧電膜層 41をべ一キングすることによって、結晶化熱処理を施す。ベーキング処理は、例えば酸素雰囲気下で、 700°C、 10分間の条件で行う。なお、圧電膜層 41は、上述した第 1電極層 40から延長された基部 22の形成領域に形成された電極層の一部を被覆して形成される。

[0110] 第 2電極層形成工程は、上述した圧電膜層 41上に全面に亘つて、プラチナをスパッタリングしてプラチナ層を形成することによって第 2電極層 42を積層形成する。第 2 電極層形成工程は、ガス圧 0. 5Pa、 RFパワー 0. 5kWのスパッタ条件で圧電膜層 4 1上に膜厚が 200nm程度のプラチナ薄膜層を成膜する。

[0111] [電極形成工程 (パターニング) ]

次に、最上層に形成された第 2電極層 42に対してパターユング処理を施す第 2電極層パター-ング工程が行われる。第 2電極層パター-ング工程では図 21及び図 2 2に示すように所定形状の駆動電極層 29と一対の検出電極 30R, 30Lとを形成する

[0112] 駆動電極層 29は、上述したように振動子部 23を駆動させる所定の駆動電圧が印カロされる電極であり、振動子部 23の幅方向の中央領域に所定の幅をもって長さ方向のほぼ全域に亘つて形成される。検出電極 30は、振動子部 23に発生したコリオリカを検出する電極であり、駆動電極層 29の両側に位置して長さ方向のほぼ全域に亘つて互いに絶縁を保持されて平行に形成される。

[0113] 第 2電極層パター-ング工程は、第 2電極層 42に対してフォトリソグラフ処理を施して図 21に示すように圧電膜層 41上に駆動電極層 29と検出電極 30とを形成する。第 2電極層パター-ング工程は、駆動電極層 29と検出電極 30との対応部位にレジスト層を形成し、不要な部位の第 2電極層 42を例えばイオンエッチング法等によって除去した後にレジスト層を除去する等の工程を経て、駆動電極層 29と検出電極 30とをパターン形成する。第 2電極層パター-ング工程は、カゝかる工程に限定されず、半導体プロセスにお、て採用されて、る適宜の導電層形成工程を利用して駆動電極層 2 9や検出電極 30を形成するようにしてもょ、ことは勿論である。

[0114] 駆動電極層 29と検出電極 30とは、図 21に示すように先端部とともに振動子部 23 の根元となる根元部位 43においても同一となるようにして形成される。この第 2電極層パター-ング工程においては、根元部位 43において一致された駆動電極層 29と検出電極 30との基端部に、それぞれ幅広とされたリード接続部 29— 1、 30R— 1、 3 0L— 1がー体にパターン形成される。

[0115] 第 2電極層パター-ング工程においては、第 2電極層 42をパターユングして例えば長さ寸法 tl2が 2mm、幅寸法 tl 3が 50 mの駆動電極層 29を形成する。そして、この駆動電極層 29を挟んで、図 21に示すようにそれぞれ幅寸法 tl4が 10 μ mの第 1 検出電極 30Rと第 2検出電極 30Lとを、 5 mの間隔寸法 tl 5をもってパターン形成する。また、第 2電極層パター-ング工程は、長さ寸法がそれぞれ 50 m、幅寸法もそれぞれ 50 mとしたリード接続部 29— 1, 30R- 1, 30L— 1をパターン形成する。なお、駆動電極層 29と検出電極 30とは上述した寸法値に限定されるものではなぐ振動子部 23の第 2主面上に形成することが可能な範囲で適宜形成される。

[0116] 続いて、上述した圧電膜層 41に対してパターユング処理を施す圧電膜層パター- ング工程によって、図 23及び図 24に示す所定形状の圧電薄膜層 28を形成する。圧電薄膜層 28は、圧電膜層 41に対して上述した駆動電極層 29と検出電極 30よりも大きな面積の部位を残すようにパターユング処理を施して形成される。圧電薄膜層 28 は、振動子部 23に対して、その幅よりもやや小幅であり基端部力も先端部の近傍位置に亘つて形成される。

[0117] 圧電膜層パター-ング工程は、圧電膜層 41に対してフォトリソグラフ処理を施して圧電薄膜層 28の対応部位にレジスト層を形成し、不要な部位の圧電膜層 41を例えばフッ硝酸溶液を用いた湿式エッチング法等によって除去した後に、レジスト層を除去する等の工程を経て、図 23及び図 24に示す圧電薄膜層 28を形成する。なお、上記の例では圧電膜層 41を湿式エッチング法によってエッチング処理を施すようにしたが、力かる方法に限定されるものではなぐ例えばイオンエッチング法や反応性ィオンエッチング法 (RIE : Reactive Ion Etching)等の適宜の方法を施すことにより圧電薄膜層 28を形成するようにしてもょヽことは勿論である。

[0118] 圧電膜層パター-ング工程においては、圧電薄膜層 28の基端部が図 23に示すように振動子部 23の根元となる根元部位 43において駆動電極層 29と検出電極 30とほぼ同形となるようにして形成される。そして、圧電薄膜層 28は、基端部から駆動電極層 29や検出電極 30のリード接続部 29— 1, 30R- 1, 30L— 1よりもやや大きな面積を有して端子受け部 28— 1がー体にパターン形成される。

[0119] 圧電膜層パターニング工程は、長さ寸法 tl8が駆動電極層 29や検出電極 30よりもやや長い 2. 2mm、幅寸法 tl9が 90 mの圧電薄膜層 28をパターン形成する。圧電薄膜層 28の基端部に形成される端子受け部 28— 1は、駆動電極層 29や検出電極 30のリード接続部 29— 1, 30R- 1, 30L— 1の周囲に 5 mの幅寸法を有してパターニングされる。なお、圧電薄膜層 28は上述した寸法値に限定されるものでなぐ駆動電極層 29や検出電極 30よりも大きな面積をもって振動子部 23の第 2主面 23— 2上に形成することが可能な範囲で適宜形成される。

[0120] そして、第 1電極層 40に対して、上述した第 2電極層パター-ング工程と同様のパターニング処理を施す第 1電極層パター-ング工程によって、図 25及び図 26に示すように基準電極層 27をパターン形成する。第 1電極層パター-ング工程は、基準電極層 27の対応部位にレジスト層を形成し、不要な部位の第 1電極層 40を例えばィォンエッチング法等によって除去した後にレジスト層を除去する等の工程を経て、基準電極層 27をパターン形成する。なお、第 1電極層パター-ング工程は、かかる工程に限定されず、半導体プロセスにおいて採用されている適宜の導電層形成工程を利用して基準電極層 27を形成するようにしてもょヽことは勿論である。

[0121] 第 1電極層パター-ング工程においては、振動子部 23の第 2主面上においてその幅よりもやや小幅で圧電薄膜層 28よりも大きな幅を有する基準電極層 27を形成する。基準電極層 27の基端部は、図 25に示すように振動子部 23の根元となる根元部位 43において駆動電極層 29と検出電極 30及び圧電薄膜層 28とほぼ同形となるようにして形成される。この第 1電極層パター-ング工程においては、基端部から側方へと一体に引き出されて基部 22の形成部位上に第 1リード 31Aとその先端部の第 1端子部 25Aとが同時にパターン形成される。

[0122] 第 1電極層パターユング工程においては、長さ寸法 t20が 2. 3mm、幅寸法 t21が 94 mとされ、圧電薄膜層 28の周囲に 5 mの幅寸法をもって基準電極層 27を形成する。なお、第 1電極層パター-ング工程は、基準電極層 27が上述した寸法値に限定されるものでなぐ振動子部 23の第 2主面上に形成することが可能な範囲で適宜形成される。

[0123] [平坦化層形成工程]

振動素子製造工程にお!ヽては、上述した各工程を経て基部 22の形成部位に対応して、駆動電極層 29と検出電極 30のリード接続部 29— 1, 30R- 1, 30L— 1及び端子部 25B〜25Dを形成するとともに、これら各端子部 25と一体化されるリード 31B 〜31Dを形成する。この際、リード 31B〜31Dをリード接続部 29— 1, 30R— 1, 30L — 1と円滑に接続するために、図 27及び図 28に示す平坦化層 24を形成する。

[0124] リード接続部 29— 1, 30R- 1, 30L— 1と端子部 25B〜25Dとを接続するリード 31 B〜31Dは、図 29及び図 30に示すように、圧電薄膜層 28の端子受け部 28— 1や基準電極層 27の端部を通過して基部 22の形成部位を引き回すようにして形成される。上述したように圧電薄膜層 28は圧電膜層 41に湿式エッチング処理を施してパターユングされることから、エッチング箇所の端部がシリコン基板 21の第 2主面 21— 2側に向力つて逆テーパ或いは垂直な段部となっている。従って、基部 22の形成部位にリード 31B〜31Dを直接形成した場合に、上記段部において断線を生じさせることがある。また、基部 22の形成部位に引き回されている第 1リード 31Aとリード 31B〜31 Dとの絶縁を保持する必要もある。

[0125] 平坦ィ匕層形成工程は、基部 22の形成部位に形成したレジスト層にフォトリソグラフ処理を施して、リード接続部 29— 1, 30R- 1, 301^—1と第1リード31八とを被覆するレジスト層をパターン形成する。パターン形成されたレジスト層は、例えば 160°C〜3 00°C程度の加熱処理が施されることで硬化し平坦化層 24を構成する。平坦化層形成工程は、幅寸法 t24が 200 μ m、長さ寸法 t25が 50 μ m、厚み寸法が 2 m (図 2 8では強調して示している。）の平坦化層 24を形成する。なお、平坦化層形成工程は、かかる工程に限定されるものではなぐ半導体プロセス等に実施される適宜のレジスト層形成工程や適宜の絶縁性材料を用いて平坦化層 24を形成するようにしてもよい。

[0126] 己線層形成工程]

次に、基部 22の形成部位に上述した第 2端子部 25B〜第 4端子部 25D及び第 2リード 31B〜第 4リード 31Dを形成する配線層形成工程が施される。配線層形成工程は、基部 22の形成部位に全面に亘つて感光性のフォトレジスト層を形成するとともに、このフォトレジスト層に対してフォトリソグラフ処理を施して第 2端子部 25B〜第 4端子部 25Dや第 2リード 31B〜第 4リード 31Dに対応する開口パターンを形成し、さらにスパッタリングによって各開口部内に導体層を形成して配線層を形成する。配線層形成工程は、所定の導体部を形成した後に、フォトレジスト層を除去して図 29及び図 30に示す第 2端子部 25B〜第 4端子部 25D及び第 2リード 31B〜第 4リード 31Dをパターン形成する。

[0127] この配線層形成工程においては、シリコン酸ィ匕膜 33Bに対する密着性の向上を図るチタン層やアルミナ層が下地層として形成された後に、このチタン層上に電気抵抗が低く低コストの銅層が形成される。この例では、例えばチタン層が 20nmの厚みで形成され、銅層が 300nmの厚みで形成される。なお、配線層形成工程は、かかるェ程に限定されず、例えば半導体プロセスで汎用される各種の配線パターン形成技術によって配線層を形成するようにしてもょ、。

[0128] [絶縁保護層形成工程]

続いて、上述した工程を経て主面上に端子部 25とリード 31とを形成した基部 22と、各電極層と圧電薄膜層 28とを形成した振動子部 23の主面上に 3層構成の絶縁保護層 45を形成する絶縁保護層形成工程が施される。絶縁保護層形成工程は、レジスト層形成工程と、レジスト層パターユング形成工程と、第 1アルミナ層形成工程と、酸ィ匕シリコン層形成工程と、第 2アルミナ層形成工程と、レジスト層除去工程とを有する。

[0129] 絶縁保護層形成工程は、レジスト層形成工程とレジスト層パターユング形成工程とを経て、図 31に示すようにシリコン基板 21の第 2主面上に絶縁保護層 45の形成部位を開口したレジスト層 44を形成する。レジスト層形成工程は、シリコン基板 21上に全面に亘つて感光性レジスト剤を塗布してレジスト層 44を形成する。レジスト層パタ一-ング形成工程は、レジスト層 44に対してフォトリソグラフ処理を施して絶縁保護層 45の形成領域に対応する部位を開口して絶縁保護層形成開口部 44Aを形成する。なお、レジスト層 44は、図示を省略するが端子部 25の対応部位がそれぞれ円形に残される。

[0130] 絶縁保護層形成工程は、スパッタ法によって第 1アルミナ層 46と酸ィ匕シリコン層 47 と第 2アルミナ層 48とを積層形成するとともに、不要なスパッタ形成膜をレジスト層 44 とともに除去してレジスト層 44の絶縁保護層形成開口部 44A内に 3層構造のスパッタ形成層を残すいわゆるリフトオフ法によって所望の絶縁保護層 45を形成する。なお、図 32〜図 34においては、絶縁保護層形成開口部 44Aに形成される各スパッタ膜のみを図示しているが、この絶縁保護層形成開口部 44Aを構成するレジスト層 44 上にも同様にしてスパッタ膜が形成されることは勿論であり、これらスパッタ膜はレジスト層除去工程によってレジスト層 44とともに一括して除去される。

[0131] 第 1アルミナ層形成工程は、アルミナのスパッタリングを施して、図 32に示すように上述した絶縁保護層形成開口部 44Aの内部に第 1アルミナ層 46を形成する。第 1ァルミナ層 46は、 50nm程度の厚み寸法 t26をもって形成され、絶縁保護層形成開口部 44A内において上述したようにシリコン基板 21や駆動電極層 29或いは検出電極 30との密着性を向上させる下地金属層として機能する。

[0132] 酸ィ匕シリコン層形成工程は、酸ィ匕シリコンのスパッタリングを施して、図 33に示すように上述した第 1アルミナ層 46上に酸ィ匕シリコン層 47を形成する。酸化シリコン層形成工程は、スパッタ槽内におけるアルゴン圧が 0. 35Paを放電限界の下限とすることから、アルゴン圧を下限値よりもやや高圧とした 0. 4Paに設定して酸ィ匕シリコンのスノッタリングを行って、高密度の酸ィ匕シリコン膜 47を形成する。酸化シリコン膜形成ェ程は、駆動電極層 29や検出電極 30の少なくとも 2倍の厚みを有することで充分な絶縁保護機能を奏し、かつリフトオフ法にお!、てバリ発生率が小さ!/、範囲の厚みである 1 IX m以下の厚み寸法 t27を有する酸化シリコン層 47を形成する。酸化シリコン層 47 は、具体的には 750nmの厚み寸法 t27に形成される。 [0133] 第 2アルミナ層形成工程は、アルミナのスパッタリングを施して、図 34に示すように上述した酸ィ匕シリコン層 47上に第 2アルミナ層 48を全面に亘つて形成する。第 2アルミナ層 48は、 50nm程度の厚み寸法 t28をもって形成され、後述する外形溝形成ェ程に際して形成されるレジスト層との密着性を向上させることで、エッチング剤による酸ィ匕シリコン層 47の損傷を防止する。

[0134] [外形溝形成工程]

次に、シリコン基板 21の第 1主面 21— 1上に、図 34に示すようにエッチングストップ層 70を形成する工程が施される。エッチングストップ層 70は、後述する外形溝形成工程をシリコン基板 21に対して施す際に、第 1主面 21— 1側にプラズマ集中が生じて所定のエッジ形状が形成されな!ヽ形状不良の発生を抑制する機能を奏する。エツチングストップ層形成工程は、例えばシリコン基板 21の第 1主面 21— 1上に、スパッタ法によって全面に亘つて厚みが 500nm程度の酸ィ匕シリコンを形成する。

[0135] 外形溝形成工程は、ダイヤフラム部 38を貫通して振動子部 23の外周部を構成する外形溝 39を形成する。外形溝形成工程においては、図 35〜図 37に示すように、ダイヤフラム部 38と対向するシリコン基板 21の第 2主面 21— 2側から、上述した各電極層を積層形成したシリコン基板 21の振動子部 23の一方側の根元部位 43を始端 3 9Aとし、振動子部 23を囲むように他方側の根元部位 43を終端 39Bとする略コ字状の貫通溝からなる外形溝 39が形成される。外形溝 39は、上述したように 200 mの幅寸法 t7をもって形成される。

[0136] 外形溝形成工程は、具体的にはシリコン酸化膜 33Bを所定形状のコ字状に除去してシリコン基板 21の第 2主面 21— 2を露出させる第 1エッチング処理工程と、露出されたシリコン基板 21に対して外形溝 39を形成する第 2エッチング処理工程とからなる

[0137] 第 1エッチング工程においては、シリコン酸ィ匕膜 33B上に全面に亘つて感光性のフオトレジスト層を形成するとともに、このフォトレジスト層に対してフォトリソグラフ処理を施して上述した各電極層の形成領域を囲み振動子部 23の外形寸法と等しい開口寸法を有するコ字状の開口パターンを形成する。第 1エッチング処理工程は、開ロパターンを介して露出されたシリコン酸ィ匕膜 33Bをイオンエッチングによって除去する。なお、第 1エッチング処理工程は、例えば湿式エッチングによってシリコン酸ィ匕膜 33B をコ字状に除去することも可能であるが、サイドエッチングによる寸法誤差の発生を考慮すると、イオンエッチングが好適に実施される。

[0138] 第 2エッチング工程においては、残されたシリコン酸ィ匕膜 33Bがレジスト膜 (エッチング保護膜)として利用される。第 2エッチング処理工程は、レジスト膜 (シリコン酸ィ匕膜 33B)との選択比が得られ、かつ振動子部 23の外周部が高精度の垂直面によつて構成されるようにするために、シリコン基板 21に対して例えば反応性イオンエッチングが施される。

[0139] 第 2エッチング処理工程には、高密度なプラズマを生成する誘導結合型プラズマ (I CP : Inductively Coupled Plasma)を生成する機能を有する反応性イオンエッチング（ RIE)装置が用いられる。第 2エッチング処理工程は、エッチング箇所に SFガスを導

6 入するエッチング処理と、 C Fガスを導入してエッチングした箇所に外周壁を保護す

4 8

るための保護膜形成工程とを繰り返す Bosch (Bosch社)プロセスが用いられ、毎分 10 μ m程度の速度で垂直な内壁を有する外形溝 39をシリコン基板 21に形成する。

[0140] 第 2エッチング処理工程の後、シリコン基板 21の第 1主面 21— 1に形成されたエツチングストップ層 70を除去する工程が施される。エッチングストップ層の除去工程は、例えばフッ化アンモ-ゥムを用いた湿式エッチング処理によって酸ィ匕シリコン力なるエッチングストップ層 70を除去する。なお、エッチングストップ層除去工程は、上述した外形溝形成工程で形成したフォトレジスト層を除去してしまうと絶縁保護層 45も除去されてしまうから、エッチングストップ層 70を除去した後に当該フォトレジスト層の除去が行われるようにする。

[0141] [分極処理工程]

続いて、シリコン基板 21上に形成される各振動素子 20の圧電薄膜層 28を一括して分極処理する分極処理工程が行われる。分極処理ための分極用配線には Cu配線が用いられる。 Cu配線は、後述する分極処理を行った後に湿式エッチング処理によって容易に溶解することで、各振動素子 20にダメージを与えることなく除去することが可能である。なお、分極用配線については、 Cu配線に限定されず、上述した機能を奏する適宜の導電体によって形成してもよいことは勿論である。 [0142] Cu配線の形成には、例えばフォトリソグラフ処理によって所望の形状を開口部とするレジスト層をシリコン基板 21の第 2主面 21— 2上にパターン形成した後に、 Cu層をスパッタ法により成膜するとともに不要な部位に付着した Cu層をレジスト層とともに除去するリフトオフ法が用いられる。 Cu配線は、分極処理時の導通を確保するために、例えば幅寸法が 30 μ m以上、厚みが 400nm程度とする。

[0143] 分極処理工程は、 Cu配線に形成された印加側パッドとグランド側パッドとを介して各振動素子 20を外部電源に一括して接続することによって、効率よく行うことが可能である。なお、分極処理工程は、例えばワイヤボンディング法によって各パッドと外部電源との接続を行うとともに、 20V— 20minの条件で通電を行って分極処理を施す。分極処理工程は、力かる条件に限定されず、適宜の接続方法や分極条件によって分極処理を施すようにしてもよ!ヽことは勿論である。

[0144] [金バンプ形成工程]

次に、金バンプ形成工程が行われる。振動素子 20は、上述したように支持基板 2に表面実装されることから、各端子部 25上に金バンプ 26が形成される。金バンプ形成工程は、各端子部 25に金ワイヤのボンディングツールを押し当てて所定形状のスタッドバンプを形成する。金バンプ形成工程においては、必要に応じて基部 22上にいわゆるダミーバンプも形成される。なお、金バンプ 26の他の形成方法としては、後述するめつきバンプ法がある。

[0145] めっきバンプ法は、図 38Aに示すように端子部 25上に所定の開口部 61を有するめっきレジスト層 62を形成する工程と、図 38Bに示すように金めつき処理により各開口部 61内に金めつき層 26を所定の高さまで成長させる金めつき工程と、めっきレジスト層 62を除去する工程とを有する。なお、金バンプ形成工程においては、めっき処理の条件によって形成される金バンプ 26の厚み（高さ）に限界があり、所望の高さを有する金バンプ 26が形成し得ないこともある。金バンプ形成工程においては、 1回のめっき処理によって所望の金バンプ 26を得られない場合に、第 1層の金めつき層を電極とする 2回めつき処理を施してヽゎゆる段付き金バンプ 26を形成するようにしてちょい。

[0146] なお、バンプ形成工程にっ、て、上述した方法に限定されず、半導体プロセスで実施されて!/ヽる例えば蒸着法や転写法等によってバンプ形成を行うようにしてもよ!ヽ。また、振動素子製造工程においては、詳細を省略するが、金バンプ 26と端子部 25との密着性を向上させるために、 TiW、 TiN等のいわゆるバンプ下地金属層が形成される。

[0147] [切断工程]

続いて、シリコン基板 21から各振動素子 20を切り分ける切断工程が実施される。切断工程においては、例えばダイヤモンドカツタ等によって基部 22の対応部位を切り分けることによって、各振動素子 20の切り分けが行われる。切断工程では、ダイヤモンドカツタによって切断溝を形成した後に、シリコン基板 21を折って切り分けが行われる。なお、切断工程は、砥石や研削によりシリコン基板 21の面方位を利用して切断を行うようにしてもよい。

[0148] 上述した振動素子製造工程においては、例えば基部 22を共通とし、この基部 22の隣り合う側面に振動子部をそれぞれ一体に形成することによって 2軸の検出信号を得る 2軸一体型振動素子との比較において、シリコン基板 (ゥエーハ） 21からの取り数を大幅に向上させることを可能とする。

[0149] [実装工程]

以上の工程を経て製造された振動素子 20は、シリコン基板 21の第 2主面 21— 2側を実装面として、支持基板 2の第 1主面 2— 1上に表面実装法によって実装される。振動素子 20は、各端子部 25に設けられた金バンプ 26を支持基板 2側の相対するランド 4に位置合わせされる。この際、振動素子 20は、上述したように位置合わせ用マーク 32が読み取られて、実装機により位置と向きを高精度に位置決めされる。

[0150] 振動素子 20は、支持基板 2に押圧された状態で超音波が印加され、各金バンプ 2 6が相対するランド 4に溶着されることで支持基板 2の第 1主面 2—1上に実装される。支持基板 2には、第 1主面 2—1上に IC回路素子 7や電子部品 8が実装され、振動素子 20に対して後述する調整工程が行われた後、カバー部材 15が取り付けられることで、振動型ジャイロセンサ 1が完成する。

[0151] 以上のように、本実施の形態においては、基部 22に振動子部 23を一体に形成してなる多数個の振動素子 20をシリコン基板 21に一括して製作し、それぞれを個々に切り分けるようにしている。そして、支持基板 2の第 1主面 2—1上に、同一形状の第 1振動素子 20Xと第 2振動素子 20Yとを 90° 異なる 2軸上に実装することで、当該 2軸の検出信号を得る振動型ジャイロセンサ 1が作製される。

[0152] [調整工程]

振動素子製造工程にお!、ては、上述したように誘導結合型プラズマを用いたエツチング処理を施してシリコン基板 21から各振動素子 20の振動子部 23をそれぞれ高精度に切り抜くようにするが、材料取りの歩留まり等の条件によって各振動子部 23がプラズマの出射中心線上に対して全て左右対称に位置して形成されることが困難である。このため、各振動素子 20の位置ずれやその他種々の工程条件等によって各振動子部 23の形状にバラツキが生じることがある。振動素子 20は、例えば振動子部 23の断面形状が台形状又は平行四辺形状に形成された場合に、正規の矩形形状の振動子部 23との比較で垂直な上下振動力ずれて中心軸線に対して質量が小さな側に傾、た状態で振動動作を行うようになる。

[0153] そこで、振動子部 23の所定箇所にレーザ加工を施して質量の大きな側を研削することによって振動状態を矯正する調整工程が施される。調整工程は、微細な大きさで形成される振動子部 23の断面形状を直接視認することが困難であることから、切断した個々の振動素子 20について所定の縦共振周波数で振動子部 23を振動動作させて左右の検出信号の大きさを比較する方法によって、振動子部 23の断面形状のバラツキを確認する。調整工程は、左右の検出信号に差異が生じている場合に、レ一ザ加工によって小さな検出信号を出力する側の振動子部 23の一部を研削する。

[0154] 調整工程は、例えば対象とする振動素子 20について、調整前に図 39Aに示すように、発振回路 71の発振出力 GOを駆動電極層 29に印加することによって振動素子 2 0を縦共振状態で駆動させる。調整工程は、一対の検出電極層 30L, 30Rカゝら得る検出信号 G10, GrOを加算回路 72によって加算し、その加算信号を発振回路 71に帰還させる。そして、検出電極 30L, 30R力得る検出信号 G10, GrOに基づいて、発振回路 71の発振周波数を縦共振周波数 fOとして測定するとともに検出信号 G10, GrOの差を差分信号として測定する。

[0155] また、調整工程は、図 39Bに示すように、発振回路 71の発振出力 G1を検出電極 3 OLに印加することによって振動素子 20を横共振状態で駆動させる。調整工程は、検出電極 30Rから得る検出信号 Gr—1を発振回路 71に帰還させるとともに、検出信号 Gr—Ιに基づいて、発振回路 71の発振周波数を横共振周波数 flとして測定する。なお、横共振周波数は、検出信号 Gr—1から得る横共振周波数 flと検出信号 G1—1 力も得る横共振周波数 f 2とは等しいことから、検出電極 30L, 30Rのいずれか一方の接続状態で行うようにすればょ、。

[0156] さらに、調整工程は、図 39Cに示すように、発振回路 71の発振出力 G2を検出電極 30Rに印加することによって振動素子 20を横共振状態で駆動させる。調整工程は、検出電極 30Lから得る検出信号 G1— 2を発振回路 71に帰還させるとともに、検出信号 G1— 2に基づいて、発振回路 71の発振周波数を横共振周波数 f 2として測定する。調整工程は、上述した各測定によって得た縦共振周波数 fOと横共振周波数 fl, f2 の周波数差を離調度とし、離調度が所定の範囲であるか否かを判定する。また、調整工程は、検出電極 30L, 30Rカゝら検出される差分信号が所定の範囲であるカゝ否かを判定する。

[0157] 調整工程は、上述した離調度や差分信号の判定結果に基づ!、て、その大きさから振動子部 23に対する調整加工位置を決定してレーザ照射を行って一部を研削して調整を行う。調整工程は、以下同様の測定，レーザ加工を、離調度と差分信号とが目標値に達成するまで施す。

[0158] 調整工程には、スポット径を調整可能な波長 532nmのレーザを出射するレーザ装置が用いられる。調整工程は、振動素子 20の振動子部 23に対して、例えば側面と第 1主面 23— 1に跨る稜線部位に対して長さ方向の適宜の場所にレーザを照射することにより調整を行う。振動素子 20は、振動子部 23の基端部から先端部に向かうほどレーザ照射による調整の変化量が、周波数差、検出信号バランスともに小さいことから、基端部側において粗調整を行い、先端部側で微調整を行うことが可能である。

[0159] そして、この調整工程は振動素子 20が支持基板 2に実装された状態で行われるので、実装前に当該調整を行った際の実装後における再調整が不要となり、振動型ジャイロセンサ 1の生産性を高められる。この場合、調整用レーザが照射される領域は振動子部 23の上面 23— 2側であるため、実装後の調整作業性に優れている。また、この振動子部 23の上面 23— 2は圧電層ゃ電極層が形成されて、なヽ面であるため、レーザ加工時に発生する熱により圧電薄膜層 28の特性が変化したり、分極状態が変化する等の影響を最大限防ぐことが可能である。

[0160] ところで、振動型ジャイロセンサ 1は、振動素子 20が、駆動電極層 29に対して駆動検出回路部 50から所定周波数の交流電圧が印加されることによって、振動子部 23 が固有の振動数をもって振動する。振動子部 23は、厚み方向である縦方向に縦共振周波数で共振するとともに幅方向である横方向にも横共振周波数で共振する。振動素子 20は、縦共振周波数と横共振周波数との差である離調度が小さいほど高感度特性を有する。振動型ジャイロセンサ 1は、上述したように結晶異方性エッチング処理や反応性イオンエッチング処理を施して振動子部 23の外周部を精度よく形成することで高離調度化が図られている。

[0161] 振動素子 20は、振動子部 23の長さ寸法 t5の精度によって縦共振周波数特性に大きな影響が生じる。振動素子 20は、上述したように振動子部 23の長さ寸法 t5を規定する根元部位 43が、結晶異方性エッチング処理を施すことによって形成されるダイャフラム部 38の（100)面及び 55° の角度をなすエッチング傾斜面 133である（111 )面と、平坦面である境界線とに「ずれ」が生じた場合に、この「ずれ」量に応じて離調度が大きくなつてしまう。

[0162] すなわち、振動素子 20は、かかる「ずれ」量力結晶異方性エッチング処理時のシリコン酸ィ匕膜 33B上に形成するレジスト膜パターンと、反応性イオンエッチング処理時のレジスト膜パターンの位置ずれが原因となる。したがって、振動素子 20は、例えば工程中でシリコン基板 21の第 1,第 2主面 21— 1, 21— 2を同時に観察可能な両面ァライナー装置により位置決めする対応を図るようにしてもよい。また、振動素子 2 0は、シリコン基板 21の第 1主面 21— 1上や第 2主面 21— 2上に適宜の位置決め用ノターンやマークを形成し、これらを基準として他方主面の位置規制を行うァライメント装置によって位置決めする対応を図るようにしてもよい。振動素子 20は、かかる位置決めの対応が支持基板 2への実装工程に際しても適用可能である。

[0163] なお、振動素子 20は、上述した「ずれ」量が約 30 m程度よりも小さな範囲であれば、縦共振周波数と横共振周波数とがほぼ一致する。したがって、振動素子 20は、やや精度の高、エッチング工程を施すことによって実質的な「ずれ」量による離調度特性の低下を抑制することが可能であり、上述したァライメント装置を用いた対応を不要として製造される。

[0164] [バンプ接合の効果]

振動素子 20は、支持基板 2に対する固定方法や材料によって Q値が決定される。振動型ジャイロセンサ 1は、上述したように振動素子 20が基部 22に形成したそれぞれ所定の高さを有する複数個の金バンプ 26によって支持基板 2に実装したことにより、安定かつ高感度で振動子部 23の振動動作が行われて高 Q値ィ匕が図られている。

[0165] 振動型ジャイロセンサ 1について、以下、振動素子 20の支持基板 2に対する固定方法による Q値特性の影響を、 FEM (Finite-Element Method:有限要素法)解析法によって解析する。解析は、振動子部 23をシリコン材によって製作するとともに支持基板 2に対して金接合層（金バンプ 26)によって固定した場合の、固定部分の減衰による振動子部 23の先端部位における変位量 (この例では上振幅のピークと下振幅のピーク間の変位量 mpp) )を計算することによって固定方法の違いによる特性変化を解析した。シリコンの材料減衰 j8 = 3. 54 X 10— ⁸、金接合層の材料減衰 j8 = 3. 54 X 10— ⁸を基準にした値をパラメータにして代入する。

[0166] 振動素子 20が基部 22を支持基板 2に対して金接合層を介して全面に亘つて接合された場合の第 1の解析を行った。この第 1の解析により、図 40に振動子部 23の変位量の変動結果が得られた。振動素子 20は、同図から明らかなように、 Auの減衰量が大きくなるにしたがって振動子部 23の先端部の変位が次第に減衰する。

[0167] また、振動素子 20が基部 22を支持基板 2に対して金接合層 140を介して接合される場合の第 2の解析を行った。この第 2の解析は、具体的には、図 41Aに示したように、振動子部 23の基端部位において設けた幅 dの非接合部の変化による振動子部 23の変位減衰割合の変化を解析するものであり、図 41Bに示す結果が得られた。振動素子 20は、図 41Bから明らかなように金接合層 140の非接合部の幅が 200 μ m〜 300 /z mの範囲で変位減衰割合が大きくなる結果が得られた。ここで、変位減衰割合は、振動子の機械品質係数 Q値に相当する値であり、数値が大きいほど優れており特定周波数において高い強度で発振する。以下、同様の意味で用いるものとする。 [0168] さらに、振動素子 20が基部 22を支持基板 2に対して金接合層 140を介して接合する場合の第 3の解析を行った。この第 3の解析は、具体的には図 42Aに示すように金接合層 140の幅 eの変化による振動子部 23の変位減衰割合の変化を解析するものであり、図 42Cに示す結果が得られた。また、第 3の解析において、図 42Bに示すように振動素子 20が基部 22を支持基板 2に対して第 1金接合層 140Aと第 2金接合層 140Bとを介して接合される場合における解析も行った。

[0169] 図 42Cは、 1個の金接合層 140による幅 eの変化による振動子部 23の変位減衰割合の解析結果を黒色四角印で示すとともに、第 2金接合層 140Bを追加した場合の解析結果を白色丸印で示している。振動素子 20は、金接合層 140の幅 eが 500 m 〜700 mの範囲で減衰割合が大きくなる結果を得る。また、振動素子 20は、 2箇所で固定することによって、金接合層 140の幅 eが小さい場合でも大きな減衰割合が得られるようになる。

[0170] 振動素子 20においては、上述した第 1〜第 3解析の結果から明らかなように、金接合層 140により支持基板 2上に接合される基部 22が、全面で接合されるよりも第 1金接合層 140Aと第 2金接合層 140Bとの 2箇所で接合されることが良好な特性を示す解析結果が得られる。第 4の解析は、カゝかる解析結果に基づいて、図 43Aに示すように基部 22を第 1金接合層 140Aと第 2金接合層 140Bとの 2箇所で支持基板 2上に接合し、上述した第 2の解析と同様に振動子部 23の基端部位において設けた非接合部の幅 fをパラメータとして振動子部 23の変位減衰割合の変化を解析することによつて第 1金接合層 140Aの最適位置を求めた。振動素子 20は、図 43Bに示すように第 1金接合層 140Aを振動子部 23の根元位置力も非接合部の幅 fをほぼ 250 mとして基部 22を固定することによって、最適化が図られるとの解析結果が得られた。

[0171] 第 5の解析は、上述した第 4の解析に対して、図 44Aに示すように基部 22を第 1金接合層 140Aと第 2金接合層 140Bとの 2箇所で支持基板 2上に接合するが、第 2金接合層 140Bの最適位置を解析したものである。振動素子 20は、第 1金接合層 140 Aを基部 22に対して上述した振動子部 23の根元から 250 μ mの最適位置を固定し、第 2金接合層 140Bについて基部 22の後端部からの間隔 gをパラメータとして振動子部 23の変位減衰割合の変化を解析して最適位置を求めた。振動素子 20は、図 4 4Bに示すように、第 2金接合層 140Bが振動子部 23の根元と対向する基部 22の後端部から次第に振動子部 23側へ近づくにしたがってこの振動子部 23の変位減衰割合が小さくなる結果が得られた。したがって、振動素子 20は、支持基板 2に対して基部 22を第 1金接合層 140Aと第 2金接合層 140Bの 2箇所で固定する場合に、振動子部 23の根元から 250 mの位置とより後端部に近い位置とにおいて固定することによって最適化が図られるとの解析結果が得られる。

[0172] 振動素子 20は、上述した第 1〜第 5解析から、支持基板 2に対する基部 22の固定方法が全面固定よりも部分固定、 1箇所固定よりも複数箇所固定である方が良好な Q 値特性を得ることができることが明らかとなった。第 6の解析は、支持基板 2に対する基部 22の固定方法を、図 45Aに示すように振動子部 23の根元側を幅方向に離間した一対の第 1金属層 140A— 1, 140A— 2によって固定するとともに基部 22の後端側において幅方向に離間した一対の第 2金属層 140B—1, 140B— 2によって固定する 4点固定構造とした場合の解析である。第 6の解析では、第 2金属層 140B— 1, 140B— 2を固定するとともに、第 1金属層 140A— 1, 140A— 2の相対する間隔 wと第 2金属層 140Bとの間隔 hとをパラメータとして振動子部 23の変位減衰割合の変化を解析することによって最適な固定位置の解析を行った。

[0173] 第 6の解析は、図 45Aに示すように、第 1金属層 140A—1, 140A—2を基部 22の幅方向の両側に設けて相対する間隔を wlとして支持基板 2に固定する方法を第 1 固定方法とし、図 45Bに示すように、第 1金属層 140A— 1, 140A— 2を中央部に近づけて相対する間隔を w2として支持基板 2に固定する方法を第 2固定方法とし、図 4 5Cに示すように第 1金属層 140A— 1, 140A— 2を振動子部である中心部位にぉヽて一体ィ匕して相対する間隔を w3 = 0として支持基板 2に固定する方法を第 3固定方法とする。

[0174] 振動素子 20は、図 46A及び図 46Bに示すように支持基板 2に対して基部 22が第 1 金属層 140A— 1, 140A— 2によって、振動子部 23の根元に近い位置で基部 22の幅方向の両側で固定される固定方法により最適化が図られるとの解析結果が得られる。なお、振動素子 20は、第 3固定方法によって支持基板 2に対して基部 22を固定した場合に極大をもつ。 [0175] 第 7の解析は、図 47Aに示すように、 4個の金バンプ 141 1〜141 4によって支持基板 2に対して基部 22を固定した場合の FEM計算結果と測定結果とを解析したものである。第 1の固定方法は、図 47Aに示すように基部 22の略中央部に 4個の金バンプ 141— 1〜141— 4を横方向に 1列に並べて固定した方法である。第 2の固定方法は、図 47Bに示すように基部 22の四隅に 4個の金バンプ 141 1〜141 4を配置して固定した方法である。第 3の固定方法は、図 47Cに示すように基部 22の後端側に 3個の金バンプ 141— 1〜141— 3を横方向に並べるとともに振動子部 23の根元で幅方向の中央部に位置して 1個の金バンプ 141 4を配置して固定した方法である。

[0176] 図 48Aは、横軸に Auの減衰量を、縦軸に振動子部 23の変位減衰割合を示した F EM計算結果を示した図である。また、図 48Bは、各固定方法を採用した振動素子 1 42A〜142Cの変位量 mpp)の測定結果を示した図である。振動素子 20は、図 4 8A及び同図 Bから明らかなように固定部位における Auの材料減衰が大きい場合でも四隅を金バンプ 141 1〜141 4によって固定したサンプル 142Bが減衰に強い固定方法を構成している。

[0177] 第 8の解析は、上述した第 1解析〜第 7解析の解析結果を踏まえて、さらに多点箇所で振動素子 20を支持基板 2に対して固定する場合の優位性を検討した解析である。第 8の解析では、図 49Aないし図 49Dに示すように、基部 22に対して金バンプ 14 3の数を異にして配置した第 1サンプル振動素子 144A〜第 4サンプル振動素子 14 4Dについて、振動子部 23の変位減衰割合の解析を行って図 50に示す結果を得た

[0178] 第 1サンプル振動素子 144Aは、基部 22の四隅に配置された 4個の金バンプ 143 — 1〜143— 4を有している。第 2サンプル振動素子 144Bは、基部 22の四隅に配置された 4個の金バンプ 143— 1〜143— 4と、中央部に配置された 1個の金バンプ 14 3— 5との合計 5個の金バンプ 143— 1〜 143— 5を有して!/、る。第 3サンプル振動素子 144Cは、基部 22の四隅に配置された 4個の金バンプ 143— 1〜143— 4と、振動子部 23の延長線上で両側の金バンプ 143の中央部に位置することによってそれぞれ横方向に 3個ずつが配列された合計 6個の金バンプ 143— 1〜143— 6を有している。第 4サンプル振動素子 144Dは、基部 22の幅方向の両側に沿って縦方向に 3個ずつが配列された合計 6個の金バンプ 143— 1〜 143— 6を有して!/、る。

[0179] 上述した第 1サンプル振動素子 144A〜第 4サンプル 144Dにおいては、図 50に示すように振動子部 23の変位減衰割合について大きな差異はない。したがって、振動素子 20においては、支持基板 2に対して基部 22を多点で固定しても特性がさほど向上されないとの解析結果が得られた。

[0180] [負荷緩衝溝部の効果]

上述したように振動型ジャイロセンサ 1, 170においては、支持基板 2, 171に第 1 負荷緩衝溝部 12, 172や第 2負荷緩衝溝部 14からなる外部負荷の緩衝構造を形成して振動素子 20による安定した角速度の検出動作が行われるように構成される。振動型ジャイロセンサ 1にお、ては、振動の角度方向により出力信号が基準値よりも大小の値を示すために、出力信号に予めオフセット電圧が印加されている。

[0181] 図 51は、上述した緩衝構造の作用効果について、出力電圧の変動を測定した結果を示したグラフであり、この変動が小さいほど振動型ジャイロセンサ 1が安定した状態で検出動作を行うことが裏付けられる。同図において、縦軸がオフセット電圧値（X 10E— 4V)とし、横軸が測定回数である。比較例として示す支持基板 2に第 1負荷緩衝溝部 12や第 2負荷緩衝溝部 14を設けずに振動素子 20を実装した振動型ジャイロセンサは、〇印で示す変動状態となった。

[0182] これに対して、支持基板 2に枠状の第 1負荷緩衝溝部 12のみを形成した振動型ジャイロセンサ 1Aは、△印の結果であった。また、第 1負荷緩衝溝部 172と区割り溝 17 3とによって構成された個別実装領域 174に端子部 25をそれぞれ固定した振動型ジャイロセンサ 1Bは、口印の結果であった。さらに、支持基板 2の第 2主面 2— 2に第 2 負荷緩衝溝部 14を形成した振動型ジャイロセンサ 1Cは、◊印の結果であった。

[0183] 図 51から明らかなように、比較例振動型ジャイロセンサは、測定する毎にオフセット電圧値が大きく変動しており、外部負荷が振動素子 20の検出動作に影響を与えて、検出精度が低下する。一方、支持基板 2に第 1負荷緩衝溝部 12や第 2負荷緩衝溝部 14を形成した振動型ジャイロセンサ 1 A〜： LCは、いずれもオフセット電圧値の変動がほとんどなぐ安定した特性が得られることが確認される。なお、第 1負荷緩衝溝部 12と第 2負荷緩衝溝部 14とを形成した振動型ジャイロセンサにつ、ても、同様にォフセット電圧値の変動がほとんどなぐ安定した特性を有することは明らかである。

[0184] 図 52は、支持基板 2に溝の深さを異にする枠状の第 1負荷緩衝溝部 12を形成し、同様にしてオフセット電圧値の変化を測定した結果を示したグラフである。同図において、〇印は、溝の深さが 0 ;ζ ΐη、すなわち第 1負荷緩衝溝部 12が形成されていない振動型ジャイロセンサの測定結果を示す。同図において、△印は第 1負荷緩衝溝部 12の溝の深さを 30 /z mとした振動型ジャイロセンサの測定結果を示す。また、同図において、◊印は第 1負荷緩衝溝部 12の溝の深さを 50 mとした振動型ジャイロセンサの測定結果を示し、口印は第 1負荷緩衝緩衝溝部 12の溝の深さを 100 mとした振動型ジャイロセンサの測定結果を示し、參印は第 1負荷緩衝溝部 12の溝の深さを 200 μ mとした振動型ジャイロセンサの測定結果を示す。

[0185] 振動型ジャイロセンサにおいては、図 52から明らかなように、第 1負荷緩衝溝部 12 力 0 μ m以下の深さではオフセット電圧値に変動が生じて安定した特性が得られない結果となった。一方、振動型ジャイロセンサにおいては、第 1負荷緩衝溝部 12が 1 00 mを超える深さではオフセット電圧値の変動がほとんど無ぐ安定した特性を有することは明らかである。

[0186] [間隔構成凹部の効果]

振動型ジャイロセンサ 1にお、ては、上述したように振動素子 20の振動子部 23に対向して支持基板 2の主面 2—1に深さ kの間隔構成凹部 11を形成することによって、振動子部 23と支持基板 2との間に高さ m (図 2参照)の振動空間部が構成される。振動型ジャイロセンサ 1にお、ては、上述したように振動素子 20に駆動電圧が印加されることによって振動子部 23が振動動作する。この振動素子 20の縦方向と横方向との振動動作によって、振動空間部内に縦方向と横方向との空気流を生じさせる。縦方向の空気流は、間隔構成凹部 11の底面に当たって反射して振動素子 20の振動子部 23側へと流れるようになる。縦方向の空気流は、振動素子 20に対してその縦振動動作に抵抗するいわゆるダンピング効果を振動子部 23に対して作用させる。

[0187] 振動型ジャイロセンサ 1においては、振動子部 23が、上述したように金バンプ 26の高さと間隔構成凹部 11の深さ kとを加えた高さ mの振動空間部において振動動作することで、ダンピング効果の影響を低減されて高 Q値をもって振動する。したがって、振動型ジャイロセンサ 1においては、高 Q値ィ匕が保持された振動素子によって高感度で安定した手振れ検出が行われるようになる。

[0188] 振動型ジャイロセンサ 1においては、例えば振動素子 20が基部 22の厚み寸法を 0 . 3mm,振動子部 23の厚み寸法を 0. 1mmに形成し、支持基板 2に開口寸法が 2. lmm X 0. 32mmであり深さ寸法 kを変化させた間隔構成凹部 11を形成した場合に、振動空間部の高さ mの変化と振動子部 23の変位減衰割合の変化とが図 53に示す特性を得る。振動素子 20は、同図から明らかなように振動空間部の高さ mが 0. 05m mと極めて狭ヽ場合に、振動子部 23に対して大きなダンピング効果の影響が生じて変位減衰割合が 0. 8程度となる。振動素子 20は、所定の Q値が得られない状態となり、特性が低下する。

[0189] 振動素子 20は、振動空間部の高さ mが大きくなるにしたがって振動子部 23に対するダンピング効果の影響が低減されることによって、振動子部 23の変位減衰割合が次第に大きくなる。振動素子 20は、振動空間部の高さ mが 0. lmm程度までになると振動子部 23に対してダンピング効果の影響がほとんど作用しない状態となり、所期の Q値が得られるようになる。

[0190] 勿論、振動空間部は、高さ kが振動素子 20の最大振幅量、すなわち振動子部 23 の先端部における最大変位量の 1Z2よりも大きぐ振動素子 20を自由振動させることが条件である。振動空間部は、上述した特性図から、振動子部 23の最大振幅量を Pとすると、 k≥p/2 + 0. 05 (mm)の条件を満たす振動空間部を構成することによつて振動素子 20が所期の Q値によって駆動されることを可能とする。

[0191] 上述した実施の形態においては、支持基板 2の主面 2— 1に深さ kの間隔構成凹部 11を形成することによって主面 2—1と振動子部 23の第 2主面 (基板対向面） 23— 2 との間に全体として高さ mの振動空間部を構成するようにしたが、本発明は力かる構成に限定されるものではない。振動型ジャイロセンサ 1は、例えば間隔構成凹部 11を支持基板 2を貫通する矩形溝によって構成してもよい。振動型ジャイロセンサ 1は、か力る構成によって金バンプ 26を一般的な大きさで形成することを可能とし、全体としてさらに薄型化が図られるようになる。 [0192] [一対の振動素子の効果]

振動素子製造工程においては、上述したように基部 22に振動子部 23を一体に形成してなる多数個の振動素子 20をシリコン基板 21に一括して製作してそれぞれを切り分けるようにする。振動素子製造工程においては、支持基板 2の主面上に 2軸上に位置して実装されて 2軸の検出信号を得る振動型ジャイロセンサ 1に備えられる同一形状の第 1振動素子 20Xと第 2振動素子 20Yとを製作する。

[0193] 振動素子製造工程においては、例えば基部 22を共通とし、この基部 22の隣り合う側面に振動子部をそれぞれ一体に形成することによって 2軸の検出信号を得る 2軸一体型振動素子との比較において、シリコン基板 (ゥエーハ） 21からの取り数を大幅に向上させることを可能とする。各部が上述した寸法値を有する振動素子 20と、同等の機能を有する 2軸一体型振動素子とを製作した場合の取り数の比較を図 54に示す。

[0194] 振動素子 20は、図 54から明らかなように 3cm角のシリコン基板を用いた場合に総計 60個（2個使いとなることから振動型ジャイロセンサ 1が 30個分)が製作され、半導体プロセスの量産工程で一般に用いられる 4インチ径のゥエーハを用いた場合に総計 1200個（同 600個分）が製作され、さらに 5インチ径のゥヱーハを用いた場合には総計 4000個（同 2000個分)が製作される。一方、 2軸一体型振動素子は、 3cm角のシリコン基板を用いた場合に総計 20個が製作され、 4インチ径のゥエーハを用いた場合に 300個が製作され、さらに 5インチ径のゥエーハを用いた場合には総計 800個が製作される。振動素子 20は、材料の歩留まりを大幅に向上させて、コスト低減が図られるようになる。

[0195] 振動型ジャイロセンサにおいては、上述したように支持基板 2に 2軸の検出信号を得る第 1振動素子 20Xと第 2振動素子 20Yとを直交する 2軸上に位置して実装する。振動型ジャイロセンサ 1にお、ては、一方の振動素子の振動動作が他方の振動素子に影響を及ぼしていわゆる 2軸間干渉の発生が考慮される。図 55は、第 1振動素子 2 0Xと第 2振動素子 20Yとを向きを変えて支持基板 2に実装した場合に、クロストークを測定した結果を示す。

[0196] 図 55においてタイプ 1は、第 1振動素子 20X— 1と第 2振動素子 20Y— 1とが、それぞれの振動子部 23X—1, 23Y—1を互いに向き合うようにして支持基板 2の対角位置のコーナ部に基部 22X— 1, 22Y— 1を固定されて実装される。タイプ 2は、第 1振動素子 20X— 2と第 2振動素子 20Y— 2と力同一コーナ部にお、てそれぞれの基部 22X— 2, 22Y— 2を固定するとともに振動子部 23X— 2, 23Y— 2を互いに直交する側縁に沿って延在させるようにして支持基板 2に実装される。タイプ 3は、第 1振動素子 20X— 3があるコーナ部に基部 22X— 3を固定して振動子部 23X— 3を隣り合う一方のコーナ部に向けて支持基板 2に実装するとともに、第 2振動素子 20Y— 3 が隣り合うコーナ部に基部 22Y— 3を固定して振動子部 23Y— 3を第 1振動素子 20 X— 3に向けて支持基板 2に実装する。なお、同図には比較例として、上述した 2軸一体型の振動素子（タイプ 0) 60につ!/、てのクロストーク値を示す。クロストークの単位は、 dbm (デシベル実効値）である。

[0197] 図 55に示すように、タイプ 0の振動素子 60のクロストーク値は一 50dbm、タイプ 1の振動素子 20X— 1, 20Y— 1のクロストーク値は— 70dbm、タイプ 2の振動素子 20X - 2, 20Y— 2のクロストーク値は一 60dbm、タイプ 3の振動素子 20X— 3, 20Y— 3 のクロストーク値は 72dbmであった。

[0198] 本発明に係るタイプ 1〜3の振動型ジャイロセンサにおいては、タイプ 0の 2軸一体型の振動素子 60に対して、実装状態にかかわらず最小でも— lOdbm程度の改善が図られる。振動型ジャイロセンサ 1は、独立した 2個の振動素子 20を備えることによつて、検出信号に対する 2軸間の干渉信号が lmV程度に抑えることができる。これに対して、 2軸一体型の振動素子を備えた振動型ジャイロセンサにおいては、検出信号に対する 2軸間の干渉信号が 10mV程度となり、検出特性を低下させる。

[0199] また、本実施の形態の振動型ジャイロセンサ 1においては、第 1振動素子 20Xと第 2 振動素子 20Yとをタイプ 1のように配置して支持基板 2に実装することによって、 2軸間干渉が最も小さい結果を得た。振動型ジャイロセンサ 1においては、支持基板 2に対していかなる位置に第 1振動素子 20Xと第 2振動素子 20Yとを搭載するようにしてもよいが、小型の IC回路素子 7や多数個の電子部品 8の実装や配線パターン 5の引き回しを考慮すると、上述した各タイプのように支持基板 2のコーナ部に基部 22を固定して実装することが最も実装効率の向上が図られる。 [0200] 振動型ジャイロセンサ 1においては、各振動素子 20にそれぞれ位置合わせ用マーク 32を設け、この位置合わせ用マーク 32を認識して 2個の第 1振動素子 20Xと第 2 振動素子 20Yとを実装機によって支持基板 2の直交する 2軸上に互いに向き合う姿勢で実装する。振動型ジャイロセンサ 1においては、各振動素子 20の振動子部 23が位置ずれを生じないようにして支持基板 2に実装する必要がある。図 56A及び図 56 Bは、各振動素子 20の位置ずれ（中心軸に対するずれ角度の分布）を表したヒストグラムであり、横軸はずれ角度 (deg)、縦軸は数量である。位置合わせ用マーク 32を認識して実装を行った場合を同図 Aに、振動素子 20の外形形状で認識して実装を行った場合を同図 Bに示す。振動型ジャイロセンサ 1においては、同図から明らかなように位置合わせ用マーク 32によって高度の認識が行われることによって、各振動素子 20が支持基板 2に対して角度ずれ発生のバラツキも少なくかつずれ角度も小さい範囲で高精度に実装される。したがって、振動型ジャイロセンサ 1においては、各振動素子 20によって高精度かつ安定した手振れの検出動作が行われるようになる。

[0201] [クロストーク]

振動素子 20の動作周波数は数 kHzから数百 kHzの範囲で設定可能であり、この 2 軸角速度センサ（振動型ジャイロセンサ 1)では、 2個の振動素子 20X, 20Yの動作周波数 (fx, fy)を変えて周波数差 (fx— fy)による干渉信号の大きさを測定したところ、図 57に示す結果が得られた。図 57において、横軸は振動素子 20X, 20Yの動作周波数差 (fx— fy)、縦軸はセンサ出力（直流）に重畳される交流のノイズ成分 Vo ( ノイズを表す交流波形の上振幅ピークと下振幅ピーク間の大きさ）を示しており、ここでは軸間クロストークと称する。

[0202] 周波数差 (fx— fy)が 1kHz未満ではクロストーク値は 1500mVpp以上に達して安定した角速度検出が行えなくなる。これに対して、周波数差を 1kHz付近でクロストーク値は 500mVppと著しく低減し始め、周波数差 1. 4kHzで 200mVpp、 2kHz以上で lOOmVpp以下にまで低下させることができる。図 57の結果から、周波数差 (fx— f y)を 1kHz以上とすることにより軸間クロストークが顕著に低減することがわかる。 2個の振動素子 20X, 20Yの動作周波数 (fx, fy)を 1kHz離した 2種類のサンプルを作製したところ、極めて安定に動作する 2軸角速度センサを得ることができた。サンプル 1 第 1振動素子 20Xの動作周波数 37kHz

第 2振動素子 20Yの動作周波数 36kHz

サンプル 2 第 1振動素子 20Xの動作周波数 40kHz

第 2振動素子 20Yの動作周波数 39kHz

[0203] また、図 57に示したように、周波数差 (fx— fy)を 2kHzから 3kHzに設定することで、一対の振動素子 20X, 20Y間のクロストークによる影響を回避することができる。従つて、 2kHz以上の周波数差をもって各振動素子 20X, 20Yを駆動することで、センサ出力の更なる高精度化を図ることができる。

[0204] また、本実施の形態の振動型ジャイロセンサは、これら振動素子 20と本体機器側に内蔵される他の電子部品（センサ等）との間のクロストークによる影響も受ける場合力 Sあるが、このような影響が出ない周波数を振動素子の駆動周波数として選定できるように、駆動周波数の異なる複数の振動素子を予め用意しておくのが好ましい。具体的には、駆動周波数が例えば 35kHz以上 60kHz以下の範囲で振動素子を複数種用意しておき、一対の振動素子間は勿論、本体機器に内蔵される他の電子部品とのクロストークを回避できる互いに 1kHz以上 (好ましくは 2kHz以上）離れた 2つの動作周波数の素子を選択する。

[0205] 次に、本発明の他の実施の形態について説明する。

[0206] 本発明に係る振動型ジャイロセンサ 1は、図 58に模式的に示すように、支持基板 2 の第 1主面 2—1に対して振動素子 20が金バンプ 26を介して実装されるとともに、この支持基板 2の第 1主面 2— 1にカバー部材 15が組み込まれて部品実装空間部 3が外部から遮蔽されている。このようにして作製された振動型ジャイロセンサ 1は、支持基板 2の第 2主面 2— 2に形成された外部接続端子部としての実装端子部 116を介して本体機器側の制御基板 100に実装される。

[0207] ここで、制御基板 100の構成や物性等は、本体機器の種類によって異なるのが通常である。振動型ジャイロセンサにおいては、制御基板 100の種類に限らず、常に所定の特性が得られる必要がある。また、制御基板 100には他の様々な電子部品が搭載されるため、これら電子部品の実装時に振動型ジャイロセンサ 1には少な力ず歪みや応力が加えられる。特に、電子部品の実装にリフローはんだ付けが用いられる場合、制御基板 100に加わる熱応力が原因で、図 59にやや誇張して示すように、制御基板 100側力も振動型ジャイロセンサ 1へ負荷が加わり、振動素子 20と支持基板 2との間の接合部に歪みや応力が加わる可能性が高い。こうなると、振動素子 20は所期の接合構造が確保されなくなることから振動特性や検出感度が不安定となり、安定した角速度検出が困難になる。なお、本体機器側に作用する衝撃等の外部応力によっても上述と同様な問題が発生し得る。

[0208] そこで、以下の各実施の形態では、制御基板 100への他の電子部品のリフロー実装時や外部から加えられる衝撃等によって、振動素子 20の振動特性が影響を受けにくい振動型ジャイロセンサの幾つかの構成例について説明する。なお、振動素子 2 0の各部の寸法は上述の第 1の実施の形態において説明したとおりである。

[0209] (第 2の実施の形態：多段バンプ）

上述の第 1の実施の形態では主に、図 60Aに示すように振動素子 20が単段の金バンプ 26を介して支持基板 2に実装される形態について説明した。本実施の形態では図 60B及び図 61A, Bに示すように、上記金バンプを複数段のバンプ構造とすることで、接合強度を確保しながら振動素子に加わる応力を低減し、安定した振動特性と信頼性の高、検出精度が得られるようにして、る。

[0210] 図 60Bは、同一径のバンプ A1を 2段積み上げて金バンプ 26aを構成した例を示している。この 2段構造の金バンプ 26aは単段の金バンプ 26に比べて、振動素子 20を支持基板 2から更に高い位置に保持される。これにより、支持基板に伝達された外部応力が多段の金バンプ 26aで減衰されて振動素子 20へ伝えられることになる。このため、振動素子 20は、外部応力の影響を受けに《なり、安定した振動特性が確保されて信頼性の高い検出精度を得ることができる。

[0211] 多段バンプを構成する各バンプは径が同一のもので構成される場合に限らない。

図 61Aは、互いに径の異なる 2つのバンプ Al, A2を積み上げた金バンプ 26bの構成を示している。この例では、バンプ A1よりも小径のバンプ A2を支持基板 2側に配置した例を示している。各層のバンプ径は、要求される振動特性や接合強度等に応じて適宜設定することができる。また、多段バンプを構成する各バンプは 2段構造に限らない。図 61Bは、 3段構造の金バンプ 26cの構成を示している。この例では、小径バンプ A2を一対の大径バンプ Alで挟んだ構成となっている。

[0212] ここで、図 60、図 61A及び図 61Bに示した構造の金バンプを介して振動素子が実装された支持基板モデルを作製し、支持基板に一定の負荷を与えたときの振動素子の挙動変化に加わる応力をシミュレーションにより計算した。

[0213] 各バンプ Al, A2は、一般的なワイヤボンディングツールを用いて作製される。バンプ Al, A2の径は、図 62Aに示すように用いられるワイヤ (金線）の径 (線幅）で決まり、線幅 38 μ mの金線で径 130 μ mのバンプ Alが得られ、線幅 25 μ mの金線で径 9 0 mのバンプ A2が得られた。試験条件は図 62Bに示すように、厚さ 0. 5mmで一辺が 7mmの正方形支持基板 2Tの中央に振動素子 20Tを実装し、支持基板 2Tの 3 点の隅部を固定し、残る 1点に基板厚み方向に一定量 (ここでは 10 m)変位させて振動子の根元に加わる応力を計算した。使用した応力解析ソフトは「ANSYS5. 7」である。

[0214] 実装時のバンプ高さと振動子の根元に加わる応力との関係を図 63Aに示す。図 63 Aは、バンプ段数が 1段、線径 38umで作製したバンプ構造における応力を 1としたときの他のバンプ構造における応力を相対比で示している。バンプ段数が多く実装高さが高いほど、振動子根元部に作用する応力が低ぐバンプ接合部での応力減衰効果が高いことがわかる。また、各段のバンプ径の異同は特に差異は認められな力つた

[0215] また、実装時のバンプ高さと振動素子の出力変化との関係を図 63Bに示す。ここでいう出力変化とは、本体機器側の制御実装に対する実装前後の基準出力の変動量を意味する。バンプ段数が多段になるほど出力変動が小さぐ実装前後で安定した検出精度が得られている。特に、バンプ高さ 50 m以上でセンサの出力変化が大幅に改善されている。バンプ高さを高くするが特性面では安定するが、逆に接合強度が低下するので使用範囲としては例えば 100 m程度までが好ましい。

[0216] (第 3の実施の形態:バンプ位置）

上述の第 1の実施の形態で説明したように、振動素子 20は金バンプ 26を介して支持基板 2上に実装されている。しかしながら、金バンプ 26を形成する位置によっては、本体機器側の制御基板力受ける応力で支持基板 2に反りが生じた場合、この反りが振動素子 20に大きく影響して振動モードが変化し、特性が低下するおそれがある

[0217] そこで本実施の形態では、振動素子 20に形成される金バンプ 26の位置を規定することにより、外部歪みが加えられても振動素子の安定な振動モードを維持し出力精度の低下を抑制するようにして、る。

[0218] 上述の第 1の実施の形態で説明した振動素子は、図 64Aに模式的に示すように、基部 22の実装面 22— 2の四隅位置にそれぞれ金バンプ 26が形成されていた。支持基板側から振動素子へ伝わる歪みや応力の大きさは、金バンプ 26の配置間隔の大きさに依存し、 Lが大きくなるほど振動素子に加わる歪みや応力は大きくなる。

[0219] 本実施の形態では、図 64Bに示すように、金バンプ 26の配置間隔 L2が、図 64A に示した振動素子の配置間隔 L1よりも短くしている。具体的には、本発明に係る振動素子は、振動素子 23の上面 23— 1が基部 22の上面 22— 1から傾斜部 133 (図 1 9参照）を介して段落ち形成されているが、図 64Aの例では、振動子部 23側に位置する金バンプ 26が基部 22の実装面 22— 2において傾斜部 133の形成領域に対応する領域に設けられている。これに対して本実施の形態では、図 64Bに示すように、振動子 23側に位置する金バンプ 26は、基部 22の実装面 22— 2において傾斜部 13 3の非形成領域に対応する領域に設けられてヽる。

[0220] また、上記のように振動子部 23側に位置する金バンプ 26を傾斜部 133の非形成領域に対応する実装面 22— 2上の領域に設けることで、段階的に厚さが小さくなる傾斜部 133の形成領域に対応する領域に比べて、歪みや応力が振動子部 23に伝達されに《することができる。これにより、振動子部 23の根元部位における応力集中を抑制して、振動子部 23の振動特性の安定ィ匕を図ることが可能となる。

[0221] 以上のように、振動子部 23に外部歪みや応力の影響を少なくするには、金バンプ 2 6が振動子部 23からできるだけ離れた位置に設けられることが好ましい。また、各金バンプ 26の配置間隔を互いにできる限り近づけることで、外部からの歪みを振動子部 23の先端まで伝播させなヽようにすることができる。

[0222] 次に、図 65に示すように、実装面 22— 2上において互いに対角位置にある金バンプ 26間の距離 (バンプ中心間距離) L3と、支持基板に荷重を加えたときの振動素子 20の挙動の変化の様子を調べたところ、図 66に示す結果が得られた。図 66は、互いに対角位置にある金バンプ 26間の距離 L3に対する、振動素子 20の左右の検出電極 30L, 30Rから出力される検出信号の出力比を示している。測定方法は、制御基板として 5cm角ガラスエポキシ基板中央に当該振動型ジャイロセンサをリフローはんだ付け法により実装した後、制御基板の 3点を固定し残りの 1点に対して加重を行い歪みを発生させたときの、左右検出信号の割合（出力が同一の場合は 1)を測定した。

[0223] 図 66に示されているように、対角線上の距離 L3が 750 /z m以上になると急激に外部歪みに対して敏感となり、振動モードが本来の垂直方向から変化させ左右の検出信号に差が出ることが確認される。これに対して、対角線上の距離 L3が 600 /z m以下の場合では、外部歪みに対して変化の度合が少ないことが確認される。

[0224] また、図 67に示すように、実装面 22— 2上において振動子部 23側に位置する金バンプ 26の振動子部 23の根元部位からの距離 L4に対する、振動素子 20の左右の検出信号の出力比を上述と同様な方法で測定したところ図 68に示す結果が得られた。図 68に示されるように、振動子部 23の根元部位力もの距離 L4が 150 mを超える範囲で外部歪みに対して検出信号の変化が起こりにくくなつていることが確認される。なお、この実験では、互いに対角位置にある金バンプ 26間の距離は 600 mに固し 7こ。

[0225] 以上の結果より、本実施の形態の振動型ジャイロセンサが外部歪みの影響を少なくして本来の特性を維持するために必要な振動素子 20上の金バンプ 26の形成位置としては、互いに対角位置にある金バンプ 26間の距離は 600 m以下であること、あるいは、振動子部 23の根元部位から 150 m以上離して金バンプ 26を配置することが重要である。

[0226] (第 4の実施の形態:負荷緩衝層）

上述の第 1の実施の形態で説明したように、振動素子 20は金バンプ 26を介して支持基板 2上に実装されている。しかしながら、本体機器側の制御基板から受ける応力で支持基板 2に反りが生じた場合、この反りが振動素子 20に大きく影響して振動モードが変化し、特性が低下するおそれがある。 [0227] そこで本実施の形態では、支持基板 2と制御基板 100との間、あるいは振動素子 2 0と支持基板 2との間に、外部歪みが加えられても振動素子の安定な振動モードを維持することができる負荷緩衝層が設けられている。この負荷緩衝層は、外部歪みを吸収して振動素子 20への伝播を抑制できるバッファ機能を有するものであれば、特に構成は限定されない。

[0228] 例えば図 69に示す構成例は、振動型ジャイロセンサ 1と制御基板 100との間の電気的接続及び機械的接合を異方性導電層 80を介して行うようにしてヽる。この異方性導電層 80としては、異方性導電フィルムが好適である力異方性導電ペーストあるいは異方性導電接着剤等でもよい。異方性導電材料は、樹脂母材中に導電粒子を分散させ加圧方向に導電性を発現させる機能性材料である。榭脂母材は固化後においても適度な弾性を有するとともに、制御基板 100に実装される部品のリフロー温度 (例えば 250°C)に対して一定の耐熱性をもっているものが好ましい。

[0229] 一方、図 70に示す構成例は、振動型ジャイロセンサ 1と制御基板 100との間の電気的接続及び機械的接合をフレキシブル配線基板 81を介して行うようにしてヽる。この種のフレキシブル配線基板には、ポリイミド等の耐熱性榭脂フィルム表面 (又は表裏面）に配線層が形成された可撓性のあるプリント配線基板が用いられる。このフレキシブル配線基板 81の可撓性を利用して制御基板 100に作用した外部歪みを吸収し振動型ジャイロセンサ 1の所期の特性維持を図ることができる。

[0230] フレキシブル配線基板 81は、同一表面に振動型ジャイロセンサ 1及び制御基板 10 0と接合される各々の接続端子が形成されており、裏面側に折り返されて両者間を接続している。これにより、振動型ジャイロセンサ 1の実装面積の低減が図られている。これに対して、図 71に示したフレキシブル配線基板 82のように、一方の面に振動型ジャイロセンサ 1を接続し、他方の面に制御基板 100を接続してもよい。この場合、制御基板 100に対する振動型ジャイロセンサ 1の実装高さを低く抑えることができる。

[0231] 更に、図 72に示す構成例は、支持基板 2に対する振動素子 20の実装形態が上述の各例と異なっており、振動素子 20を一旦金バンプ 26を介して支持板 83に実装し、この支持板 83を異方性導電層 84を介して支持基板 2に電気的かつ機械的に接合することで、支持基板 2上に振動素子 20を浮島状に実装している。支持板 83としてはアルミニウム等の金属製基板やセラミック製基板など振動素子の Q値が充分得られるものであれば特に構成は限定されない。異方性導電層 84は上述の例と同様に、支持基板 2側から振動素子 20側への歪みの伝播を吸収する機能を有する。なお、図示の例では、支持基板 2に対する振動素子 20の実装高さを抑えるため、支持基板 2の実装領域には所定深さの凹所 83が形成されている。

[0232] 図 73は、本実施の形態の構成の一実験結果を示している。実験は、制御基板 100 として 5cm角ガラスエポキシ基板の 4隅のうち 3点は固定し残りの 1点に対して加重を行って歪みを発生させたときの、振動素子 20の左右検出信号の出力比を測定した。図 73から、支持基板 2に直接振動素子 20を実装した場合には、荷重を加えて制御基板に歪みを加えると振動モードが変化して左右の検出信号バランスが大きく変化する。

[0233] これに対して、振動型ジャイロセンサ 1を異方性導電フィルムやフレキシブル配線基板を介して制御基板 100に実装したり、支持基板 2に対して振動素子 20を浮島状に実装する場合の方が、信号の変化が小さいか殆ど認められず、制御基板 100に与えた歪みが振動素子 20に伝播しに《なっていることが確認される。

[0234] (第 5の実施の形態:振動素子に溝形成）

上述の第 1の実施の形態で説明したように、振動素子 20は金バンプ 26を介して支持基板 2上に実装されている。しかしながら、本体機器側の制御基板から受ける応力で支持基板 2に反りが生じた場合、この反りが振動素子 20に大きく影響して振動モードが変化し、特性が低下するおそれがある。

[0235] そこで本実施の形態では、振動素子 20の実装面 22— 2に歪みの伝播を抑制する溝を形成することで、外部歪みが加えられても振動子部 23の安定な振動モードを維持し、高い検出精度が得られるようにしている。

[0236] 図 74に示すように、振動素子 201は、上述の第 1の実施の形態と同様に、金バンプ 26が形成される基部 22と、この基部 22から片持ち梁状に突出形成された振動子部 23とを有している。基部 22の実装面には、振動子部 23に形成された基準電極や駆動電極 29、左右の検出電極 30L, 30Rと各端子部上の金バンプ 26との間を電気的に接続するリード 31がそれぞれ形成されている。 [0237] そこで、本実施の形態の振動素子 201においては、基部 22の実装面 22— 2にお V、て振動子部 23側に配置される一対の金バンプ 26の形成位置 (端子部形成位置）と、振動子部 23の根元部位 (基端部位)との間に、支持基板に接合された金バンプ 2 6から振動子部 23への外部歪みの伝播を抑制する溝 86がそれぞれ形成されている。これらの溝 86により、振動子部 23を基部 22から分離して外部歪みの影響を少なくし十分な SN比 (信号 Zノイズ比）を確保することができる。

[0238] 基部 22に形成される溝 86は、振動子部 23側に配置される一対の金バンプ 26の形成位置と、振動子部 23の根元部位との間を結ぶ直線を跨ぐようにして、リード 31や各種電極層が形成されない領域に形成される。図 75は、支持基板に歪みを加えたときの振動素子の挙動の変化を測定したときの実験結果である。上述の第 3の実施の形態と同様な測定方法で、溝 86の形成深さと左右検出信号の出力比との関係を測定した。図 75の結果から、溝深さが 50 μ m以上、更に好ましくは 100 μ m以上で左右検出信号差がなくなり、安定した垂直振動を維持できることが確認された。なお、溝深さ 100 mは即ち、振動子部 23の厚み寸法に相当する。

[0239] 溝 86の形成位置は、図 74のように振動子部 23側に位置する一対の金バンプ 26の近傍にのみ形成される場合に限らず、図 76に示す振動素子 202のように、振動子部 23側に位置した他の一対の金バンプ 26にも同様に、振動子部 23の根元部位と結ばれる直線を跨ぐ位置に同様な溝 86が形成されてもよい。溝 86の形状は、直線状に限らず、屈曲形状や湾曲形状等であってもよい。また、例えば図 74に示したように溝 86の一端部が基部 22の側周部に臨むように形成することで、当該溝 86による外部歪みの伝播抑制効果をより一層高めることができる。

[0240] そして、図 77に示す振動素子 202は、基部 22の実装面 22— 2上に形成される金バンプ 26の形成位置が互いに近接配置された例を示している。この例では、歪み伝播抑制用の溝 86は、各々の金バンプ 26と振動子部 23の根元部位とを結ぶ直線を同時に跨ぐ位置に一箇所のみ直線状に形成されており、このような構成によっても図 74及び図 76に示した構成と同様な効果を得ることができる。

[0241] (第 6の実施の形態: IC回路素子の実装領域に溝形成）

上述の第 1の実施の形態で説明したように、振動素子 20は金バンプ 26を介して支持基板 2上に実装されている。図 78A, Bに示すように、支持基板 2は、振動素子 20 (20X, 20Y)のほか IC回路素子 7等が混載され、これらの部品はリフローはんだ付け法によって実装される場合が多、。

[0242] したがって、振動素子 20のフリップチップ実装後に IC回路素子 7等の多足部品がリフロー実装される際、支持基板 2が熱応力で反りが生じ、振動素子 20に影響を及ぼして振動モードを変化させ特性を低下させるおそれがある。また、振動素子 20が搭載された支持基板 2を本体機器側の制御基板上にリフロー実装される場合、支持基板 2上の IC回路素子 7の接合部が再度リフローし、その実装過程で生じる支持基板 2 の反り等が影響して振動素子 20に影響を及ぼすことが考えられる。

[0243] そこで、本実施の形態では、図 79A, Bに示すように、支持基板 2上の IC回路素子 7の実装領域を囲むように溝 87を形成して、 IC回路素子 7のリフロー実装時や支持基板 2のリフロー実装時に発生する熱応力や歪が振動素子 20の実装領域に伝播するのを抑制することで、振動素子 20の振動特性の低下を阻止するようにしている。なお、この種の溝 87は、 IC回路素子 7の実装領域だけでなぐ他の多足部品の実装領域にも同様に形成してもよヽ。

[0244] 図 80は、溝 87の形成深さの相違による支持基板 2のリフロー回数と振動素子 20の左右検出信号間の出力値変化との関係を示している。縦軸の出力値変化は歪みの伝播により振動素子の振動モードが変動して左右検出信号間の出力値変化 (リフ口一前は 0)の絶対値を示している。図 80の結果より、 IC回路素子 7の実装領域の周囲を囲むように溝 87を 50 m以上の深さで形成することで、当該溝を形成しない場合に比べて、振動素子の出力値変化を抑えることができ、特に、溝 87の形成深さを 10 0 m以上とすることで、振動素子 20の出力値変化を抑制できる。

[0245] (第 7の実施の形態: IC回路素子の実装位置）

上述の第 6の実施の形態に関連して、本実施の形態では IC回路素子 7の実装領域について検討する。

[0246] 上述の第 1の実施の形態では、図 81に示すように、 IC回路素子 7は振動素子 20 ( 20X, 20Y)が実装される支持基板 2のコーナー部とは異なるコーナー部近傍に実装されていた。また、支持基板 2上に実装される他の電子部品 8も偏った領域に集中していた。したがって、リフロー時における熱応力や熱歪みが支持基板 2の面内に不均一に発生し、これが原因で一対の振動素子 20X, 20Yの実装領域に均等な熱応力等が作用しなくなることから、振動素子間において検出精度にバラツキが発生するおそれがある。

[0247] そこで、本実施の形態では、図 82に示すように、一対の振動素子 20の実装領域間を結ぶ直線の中間領域に IC回路素子の主要実装領域を定めている。これにより、 IC 回路素子 7のリフロー実装過程あるいは制御基板上の支持基板 2のリフロー実装過程において支持基板 2に作用する熱応力を、一対の振動素子 20に対して均等に作用させることが可能となり、振動素子間の特性差の発生を抑制することが可能となる。

[0248] ここで、 IC回路素子 7の実装領域は、図 82に示すように平面視矩形状の IC回路素子が一対の振動素子 20の中間点 (対称位置）に設定されることが好ましいが、実際的には、図示する IC回路素子 7の実装領域を中心とする一定の領域内に設定することができる。ここでいう一定の領域内としては、支持基板 2の面内を第 1〜第 4の 4つの象限に分けたときに、少なくとも各象限に IC回路素子 7の実装領域の一部が属する領域内であればよい。

[0249] また、 IC回路素子 7の実装領域とともに、その他の電子部品 8についても図 82に示すように各振動素子 20に対して均等あるいは対称な位置に部品数及び部品実装領域を各々分散して設定するのが好ましい。これにより、 IC回路素子 7だけでなぐ他の電子部品 8のリフロー過程において発生する応力をも、各振動素子 20に対して均等に作用させることが可能となる。

[0250] 図 83は、 IC回路素子 7の実装領域の相違による支持基板 2のリフロー回数と一対の振動素子間の出力差との関係を示している。振動素子間の出力差が小さいほど各振動素子に伝播する歪み量が一様であり、出力差が大きいほど各振動素子に伝播する歪み量の差が大きいことを意味している。なお、リフロー前は出力差は 0である。 I C回路素子 7が支持基板 2のコーナー部に偏って配置された比較例の構成（図 81) の構成に比べて、図 82に示した本発明の実施の形態の効果は歴然であり、振動素子間の出力差はほとんど認められなかった。

[0251] (第 8の実施の形態：外部接続端子及び振動素子の配置領域）振動型ジャイロセンサ 1を構成する支持基板 2は、図 84A〜Cに模式的に示すように、その第 1主面 2—1上に振動素子 20 (20X, 20Y)や IC回路素子等の電子部品（図示略)が実装され、反対側の第 2主面 2— 2上には本体機器側の制御基板に実装される複数の外部接続端子部 (実装端子部） 117が設けられている。通常、支持基板 2の中央部は内部回路の配線引き回し領域として用いる方が配線効率が良いため、外部接続端子部 117は支持基板 2の最外周に沿って配置される。

[0252] しかし、このような外部接続端子部 117の配置構成では、支持基板 2の中心部 Oから各外部接続端子部 117間の距離が大きくなり、支持基板 2のリフロー実装過程での歪み量が大きくなる。また、図 84Cに示すように、支持基板 2の隅部に位置する外部接続端子部 117Aの方が、支持基板 2の各辺の中間部に位置する外部接続端子部 117Bよりも、支持基板 2の中心部 O力もの距離が長い。このため、上記リフロー実装時において支持基板 2の面内に作用する歪み分布が不均一となり、特に対角位置（四隅)付近の外部接続端子部 117Aには歪みが集中することになる。

[0253] このように、図 84Aないし図 84Cに示す外部接続端子部 117の配置例では、支持基板 2のリフロー実装時に大きな歪みが発生し易ぐ支持基板 2上の振動素子 20に影響を及ぼすこととなって、た。

[0254] そこで、本実施の形態では、図 85に示すように、支持基板 2の第 2主面 2— 2上に形成される複数の外部接続端子部 117が、支持基板 2上の同一円周上をそれぞれの主要形成領域とされている。特に図 85の例では、支持基板 2の中心 Oを中心とする半径 rの円周上に各外部接続端子部 117が等角度間隔で形成されている。

[0255] このように、各外部接続端子部 117を支持基板 2の中心 O力等距離上に配置することで、支持基板 2のリフロー実装時において支持基板 2に発生する歪み分布を均一化できるとともに、支持基板に発生する歪み量の低減を図ることができる。これにより、支持基板 2上の振動素子 20に与える影響を少なくして、安定した振動検出を確保することができる。

[0256] なお、外部接続端子部 117が配置される円周の半径!:は、要求される実装精度 (実装後の平行度、端子間距離)等を勘案し、可能な限り小さく設定するのが好ましい。

[0257] 振動素子 20は、図 86A, Bに示すように、外部接続端子部 117の形成領域よりも支持基板 2の外周側に実装するのが好ましい。支持基板 2に作用する歪み量は、外部接続端子部 117の形成領域よりも内周側よりも外周側の方が小さ!、からである。これにより、振動素子 20への影響を少なくすることができる。この場合、外部接続端子部 117は同一円周上に配置されて!、るのが好まし!/、が、これに限られな!/、。

また、振動素子 20は、各々の外部接続端子部 117が配置される円周上に配置される構成でも構わない。但し、図 87に示すように、振動素子 20は外部接続端子部 117 の直上位置に実装されるよりも、図 88に示すように、外部接続端子部 117の非直上位置に実装される方が好ましい。外部衝撃等を受けた際、これら外部接続端子部 11 7を介して支持基板 2に伝播されるため、外部接続端子部 117の直上位置に振動素子 20が実装されて、ると、振動素子 20が受ける歪み量が大きくなり振動モードの安定ィ匕が図れなくなるおそれがある力もである。

Claims

請求の範囲

[1] 回路素子が実装されるとともに複数個のランドを有する配線パターンが形成された支持基板と、この支持基板の表面に実装された振動素子とを備えた振動型ジャイロセンサにおいて、

前記振動素子は、

前記ランドに接続される複数の端子部が形成された実装面を有する基部と、この基部の側周部から片持ち梁状に一体に突設され前記基部の実装面と同一面を構成し第 1電極層とこの第 1電極層の上に積層された圧電層とこの圧電層の上に積層された第 2電極層とがそれぞれ形成された基板対向面を有する振動子部とを有するとともに、

前記振動素子は、前記各端子部が金属凸部を介して前記ランドに接合されることによって前記支持基板上に実装されている

ことを特徴とする振動型ジャイロセンサ。

[2] 前記金属凸部は、前記各端子部に設けられて前記ランドに溶着される金バンプである

ことを特徴とする請求項 1に記載の振動型ジャイロセンサ。

[3] 前記金バンプは多段バンプ力なる

ことを特徴とする請求項 2に記載の振動型ジャイロセンサ。

[4] 前記基部の実装面には、ダミーバンプが設けられている

[5] 前記振動子部の上面は、前記基部の上面から傾斜部を介して段落ち形成されており、

前記金属凸部は、前記傾斜部の非形成領域に対応する前記実装面上の領域に設けられている

[6] 前記基部の実装面には、前記振動子部の基端部位と、前記複数の端子部のうち少なくとも前記振動子部側に位置する端子部との間を跨ぐように、溝部が形成されていることを特徴とする請求項 1に記載の振動型ジャイロセンサ。

[7] 前記溝部の一端部は、前記基部の側周部に臨んでいる

ことを特徴とする請求項 6に記載の振動型ジャイロセンサ。

[8] 前記支持基板には、前記振動子部の基板対向面と対向する領域に、前記振動子部の厚み方向に自由振動させる空間部を構成する凹部が形成されている

[9] 前記凹部は、前記振動子部の振動動作によって生じる空気流のダンピング効果に対して前記振動子部の変位減衰割合を所期値に保持する高さをもって形成されている

ことを特徴とする請求項 8に記載の振動型ジャイロセンサ。

[10] 前記支持基板には、前記回路素子が実装されるとともに、複数の前記振動素子が、各々の振動子部を互、に異なる軸方向に向けて実装されて、る

[11] 前記回路素子は IC部品であり、前記複数の振動素子の実装領域間を結ぶ直線の中間領域が当該 IC部品の主要実装領域とされている

ことを特徴とする請求項 10に記載の振動型ジャイロセンサ。

[12] 回路素子が実装されるとともに複数個のランドを有する配線パターンが形成された支持基板と、この支持基板の表面に実装された振動素子とを備えた振動型ジャイロセンサにおいて、

前記振動素子は、

前記振動素子は、前記各端子部が金属凸部を介して前記ランドに接合されることによって前記支持基板上に実装されており、

前記支持基板は、前記振動素子及び前記回路素子が実装される第 1主面と、外部の制御基板と電気的に接続される複数の外部接続端子部が形成された第 2主面とを備えている

ことを特徴とする振動型ジャイロセンサ。

[13] 前記支持基板の第 1主面及び第 2主面のうち少なくとも一方の主面には、外部負荷を緩衝する負荷緩衝溝が形成されて、る

ことを特徴とする請求項 12に記載の振動型ジャイロセンサ。

[14] 前記負荷緩衝溝は、前記振動素子の実装領域を囲むようにして形成されて!、ることを特徴とする請求項 13に記載の振動型ジャイロセンサ。

[15] 前記負荷緩衝溝は、前記回路素子の実装領域を囲むようにして形成されて!、ることを特徴とする請求項 13に記載の振動型ジャイロセンサ。

[16] 前記負荷緩衝溝は、 100 μ m以上の深さ寸法をもって形成されて、る

ことを特徴とする請求項 13に記載の振動型ジャイロセンサ。

[17] 前記振動素子は、前記外部接続端子部の形成領域よりも前記支持基板の外周側に実装されている

[18] 前記複数の外部接続端子部は、前記支持基板の第 2主面上の同一円周上を各々の主要形成領域とされて、る

ことを特徴とする請求項 17に記載の振動型ジャイロセンサ。

[19] 前記複数の外部接続端子部は、前記支持基板の第 2主面上の同一円周上を各々の主要形成領域とされており、前記振動素子は、当該円周上の前記外部接続端子部の非形成領域に実装されて、る

[20] 前記支持基板の第 1主面は、遮光性のカバー部材で覆われている

[21] 前記外部接続端子部と前記制御基板との間には、負荷緩衝層が設けられていることを特徴とする請求項 12に記載の振動型ジャイロセンサ。

[22] 前記負荷緩衝層は、異方性導電フィルムである

ことを特徴とする請求項 21に記載の振動型ジャイロセンサ。前記負荷緩衝層は、前記外部接続端子部と前記制御基板との間に配置されたフレキシブル配線基板である

ことを特徴とする請求項 21に記載の振動型ジャイロセンサ。