KR100551519B1 - 반도체 장치 - Google Patents

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샤프 가부시키가이샤
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Abstract

본딩 패드와 제 2 배선층 및 절연막과의 밀착성이 양호하고, 또한, 본딩 패드에 상방으로부터 스트레스가 가해져도, 본딩 패드와 제 2 배선층 사이의 절연막에 균열이 생기는 것을 회피할 수 있는 반도체 장치를 제공한다. 반도체 집적회로 (11a) 에 있어서, 다른 배선 (12) 을, 본딩 패드 (1) 의 대향하는 2개의 에지 (7aㆍ7b) 바로 아래 또는 이너 리드 (8) 의 대향하는 2개의 에지 (9aㆍ9b) 바로 아래를 피하여 형성하도록 한다. 일례로서 다른 배선 (12) 의 형성 가능 영역을, 에지 (7aㆍ7b) 바로 아래와, 이너 리드 (8) 의 에지 (9aㆍ9b) 바로 아래를 제외한, 에지 (7a) 바로 아래와 에지 (9a) 바로 아래 사이의 영역 (13a) 및 에지 (7b) 바로 아래와 에지 (9b) 바로 아래 사이의 영역 (13b) 으로 한다. 또한, 다른 배선 (12) 상에 형성하는 절연막 (5) 을 무기 절연막만으로 이루어지는 막으로 한다.
반도체 장치

Description

반도체 장치 {SEMICONDUCTOR DEVICE}
도 1(a) 는 본 발명의 실시형태의 제 1 실시예에 관련되는 반도체 장치의 구성을 나타내는 투시평면도.
도 1(b) 는 도 1(a) 의 A-A 단면도.
도 2 는 도 1 의 반도체 장치의 본딩 패드가 ILB 에 의해 확장되는 모양을 나타내는 단면도.
도 3(a) 는 본 발명의 실시형태의 제 2 실시예에 관련되는 반도체 장치의 구성을 나타내는 투시평면도.
도 3(b) 는 도 3(a) 의 B-B 단면도.
도 4(a) 는 본 발명의 실시형태의 제 3 실시예에 관련되는 반도체 장치의 구성을 나타내는 투시평면도.
도 4(b) 는 도 4(a) 의 C-C 단면도.
도 5 는 도 1 의 반도체 장치의 본딩 패드가 COG 나 COB 에 의해 확장되는 모양을 나타내는 단면도.
도 6 은 본 발명의 실시형태에 관련되는 반도체 장치의 기본 구성을 나타내는 단면도.
도 7(a) 및 도 7(b) 는 종래의 반도체장치의 COF 실장방식에 의한 ILB 를 설 명하는 단면도.
도 8 은 종래의 반도체 장치의 구성을 나타내는 단면도.
도 9 는 종래의 반도체 장치의 실장시에 있어서 절연막에 균열이 생기는 것을 설명하는 단면도.
＊도면의 주요부분에 대한 부호의 설명＊
1 : 본딩 패드
2 : 제 2 배선층
4 : 패드 메탈
5 : 절연막
7a, 7b, 9a, 9b : 에지
11, 11a, 11b, 11c : 반도체 집적회로
14 : 규소 기판
16 : 트랜지스터
22 : ITO막
25a, 25b, 28a, 28b : 확장 영역
본 발명은 반도체 기판 표면의 활성 영역 상부에 형성된 본딩 패드를 구비하는 반도체 장치에 관한 것이다.
휴대전화, 휴대정보단말 등의 전자기기의 소형경량화에 수반하여, 이들 기기에 탑재되는 전자부품의 고밀도화가 진행되고 있다. 이에 따라 반도체 장치의 집적도가 증대되어, 개개의 반도체 장치의 칩 크기가 커지는 경향에 있다. 한편으로는 반도체 장치의 경박단소화를 도모하기 위해, 가공치수의 미세화가 요구되어 디자인 룰의 축소화가 행해지고 있다.
웨이퍼로부터 잘려 나온 상태에 있는 반도체 장치는 내부에 형성되는 활성 영역과, 반도체 장치 표면에 형성되는 패드 영역으로 크게 구별할 수 있다. 활성 영역은 트랜지스터나 다이오드 등의 반도체 소자가 형성된 동작 영역 및 이들 반도체 소자를 도통시키기 위해 반도체 소자를 반도체 장치 내부의 소정 지점에 연결하는 금속배선, 예를 들면 알루미늄 (Al) 배선 등의 배선 영역으로 이루어진다. 패드 영역은 전압이나 신호를 반도체 장치의 외부로부터 활성 영역에 부여하거나 활성 영역으로부터 반도체 장치의 외부에 부여하기 위해, 반도체 장치 외부와 접속되도록 형성된 범프의 영역으로, 범프에는 본딩 패드가 형성된다. 반도체 장치는 예를 들면 액정 드라이버인 경우, IC (Integrated Circuit : 집적회로) 칩을 플렉시블 프린트 회로 (FPC ; Flexible Printed Circuit) 상에 실장하는 실장방식, 소위 COF (Chip On FPC ; 칩 온 플렉시블 프린트 회로) 실장방식으로 주로 사용된다. 액정 드라이버의 경우, 패드 영역은 액정구동용 신호의 입출력을 실행하는 영역이다.
여기에서 일례로서 COF 실장방식에 관해 도 7 을 이용하여 설명한다.
도 7(a) 에서는 반도체 소자 (IC 칩 ; 301), 반도체 소자 (301) 의 표면에 형성된 입출력용 단자전극 (302), 입출력용 단자전극 (302) 상에 형성된 본딩 패드 (303), 절연성 필름 기판 (304), 절연성 필름 기판 (304) 의 표면에 형성된 금속 배선 패턴 (305) 및 본딩 툴 (306) 을 나타낸다.
반도체 소자 (301) 는 일반적으로 그 표면에 알루미늄 패드 등의 입출력용 단자전극 (302) 이 형성되고, 또한, 입출력용 단자전극 (302) 상에 두께 10㎛∼18㎛ 정도의 본딩 패드 (303) 가 형성된다. 한편, 반도체 소자 (301) 가 실장되는 플렉시블 프린트 배선판은, 폴리이미드 수지나 폴리에스테르 등의 플라스틱 절연재료를 주재료로 한 절연 필름 기판 (필름 기판 ; 304) 상에 금속 배선 패턴 (305) 이 형성된 구조로 된다.
먼저, COF 실장방식에서는, 이 본딩 패드 (303) 가 형성된 반도체 소자 (301) 를, 도 7(a) 에 나타내는 바와 같이 절연 필름 기판 (304) 상에 형성된 금속 배선 패턴 (305) 에 대해 위치맞춤한다. 즉, 본딩 패드 (303) 가 금속 배선 패턴 (305) 상의 소정 위치와 합치되도록 위치맞춤을 행한다.
여기에서 금속 배선 패턴 (305) 은, 주체가 구리 (Cu) 등의 도전성 물질로 이루어지고, 이 도전성 물질의 표면에는 주석 (Sn) 도금이나 금 (Au) 도금 등의 도금이 실시된다. 또한, 금속 배선 패턴 (305) 에는 이너 (inner) 리드, 아우터 리드, 중간 리드 등의 종별이 있으나, 여기에서는 그 종별은 관계없으므로 상세한 설명은 생략한다.
또한, 절연성 필름 기판 (304) 은 띠형상의 형태를 하고 있고 테이프 캐리어라고도 불리워진다. 그 양측 가장자리에는 이송구멍이 소정 간격으로 형성되 고, 길이방향으로 이동가능하게 된다.
이 절연성 필름 기판 (304) 과 반도체 소자 (301) 의 위치맞춤을 실행한 후, 본딩 패드 (303) 와, 절연성 필름 기판 (304) 의 표면에 형성된 금속 배선 패턴 (305) 을, 본딩 툴 (306) 을 사용하여 열압착시켜 도 7(b) 에 나타내는 바와 같이 접합한다. 이 접속방법은 일반적으로 이너 리드 본딩 (ILB : Inner Lead Bonding) 으로 불리고 있다.
이 ILB 를 실행한 후, 도시하지 않지만 반도체 소자 (301) 가 에폭시 수지나 실리콘 수지 등의 재료로 수지밀봉된다. 수지밀봉은 노즐에 의해 반도체 소자 (301) 의 주위에 수지를 도포하고, 리플로우방식 등에 의해 열을 가하여 수지를 경화시키는 방법으로 행해진다. 그 후 반도체 소자 (301) 가 실장된 절연성 필름 기판 (304) 으로부터 펀칭하여, 개별 반도체 장치 (집적회로) 로서 액정표시패널 등에 실장된다.
이상이 반도체 장치를 패키징하는 방법에 대한 설명이다.
종래의 통상의 반도체 장치에서는, 본딩 패드는 동작 영역에는 형성되지 않고, 동작 영역의 주변부에 형성된다. 이것은 Au 범프와 외부접속단자를 접합할 때의 기계적인 압력이나 열스트레스 등에 의한 응력이 본딩 패드를 통해 동작 영역에 인가되지 않도록 하기 위해서이다. 또한, 액정 드라이버 등의 본딩 패드는, 현 실정에서는 전형적으로는 50㎛∼100㎛ 의 피치 (간격) 로 반도체 소자 주변부에 형성되고, 피치에 따라 다르지만, 전형적으로는 40㎛×90㎛의 직사각형이다.
현재, 반도체 장치는, 고밀도화, 집적도의 증대화에 의해, 소자간을 연결하 는 금속 패턴이 복잡화되는 경향에 있고, 또한, 배선층을 몇 층이나 겹치는 다층배선구조가 주류가 되고 있다. 이에 따라 반도체 장치를 외부단자와 접속하기 위한 단자수도 500 개에 이르고 있다. 이 때문에 단자인 본딩 패드의 영역 (패드 영역) 이 동작 영역 이외에 존재하면, 단자수의 증가에 따라 동작 영역 이외의 영역의 면적이 증대되어 반도체 장치의 크기도 커져, 휴대전화나 PDA (Personal Digital Assistant ; 휴대정보기기) 등의 경박단소화에 역행하게 된다.
따라서 반도체 장치의 축소화의 수법으로서, 반도체 장치의 동작 영역의 바로 위에 본딩 패드를 형성하는 수법이 제안된다. 이 수법은, 『에어리어 패드』로 호칭되고 있다. 이하 반도체 장치의 동작 영역의 바로 위에 형성된 본딩 패드를 『에어리어 패드』라고 호칭한다.
에어리어 패드에 관한 종래기술에 대해 이하에 설명한다.
일본국 공개특허공보 2002-198374호 (2002년 7월 12일 공개) 의 대응 미국 공개특허공보 2002-0043723호 (공개일 : 2002년 4월 18일) (이하 종래예 1 이라고 함) 에 개시된 2층 배선구조의 반도체 장치에 있어서의 에어리어 패드의 형성예를 도 8 에 의거하여 설명한다.
도 8 에 나타내는 바와 같이 반도체 소자 (120) 가 형성된 영역인 동작 영역을 갖는 규소 기판 (101) 과, 규소 기판 (101) 상에 형성되고, 상기 동작 영역과 전기적으로 접속된 제 1 배선층 (102 ; 배선 영역의 일부) 과, 제 1 배선층 (102) 의 상방에 층간절연막 (106) 을 통해 형성된 제 2 배선층 (107 ; 배선 영역의 일부) 과, 제 2 배선층 (107) 의 상방에, 적어도 일부가 상기 동작 영역의 바로 위가 되는 위치에 형성된, 외부와의 전기적 접속을 위한 본딩 패드 (112) 를 구비하고 있다. 본딩 패드 (112) 는, 배리어 메탈 (113) 과 금범프 (114) 를 구비하고 있다. 배리어 메탈 (113) 은 본딩 패드 (112) 의 하단부 (본딩 패드 (112) 의, 제 2 배선층 (107) 과의 접합면의 근방부분) 에 형성된다. 반도체 소자 (120) 는 MOS (Metal Oxide Semiconductor ; 금속산화막 반도체) 트랜지스터이고, 규소 기판 (101) 의 표층에 형성된 소스 영역으로서 기능하는 불순물 확산층이나, 드레인 영역으로서 기능하는 불순물 확산층 등으로 이루어져 있다.
반도체 소자 (120) 의 구조에 대해서는, 후술하는 본 발명의 특징 부분에 직접 관계가 없기 때문에, 상세한 설명을 생략하고, 다른 구성요소에 대해서만 상세하게 설명한다. 즉, 여기에서는 동작 영역과 전기적으로 접속되는 제 1 배선층 (102) 및 그 위에 형성된 각 구성에 대해서만 상세하게 설명한다.
제 1 배선층 (102) 은 알루미늄 등의 도전체로 이루어지는 단층 또는 복층으로 이루어져 있다. 제 1 배선층 (102) 은 동작 영역 상에 절연막을 통해 형성되고, 복수의 배선으로 이루어져 있다. 제 1 배선층 (102) 의 배선의 일부는 동작 영역과 컨택트홀을 통해 접속된다. 제 1 배선층 (102) 의 상부에는 제 1 배선층 (102) 과 제 2 배선층 (107) 을 절연하기 (전기적으로 미접속으로 함) 위해 층간절연막 (106) 이 형성된다.
층간절연막 (106) 은 규소 기판 (101) 측으로부터 규소 산화막 (106a)/SOG막 (106b)/규소 산화막 (106c) 의 순서로 적층된다. SOG막 (106b) 은 제 1 배선층 (102) 에 의해 발생된 표면의 요철을 평탄화하기 위해 형성된다. 규소 산화막 (106aㆍ106c) 은 예를 들면 500㎚ 정도의 두께로 형성된다.
제 2 배선층 (107) 도 제 1 배선층 (102) 과 동일하게 알루미늄 등의 도전체에 의해 형성되고 단층 또는 복층으로 이루어져 있다. 제 2 배선층 (107) 은 본딩 패드 (112) 의 바로 아래 영역에 배치되고, 서로 절연된 복수의 배선으로 이루어진다. 동 도면에는 이들 복수의 배선으로서 배선 (107aㆍ107bㆍ107c) 이 표시된다. 배선 (107a) 은 본딩 패드 (112) 와 접속된다. 배선 (107bㆍ107c) 은 본딩 패드 (112) 와의 사이에 보호막 (108) 및 폴리이미드막 (110) 이 개재되도록 형성된 층이다. 보호막 (108) 및 폴리이미드막 (110) 에는 본딩 패드 (112) 와 배선 (107a) 의 접합을 위한 개구부 (109ㆍ111) 가 형성된다. 또한, 배선 (107b) 은 층간절연막 (106) 의 비어홀을 통해 제 1 배선층 (102) 의 일부와 접속된다.
본딩 패드 (112) 는 이들 개구부 (109ㆍ111) 를 통해 제 2 배선층 (107) 의 배선의 일부인 배선 (107a) 과 접속된다. 또한, 본딩 패드 (112) 와 접속되는 배선 (107a) 의 접합면은 본딩 패드 (112) 의 평면 치수 (규소 기판 (1) 상에 투영한 정사 투영의 치수) 보다도 상당히 작다. 이 때문에 본딩 패드 (112) 의 바로 아래 영역에 있어서의, 제 2 배선층 (107) 과 본딩 패드 (112) 의 접합면 이외의 영역에, 배선 (107bㆍ107c) 과 같은, 배선 (107a) 이외의 배선인 다른 배선을 배치할 수 있다. 또한, 에어리어 패드를 구비하는 종래예 1 이전의 반도체 장치에서는 배선층과 본딩 패드 (돌기전극) 와의 접합면적은 본딩 패드의 단면적과 동일 정도이다. 이에 대해 종래예 1 의 반도체 장치에서는, 제 2 배선층 (107) 과 본딩 패드 (112) 와의 접합면적을 작게 하여, 제 2 배선층 (107) 의 배선의 자유도를 증가시키고 있다.
또한, 보호막 (108) 과 폴리이미드막 (110) 은, 상기 서술한 배선 (107bㆍ107c) 과 본딩 패드 (112) 사이를 포함시켜, 제 2 배선층 (107) 과 본딩 패드 (112) 의 접합면 이외의 본딩 패드 (112) 와 제 2 배선층 (107) 사이에, 서로를 절연하기 (전기적으로 미접속으로 함) 위해 형성된다. 폴리이미드막 (110) 의 형상은, 제 2 배선층 (107) 과 본딩 패드 (112) 와의 접합면으로부터 본딩 패드 (112) 의 외주로 감에 따라 경사져 있는 형상이다. 이 폴리이미드막 (110) 은, 제 2 배선층 (107) 의 배선 (107bㆍ107c) 과 본딩 패드 (112) 를 전기적으로 절연하는 절연막으로서의 역할과 본딩 패드 (112) 에 COF 등에 실장될 때의 하중이나 압력 등에 의한 스트레스를 경감시켜, 본딩 패드 (112) 의 하방의 제 1 배선층 (102) 이나 제 2 배선층 (107) 에 대미지를 주지 않도록 하기 위한 완충재로서의 역할을 하고 있다.
그러나, 상기 서술한 바와 같은 반도체 소자가 형성되는 영역인 동작 영역의 상방에 제 1 배선층 및 제 2 배선층을 구비하고, 제 2 배선층의 상방에 또한, 본딩 패드를 구비한 반도체 장치에 있어서는, 본딩 패드에 하중이 가해짐으로써, 본딩 패드와 제 2 배선층 사이의 절연막에 균열이 생긴다는 문제가 있다. 이하에서 이에 대해 설명한다.
도 9 는 이와 같은 반도체 장치의 구성을 간략화하여 제 2 배선층에서부터 상측만 도시한 것이다. 동 도면에 있어서, 본딩 패드 (201) 의 바로 아래 영역 에 제 2 배선층 (202) 이 형성되고, 제 2 배선층 (202) 은 본딩 패드 (201) 와 접속됨으로써 이것과 동일 전위로 되어 있는 패드 메탈 (203) 과, 본딩 패드 (201) 와 절연됨으로써 이것과 다른 전위로 되어 있는 다른 배선 (204 …) 에 의해 형성된다. 또한, 패드 메탈 (203) 은 도 8 에서는 배선 107a 에 상당한다. 또한, 제 2 배선층 (202) 과 본딩 패드 (201) 사이에는 본딩 패드 (201) 와 다른 배선 (204 …) 을 절연하기 위한 무기 절연막 (205) 이 형성되고, 패드 메탈 (203) 상의 무기 절연막 (205) 은 본딩 패드 (201) 와 패드 메탈 (203) 을 도통시키기 위해 개구된다.
상기 구성의 반도체 장치에 있어서는, 제 2 배선층 (202) 과 본딩 패드 (201) 사이의 무기 절연막 (205) 은, 제 2 배선층 (202) 의 형상대로 요철을 형성한다. 무기 절연막 (205) 에 요철이 있으면, 상부로부터의 스트레스가 본딩 패드 (201) 를 통해 가해졌을 때에 무기 절연막 (205) 에 균열 (211) 이 생기는 경우가 있다. 무기 절연막 (205) 에 균열 (211) 이 생기면 수분이 스며들고, 그 수분이 스며든 곳에 전류가 흐름으로써 부식되어 최종적으로는 단선될 가능성이 있다. 혹은 균열 (211) 부의 수분이 매체가 되어, 본딩 패드 (201) 와 절연되어야 하는 곳이 본딩 패드 (201) 와 쇼트를 일으키거나, 목적 외의 곳에 전류가 흐르는 리크 불량을 발생시킬 가능성이 있다.
특히 다른 배선 (204) 이 본딩 패드 (201) 의 에지 (201a) 바로 아래에 형성되는 경우나, 이 반도체 장치의 ILB 를 실행할 때에 이너 리드 (208) 의 에지 (208a) 바로 아래에 형성되는 경우에, 에지 (201a) 바로 아래 및 에지 (208a) 바로 아래의 양방 혹은 어느 일방에 균열 (211) 이 생기기 쉬운 것을 알 수 있다. 본딩 패드 (201) 의 에지 (201a) 는 COG (Chip On Glass ; 칩 온 글래스) 실장, COF 실장에 있어서도 상방으로부터의 스트레스에 의해 가장 응력이 가해지기 쉬운 곳이다.
또한, COF 실장의 일례로서 본딩 패드 (201) 의 크기가 40㎛×90㎛인 것에 관해, 하중 150N∼200N, 온도 380℃∼430℃ 에서 ILB 를 실시한 경우, 사방팔방으로 2㎛ 정도 본딩 패드 (201) 가 확장되는 것이 확인되고 있다. 즉, 상방으로부터 응력에 추가하여 가로방향으로도 응력이 인가되게 된다. 도 9 의 확장부 (201b) 는 본딩 패드 (201) 의 가로로 확장된 부분을 나타낸다.
따라서, 실장 시에 본딩 패드 (201) 의 에지 (201a) 로부터 2㎛∼3㎛ 정도 외측으로는 상방 및 가로방향으로부터 응력이 가해지고, 실장전에 에지 (201a) 바로 아래, 및 에지 (201a) 바로 아래로부터 2㎛∼3㎛ 정도 외측에 다른 배선 (204) 이 존재하면 균열 (211) 이 생기기 쉬워진다.
또한, COF 실장과 같이 ILB 를 실시하는 경우는, ILB 전에 이너 리드 (208) 의 에지 (208a) 바로 아래 및 그 외측 근변에 다른 배선 (204) 이 존재하면 균열의 원인이 된다.
이와 같이 TCP (Tape Carrier Package ; 테이프 캐리어 패키지), COF, COG 에 관계없이, 반도체 장치의 패키징을 실행하는 경우는, 본딩 패드 (201) 의 전기적 접속을 실행함으로써 상기 서술한 응력에 의해 무기 절연막 (205) 에 균열이 생기기 쉽다. 또한, TCP, COF 와 같이 이너 리드 (208) 를 사용하여 패키징을 실 행하는 경우에도, 이너 리드 (208) 로부터 동일한 응력이 가해짐으로써, 무기 절연막 (205) 에 균열이 생기기 쉽다.
상기 서술한 균열의 발생을 회피시키기 위해, 종래예 1 에서는 도 8 에 나타낸 바와 같이 본딩 패드 (112) 와 제 2 배선층 (107) 사이의 절연층의 일부에 폴리이미드막 (110) 등의 유기 고분자막을 형성하고, 본딩 패드 (112) 측으로부터 제 2 배선층 (107) 에 가해지는 충격을 완화하도록 되어 있다. 그러나 폴리이미드막 (110) 은 제 2 배선층 (107) 의 상방에 형성되고, 제 2 배선층 (107) 과 본딩 패드 (112) 의 접합면으로부터 본딩 패드 (112) 의 외주를 향함에 따라 경사지는 형상으로 되어 있다. 이 때문에 폴리이미드막 (110) 의 상부에 있는 본딩 패드 (112) 의 하면의 형상은, 외측이 높고 중심부가 낮은 것으로 된다. 본딩 패드 (112) 의 하면이 평탄하지 않으면, 본딩 패드 (112) 와 제 2 배선층 (107) 의 양호한 접속이 불가능해져, 접합불량과 같은 새로운 문제가 발생한다.
또한, 배리어 메탈 (113) 은, 금범프 (114) 와 패드 메탈 (4) 및 폴리이미드막 (110) 의 계면에 형성되는데, 폴리이미드막 (110) 은 유기절연재료이므로, 배리어 메탈 (113) 과의 밀착력이 작다. 따라서 본딩 패드 (112) 가 배리어 메탈 (113) 과 폴리이미드막 (110) 의 계면으로부터 외적 압력에 의해 벗겨질 가능성이 있다.
본 발명은 상기 종래의 문제점을 감안하여 이루어진 것으로, 그 목적은 본딩 패드와 제 2 배선층 및 절연막의 밀착성이 양호하고, 또한, 본딩 패드에 상방으로 부터 스트레스가 가해져도, 본딩 패드와 제 2 배선층 사이의 절연막에 균열이 생기는 것을 회피할 수 있는 반도체 장치를 제공하는 것에 있다.
본 발명의 반도체 장치는, 상기 과제를 해결하기 위해, 반도체 소자가 형성된 반도체 기판과, 상기 반도체 기판 상에서, 상기 반도체 소자가 형성된 영역인 동작 영역의 상방에 형성되고, 상기 동작 영역과 전기적으로 접속된 제 1 배선층과, 상기 반도체 기판 상에서 상기 제 1 배선층의 상방에 형성된 제 2 배선층과, 외부접속단자와의 전기적 접속을 위해, 상기 반도체 기판 상에서 상기 제 2 배선층의 상방에 형성됨과 동시에, 적어도 일부가 상기 동작 영역의 바로 위에 위치하도록 형성된 본딩 패드를 구비하고, 상기 제 2 배선층은 상기 본딩 패드의 바로 아래 영역에 복수의 배선을 갖고, 상기 복수의 배선 중의 소정 배선이 상기 본딩 패드와 접합되는 한편, 상기 복수의 배선 중의 상기 소정의 배선 이외의 배선인 다른 배선과 상기 본딩 패드 사이에 절연막이 형성되는 반도체 장치에 있어서, 상기 다른 배선은, 상기 본딩 패드의 에지 바로 아래를 상기 에지와 평행하게 연장하는 일이 없도록 형성되고, 상기 절연막은 무기 절연막만으로 이루어지는 것을 특징으로 한다.
상기의 발명에 의하면, 본딩 패드와 외부접속단자의 전기적 접속이 실행될 때에, 본딩 패드에 상방으로부터 스트레스가 가해졌다고 해도, 제 2 배선층이 갖는 다른 배선이 본딩 패드의 에지 바로 아래를 이 에지와 평행하게 연장하는 일이 없도록 형성되므로, 이 에지 바로 아래의 절연막이 이 에지와 평행하게 연장되는 다른 배선에 의해 요철을 형성하지 않아, 이 부분의 절연막에 균열이 생기기 어렵다.
또한, 「상기 다른 배선은, 상기 본딩 패드의 에지 바로 아래를 상기 에지와 평행하게 연장하는 일이 없도록 형성된다」는 것은, (1) 상기 다른 배선이, 상기 에지 (측면) 와 평행하게 연장되는 부분을 포함하지 않거나, (2) 상기 다른 배선이 상기 에지와 평행하게 연장되는 부분을 포함하고, 또한, 상기 평행하게 연장되는 부분이 상기 본딩 패드의 에지 바로 아래를 피하여 형성되는 것을 의미한다.
또한, 상기 절연막은 무기 절연막만으로 이루어지기 때문에, 폴리이미드막 등의 유기절연재료를 사용하였던 경우와는 다르게, 절연막이 평탄해짐과 동시에, 본딩 패드의 절연막과의 계면에 배리어 메탈을 형성한 경우에 본딩 패드와 절연막의 밀착력이 손상되는 일은 없다. 그 결과, 본딩 패드와 제 2 배선층의 소정의 배선과의 밀착성 및 본딩 패드와 절연막의 밀착성은 양호해진다.
이상에 의해 본딩 패드와 제 2 배선층 및 절연막의 밀착성이 양호하고, 또한, 본딩 패드에 상방으로부터 스트레스가 가해져도, 본딩 패드와 제 2 배선층 사이의 절연막에 균열이 생기는 것을 회피할 수 있는 반도체 장치를 제공할 수 있다.
또한, 본 발명의 반도체 장치는, 상기 과제를 해결하기 위해, 반도체 소자가 형성된 반도체 기판과, 상기 반도체 기판 상에서, 상기 반도체 소자가 형성된 영역인 동작 영역의 상방에 형성되고, 상기 동작 영역과 전기적으로 접속된 제 1 배선층과, 상기 반도체 기판 상에서 상기 제 1 배선층의 상방에 형성된 제 2 배선층과, 이너 리드 본딩에 의해 이너 리드와의 전기적 접속을 실행하기 위해, 상기 반도체 기판 상에서 상기 제 2 배선층의 상방에 형성됨과 동시에, 적어도 일부가 상기 동작 영역의 바로 위에 위치하도록 형성된 본딩 패드를 구비하고, 상기 제 2 배선층 은 상기 본딩 패드의 바로 아래 영역에 복수의 배선을 갖고, 상기 복수의 배선 중의 소정의 배선이 상기 본딩 패드와 접합되는 한편, 상기 복수의 배선 중의 상기 소정의 배선 이외의 배선인 다른 배선과 상기 본딩 패드와의 사이에 절연막이 형성되는 반도체 장치에 있어서, 상기 다른 배선은, 상기 본딩 패드에 있어서의 이너 리드와 전기적으로 접속되는 영역의 에지 바로 아래를 상기 에지와 평행하게 연장하는 일이 없도록 형성되고, 상기 절연막은 무기 절연막만으로 이루어지는 것을 특징으로 한다.
상기 발명에 의하면, 본딩 패드에 이너 리드 본딩에 의해 이너 리드와의 전기적 접속이 실행될 때에, 본딩 패드에 상방으로부터 스트레스가 가해졌다 해도, 제 2 배선층이 갖는 다른 배선이 본딩 패드에 있어서의 이너 리드와 전기적으로 접속되는 영역의 에지 바로 아래를 이 에지와 평행하게 연장하는 일이 없도록 형성되므로, 이 에지 바로 아래의 절연막이 이 에지와 평행하게 연장되는 다른 배선에 의해 요철을 형성하지 않으므로, 이 부분의 절연막에 균열이 발생하기 어렵다.
또한, 「상기 다른 배선은, 상기 본딩 패드에 있어서의 이너 리드와 전기적으로 접속되는 영역의 에지 바로 아래를 상기 이너 리드의 상기 에지와 평행하게 연장하는 일이 없도록 형성되어」있다는 것은, (1) 상기 다른 배선이, 상기 에지 (측면) 와 평행하게 연장되는 부분을 포함하지 않거나, (2) 상기 다른 배선이, 상기 에지와 평행하게 연장되는 부분을 포함하고, 또한, 상기 평행하게 연장되는 부분이 상기 본딩 패드의 에지 바로 아래를 피하여 형성되는 것을 의미한다.
또한, 상기 「본딩 패드에 있어서의 이너 리드와 전기적으로 접속되는 영역 」이란, 이너 보드 본딩에 의해 상기 본딩 패드를 이너 리드와 접합할 때에, 본딩 패드에 있어서 이너 보드가 차지하는 영역을 의미한다.
또한, 상기 절연막은 무기 절연막만으로 이루어지기 때문에, 폴리이미드막 등의 유기 절연 재료를 사용하였던 경우와는 다르게, 절연막이 평탄해짐과 동시에, 본딩 패드의 절연막과의 계면에 배리어 메탈을 형성한 경우에 본딩 패드와 절연막의 밀착력이 손상되는 일은 없다. 그 결과, 본딩 패드와 제 2 배선층의 소정의 배선의 밀착성 및 본딩 패드와 절연막의 밀착성은 양호해진다.
또한, 본 발명의 반도체 장치는, 상기 과제를 해결하기 위해, 반도체 소자가 형성된 반도체 기판과, 상기 반도체 기판 상에서, 상기 반도체 소자가 형성된 영역인 동작 영역의 상방에 형성되고, 상기 동작 영역과 전기적으로 접속된 제 1 배선층과, 상기 반도체 기판 상에서 상기 제 1 배선층의 상방에 형성된 제 2 배선층과, 외부접속단자와의 전기적 접속을 위해, 상기 반도체 기판 상에서 상기 제 2 배선층의 상방에 형성됨과 동시에, 적어도 일부가 상기 동작 영역의 바로 위에 위치하도록 형성된 본딩 패드를 구비하고, 상기 제 2 배선층은 복수의 배선을 갖고, 상기 복수의 배선 중의 소정의 배선이 상기 본딩 패드와 접합되는 한편, 상기 복수의 배선 중의 상기 소정의 배선 이외의 배선인 다른 배선과 상기 본딩 패드와의 사이에 절연막이 형성되고, 상기 다른 배선은, 상기 본딩 패드의 길이방향의 에지 바로 아래로부터, 에지 바로 아래부터 3㎛ 외측까지의 영역을 피하여 형성되고, 상기 절연막은 무기 절연막을 포함하는 것을 특징으로 한다.
이상에 의해 본딩 패드와 제 2 배선층 및 절연막의 밀착성이 양호하고, 또 한, 본딩 패드에 상방으로부터 스트레스가 가해져도, 본딩 패드와 제 2 배선층 사이의 절연막에 균열이 생기는 것을 회피할 수 있는 반도체 장치를 제공할 수 있다.
본 발명의 또한, 다른 목적, 특징 및 우수한 점은 이하에 나타내는 기재에 의해 충분히 알 수 있을 것이다. 또한, 본 발명의 이점은 첨부 도면을 참조한 다음의 설명에서 명백해질 것이다.
(발명의 실시형태)
본 발명의 반도체 장치의 실시형태에 대해 도 1 내지 도 6 에 의거하여 설명하면 이하와 같다.
먼저, 도 6 을 이용하여 본 실시형태에 관련되는 반도체 장치의 기본적 구성을 서술한다.
도 6 은 본 실시형태의 반도체 장치로서의 반도체 집적회로 (11) 의 단면도이다. 반도체 집적회로 (11) 는 표면 부근에 트랜지스터 (16) 를 갖는 반도체 소자가 형성된, 반도체 기판으로서의 규소 기판 (14) 상을 구비하고 있다. 트랜지스터 (16) 는 MOS 트랜지스터이고, 규소 기판 (14) 의 표층에는 소스 영역과 드레인 영역으로 이루어지는 영역이 존재한다. 반도체 소자의 구성은, 본 발명의 특징 부분에는 직접 관계없고, 또한, 일반적인 구성이기 때문에, 상세한 설명을 생략하기로 한다.
또한, 상기 반도체 소자는 절연막 (19) 에 의해 덮여 있다. 규소 기판 (14) 상에서 상기 반도체 소자가 형성된 영역을 동작 영역 (15) 으로 한다. 동작 영역 (15) 은 상기 반도체 소자가 동작하는 영역이다. 동작 영역 (15) 의 상방에는 상기 절연막 (19) 을 통해 제 1 배선층 (17) 이 형성된다. 제 1 배선층 (17) 은 복수의 배선을 갖고 있고, 알루미늄 등의 도전체로 이루어지는 단층 또는 복층으로 이루어져 있다. 복층의 경우, 예를 들면 규소 기판측으로부터, 300㎚ 정도의 TiW층, 600㎚ 정도의 AlSi층의 순서로 형성된다. 또한, 제 1 배선층 (17) 의 일부는, 절연막 (19) 에 형성된 콘택트홀 (20) 을 통해, 동작 영역 (15) 과, 즉 반도체 소자와 전기적으로 접속된다.
또한, 제 1 배선층 (17) 의 상방에는 층간절연막 (18) 이 형성되고, 또한, 층간절연막 (18) 의 상방에 제 2 배선층 (2) 이 형성된다.
층간절연막 (18) 은, 제 1 배선층 (17) 과 제 2 배선층 (2) 을 서로 전기적으로 절연상태 (미접속) 로 하기 위한 절연막이다. 층간절연막 (18) 은, 규소 기판 (14) 측으로부터, 규소 산화막, 도포 규소 산화막 (SOG막 ; Spin On Glass), 규소 산화막의 순서로 막이 적층된 것이다. 도포 규소 산화막 (SOG막) 은, 제 1 배선층 (17) 에 의해 발생된 요철을 평탄화하기 위해 형성된다. 규소 산화막은 CVD (Chemical Vapor Deposition ; 화학증착법) 법 등의 퇴적법에 의해, 예를 들면 500㎚ 정도의 두께로 형성된다. 또한, 층간절연막 (18) 에는, 제 1 배선층 (17) 과 제 2 배선층 (2) 을 전기적으로 접속시키기 위한 비어홀 (21) 이 형성된다.
제 2 배선층 (2) 은 서로 절연된 복수의 배선을 갖고 있다. 이 중의 소정의 배선은 패드 메탈 (4) 로 되고, 상기 복수의 배선은 패드 메탈 (4) 과, 패드 메탈 (4) 이외의 배선인 다른 배선 (12) 으로 이루어진다. 다른 배선 (12) 중 의 소정의 것은, 상기 비어홀 (21) 을 통해 제 1 배선층 (17) 의 일부와 접속된다. 다른 배선 (12) 의 나머지 배선은 제 1 배선층 (17) 과 절연된다. 제 2 배선층 (2) 은 알루미늄 등의 도전체에 의해 형성되고, 단층 또는 복층으로 이루어져 있다. 복층의 경우, 예를 들면 규소 기판측으로부터 150㎚ 정도의 TiW층, 1000㎚ 정도의 AlSi층의 순서로 형성된다.
상기 절연막 (19), 제 1 배선층 (17), 층간절연막 (18) 및 제 2 배선층 (2) 이 형성되는 영역은 배선 영역이고, 이 배선 영역과 상기 동작 영역에 의해 반도체 집적회로 (11) 의 활성 영역이 형성된다.
제 2 배선층 (2) 의 상방에는 본딩 패드 (1) 가 형성된다. 본딩 패드 (1) 는 적어도 일부가 동작 영역의 바로 위가 되도록 형성된다. 즉, 본딩 패드 (1) 를 상방에서 보면, 적어도 일부가 동작 영역과 겹치도록 이루어져 있고, 본딩 패드 (1) 는 에어리어 패드로 되어 있다. 본딩 패드 (1) 는, 외부접속단자와 전기적 접속을 행하기 위한 접속부이다. 상기 제 2 배선층 (2) 이 갖는 복수의 배선은 이 본딩 패드 (1) 의 바로 아래 영역에 형성된다. 이 복수의 배선 중의 패드 메탈 (4) 은 본딩 패드 (1) 와 접속되고, 이것과 동일 전위로 되어 있다. 또한, 다른 배선 (12) 은 본딩 패드 (1) 와는 접속되지 않고, 이것과 다른 전위로 되어 있다. 또한, 제 2 배선층 (2) 은, 상기 복수의 배선 외에, 본딩 패드 (1) 의 바로 아래 영역 이외의 하방 영역에 배선을 가질 수도 있다.
다른 배선 (12) 과 본딩 패드 (1) 사이에는, 서로를 절연하기 위한 절연막 (5) 이 형성된다. 절연막 (5) 은 무기 절연막만으로 이루어져 있고, CVD 법 등 의 퇴적법에 의해 형성되는 산화 규소막이나 질화 규소막 등의 퇴적막이다. 절연막 (5) 은 예를 들면 두께 400㎚ 의 SiO2 막과, 두께 720㎚ 의 SiN막의 2층으로 형성된다.
절연막 (5) 에는, 제 2 배선층 (2) 의 패드 매탈 (4) 과 본딩 패드 (1) 의 접속을 위한 개구부 (6) 가 형성된다. 본딩 패드 (1) 의 바로 아래 영역에 위치하는 제 2 배선층 (2) 의 복수의 배선에 대응하는 절연막 (5) 에는, 개구부 (6) 이외의 개구부는 형성되어 있지 않다.
또한, 도시하지 않지만, 본딩 패드 (1) 의, 절연막 (5) 및 패드 메탈 (4) 과의 계면에는 배리어 메탈이 형성된다. 본딩 패드 (1) 는 배리어 메탈을 통해 제 2 배선층 (2) 의 패드 메탈 (4) 과 접합된다. 배리어 메탈은 제 2 배선층 (2) 을 구성하는 재료와 본딩 패드 (1) 를 구성하는 금 등의 재료가 반응하는 것을 저지하는 고융점금속이다.
본딩 패드 (1), 절연막 (5) 및 배리어 메탈은 반도체 집적회로 (11) 의 패드 영역을 형성하고 있다.
다음으로 제 2 배선층 (2) 의 배치 방법에 대해 각종 실시예를 들어 설명한다.
[실시예 1]
도 1 에 반도체 집적회로 (11) 의 제 1 실시예인 반도체 집적회로 (11a) 의 구성을 나타낸다.
도 1(a) 는 반도체 집적회로 (11a) 를 본딩 패드 (1) 측에서 바라본 투시평면도이고, 본딩 패드 (1) 주변부의 제 2 배선층 (2) 이 형성된 곳을 나타낸다. 도 1(b) 는 도 1(a) 의 A-A 단면도이다. 또한, 도 1(b) 에서는 반도체 집적회로 (11a) 의 제 2 배선층 (2) 의 하방에 있는 부분의 도시를 생략하고 있다.
반도체 집적회로 (11a) 는, 특히 COF, TCP 등과 같이 ILB 에 의해 본딩 패드 (1) 를 외부접속단자인 이너 리드와 접합하는 방식이 채용되는 것이다. 도 1(a)ㆍ(b) 는 ILB 의 종료후의 상태를 나타내고 있다.
도 1(a) 에 있어서, 본딩 패드 (1) 는 직방체형상을 이루고 있고, 상방에서 보면 직사각형을 이룬다. 본딩 패드 (1) 의 하방에는 본딩 패드 (1) 와 동일 전위인 패드 메탈 (4) 과, 본딩 패드 (1) 와는 다른 전위인 다른 배선 (12) 이 형성된다. 반도체 집적회로 (11a) 는, 실장에 있어서 ILB 에 의해, 본딩 패드 (1) 가 그 상면에서 외부접속단자로서의 이너 리드 (8) 와 전기적으로 접속된다.
반도체 집적회로 (11a) 에서는, 다른 배선 (12) 은, 본딩 패드 (1) 의 상기 직사각형의 길이방향과 평행하게 연장되도록 형성된다. 이너 리드 (8) 는, 본딩 해드 (1) 의 직방체의 측면으로서 상기 직사각형의 단변방향에 대향하는 2개의 에지 (7aㆍ7b) 간의 거리보다도 짧은 폭으로, 또한, 패드 메탈 (4) 의 전부를 바로 아래에 면하도록, 본딩 패드 (1) 상에 이것과 길이방향이 일치하도록 배치된다. 이너 리드 (8) 의 상기 폭을 결정하는, 대향하는 2개의 에지 (9aㆍ9b) 중, 본딩 패드 (1) 의 에지 (7a) 에 가까운 측의 에지 (9a) 는 에지 (7a) 보다도 에지 (7b) 측에 근접해 있고, 본딩 패드 (1) 의 에지 (7b) 에 가까운 측의 에지 (9b) 는 에지 (7b) 보다도 에지 (7a) 측에 근접해 있다. 다른 배선 (12) 은 본딩 패드 (1) 의 에지 (7aㆍ7b) 의 바로 아래와, 이너 리드 (8) 의 에지 (9aㆍ9b) 바로 아래를 피하여 형성되고, 각 에지 바로 아래는 다른 배선 (12) 이 형성되지 않은 무배선 영역으로 되어 있다. 그리고 다른 배선 (12) 의 형성 가능 영역을, 도 1(a)ㆍ(b) 에 나타내는 바와 같이 각 에지 바로 아래를 제외한, 본딩 패드 (1) 의 에지 (7a) 바로 아래와 이너 리드 (8) 의 에지 (9a) 바로 아래 사이의 영역 (13a), 및 본딩 패드 (1) 의 에지 (7b) 바로 아래와 이너 리드 (9) 의 에지 (9b) 바로 아래 사이의 영역 (13b) 으로 되어 있다. 따라서 다른 배선 (12) 은 전체 영역 (13aㆍ13b) 의 범위내에 들어가 있다.
또한, 상기 절연막 (5) 이 패드 메탈 (1) 을 덮고 있는 영역 (폭) (도 1(b) 중의 영역 (c)) 은 2∼5㎛ 인 것이 바람바로 아래다.
본딩 패드 (1) 의 에지 (7aㆍ7b) 및 이너 리드 (8) 의 에지 (9aㆍ9b) 는, 예를 들면 COF, TCP 실장시에 가장 응력이 가해지는 곳이다. 이것을 구체적으로 서술하면 이하와 같다.
COF 실장의 경우, 반도체 소자 이면으로부터 하중과 열을 가하고, 본딩 패드 (1) 를 외부접속단자인 배선, 즉 이너 리드 (8) 와 접합하는데, 이 때 본딩 패드 (1) 에 상방으로부터 응력이 가해진다. 이 때, 본딩 패드 (1) 의 에지 바로 아래에 형성되는 다른 배선 (12) 중에서도, 이 에지와 평행하게 연장되는 다른 배선 (12) 이 형성되어 있으면, 이에 의해 이 에지 바로 아래의 절연막 (5) 이 요철을 형성함으로써, 이 다른 배선 (12) 이 형성되어 있는 곳의 절연막 (5) 에 균열이 생 기는 것을 알 수 있었다. 따라서 상기 서술한 바와 같이 다른 배선 (12) 의 형성 가능 영역을 각 에지 바로 아래를 제외한, 영역 (13a) 및 영역 (13b) 로 하고, 다른 배선 (12) 을 본딩 패드 (1) 의 에지 (7aㆍ7b) 바로 아래 및 이너 리드 (8) 의 에지 (9aㆍ9b) 바로 아래를, 각각의 에지와 평행하게 연장하는 일이 없도록 형성하였다. 이에 의해 절연막 (5) 에 균열이 생기는 것을 회피할 수 있다. 또한, 이 때, 다른 배선 (12) 은 본딩 패드 (1) 의 에지 (7aㆍ7b) 와는 직교하는 측면을 이루는 에지에 대해서는 이것과 직교하는 방향으로 연장되고, 이 에지 바로 아래의 절연막 (5) 에 균열이 생기는 일은 없다.
또한, ILB 시에 있어서, 본딩 패드 (1) 의 에지 (7aㆍ7b) 바로 아래에서만 다른 배선 (12) 에 의한 절연막 (5) 의 균열이 문제가 되는 경우에는, 에지 (7aㆍ7b) 바로 아래만을 피하여 다른 배선 (12) 을 형성하도록 할 수도 있다. 또한, ILB 시에 있어서, 이너 리드 (8) 의 에지 (9aㆍ9b) 바로 아래에서만 다른 배선 (12) 에 의한 절연막 (5) 의 균열이 문제가 되는 경우에는, 에지 (9aㆍ9b) 바로 아래만을 피하여 다른 배선 (12) 을 형성하도록 할 수도 있다. 어느 에지의 바로 아래를 피하여 다른 배선 (12) 을 형성할지는 필요에 따라 선택하면 된다.
또한, ILB 시에는, 본딩 패드 (1) 에 상방으로부터 응력이 가해지는 것 이외에, 상부로부터의 응력에 의해 본딩 패드 (1) 가 사방팔방으로 확장되는 응력이 가해져, 본딩 패드 (1) 가 가로방향으로 확장된다. 이 모양을 도 2 에 나타낸다. 동 도면에 나타내는 바와 같이 본딩 패드 (1) 는 ILB 에 의해, 지면 상측에 나타내는 ILB 전의 상태로부터, 지면 하측에 나타내는 ILB 후의 상태로 되고, 그 때에 에 지 (7a) 측으로 확장된 본딩 패드 (1) 의 부분이 확장부 (10a) 이고, 에지 (7b) 측으로 확장된 본딩 패드 (1) 의 부분이 확장부 (10b) 이다. COF 실장 등에서는 본딩 패드가 2㎛∼3㎛ 가로방향으로 확장된 상태에서 실장이 실행된다. 즉, 본딩 패드 (1) 의 확장부 (10aㆍ10b) 는, ILB 시에 상방 및 가로방향으로부터 스트레스가 인가되는 곳이다.
상기 도 9 에 나타내는 바와 같이 ILB 를 실행하기 전에는 본딩 패드 (1) 의 바로 아래 영역 이외의 하방 영역에 있었던 배선이, ILB 를 실행함으로써 본딩 패드 (1) 의 확장부 (201b) 의 바로 아래 영역으로 들어가 다른 배선 (12) 이 되는 경우, 즉, ILB 를 실행하기 전에, 확장부 (201b) 의 바로 아래 영역인 확장 영역에 결과적으로 다른 배선 (12) 이 되는 배선을 형성한 경우에는, 이 다른 배선 (12) 상의 무기 절연막 (205) 에 균열 (211) 이 생길 가능성이 있다. 균열 (211) 이 생김으로써, 다른 배선 (12) 의 단선, 또는 다른 배선 (12) 과 본딩 패드 (1) 의 쇼트, 리크 불량이 발생할 가능성이 있다.
일례이지만, ILB 조건을 통상 양산조건보다 하중을 높게 한 경우, 확장부 (201b) 의 바로 아래 영역인 확장 영역에 형성한 경우 균열 (211) 이 발생하는 것이 확인되고 있다. 상기 조건은 양산시의 ILB 조건은 아니지만, 마진이 좁아지는 경향이 있는 것으로 생각되고, 본 실시예에서는, 도 2 에 나타내는 바와 같이 본딩 패드 (1) 의 확장부 (10a) 의 바로 아래 영역인 확장 영역 (25a), 및 확장부 (10b) 의 바로 아래 영역인 확장 영역 (25b) 도 무배선 영역으로 하였다. 즉, ILB 전에 본딩 패드 (1) 의 바로 아래 영역 이외의 하방 영역에 있었던 배선이, ILB 시에 확장부 (10aㆍ10b) 의 바로 아래로 들어감으로써 다른 배선 (12) 으로 되지 않도록, 확장 영역 (25aㆍ25b) 을 피하여 다른 배선 (12) 을 형성하였다. 이에 의해 확장 영역 (25a) 에는 확장부 (10a) 가 확장되는 방향으로 이동하는 에지 (7a) 와 평행하게 연장되는 다른 배선 (12) 이, 확장 영역 (25b) 에는 확장부 (10b) 가 확장되는 방향으로 이동하는 에지 (7b)와 평행하게 연장되는 다른 배선 (12) 이, 각각 형성되어 있지 않도록 하였다.
본 실시예의 반도체 집적회로 (11a) 에 의하면, ILB 에 의해 본딩 패드 (1) 가 이너 리드 (8) 와 같은 외부접속단자와 전기적 접속이 실행될 때에, 본딩 패드 (1) 에 상방으로부터 스트레스가 가해졌다고 해도, 제 2 배선층 (2) 이 갖는 다른 배선 (12) 이 본딩 패드 (1) 의 에지 (7aㆍ7b) 바로 아래에는 형성되지 않고, 따라서 에지 (7aㆍ7b) 바로 아래를 이들의 에지와 평행하게 연장하는 일이 없도록 형성된다. 이에 의해 에지 (7aㆍ7b) 바로 아래의 절연막 (5) 이 에지 (7aㆍ7b) 와 평행하게 연장되는 다른 배선 (12) 에 의해 요철을 형성하는 일이 없어, 이 부분의 절연막 (5) 에 균열이 발생하기 어렵다.
또한, 반도체 집적회로 (11a) 에 의하면, 본딩 패드 (1) 에 ILB 에 의해 이너 리드 (8) 와의 전기적 접속이 실행될 때에, 본딩 패드 (1) 에 상방으로부터 스트레스가 가해졌다고 해도, 제 2 배선층 (2) 이 갖는 다른 배선 (12) 이 이너 리드 (8) 의 에지 (9aㆍ9b) 바로 아래에는 형성되지 않고, 따라서 에지 (9aㆍ9b) 바로 아래를 이들의 에지와 평행하게 연장하는 일이 없도록 형성된다. 이에 의해 에지 (9aㆍ9b) 바로 아래의 절연막 (5) 이 에지 (9aㆍ9b) 와 평행하게 연장되는 것과 같은 다른 배선에 의해 요철을 형성하지 않고, 이 부분의 절연막 (5) 에 균열이 생기기 어렵다.
그 결과, 다른 배선 (12) 상의 절연막 (5) 에 ILB 시의 응력으로 발생하는 균열의 발생률을 경감할 수 있어, 수분이 스며드는 것을 방지할 수 있다. 따라서 수분이 스며든 곳에 전류가 흐름으로써 다른 배선 (12) 이 부식되거나, 단선되는 것을 방지할 수 있게 된다. 또한, 균열부에 스며들어간 수분이 매체가 되어 본딩 패드 (1) 와 다른 배선 (12) 이 쇼트를 일으키거나, 본딩 패드 (1) 와 다른 배선 (12) 사이에서의 리크 불량을 일으키는 것을 방지할 수 있게 된다.
또한, 절연막 (5) 은 무기 절연막만으로 이루어지기 때문에, 폴리이미드막 등의 유기 절연막 재료를 사용하였던 경우와는 다르게, 절연막 (5) 이 평탄해짐과 동시에, 본딩 패드 (1) 의 절연막 (5) 과의 계면에 배리어 메탈을 형성한 경우에 본딩 패드 (1) 와 절연막 (5) 의 밀착력이 손상되는 일은 없다. 그 결과 본딩 패드 (1) 와 제 2 배선층 (2) 의 패드 메탈 (4) 과의 밀착성, 및 본딩 패드 (1) 와 절연막 (5) 의 밀착성은 양호하게 된다.
이상과 같이 반도체 집적회로 (11a) 는 본딩 패드 (1) 와 제 2 배선층 (2) 및 절연막 (5) 과의 밀착성이 양호하고, 또한, 본딩 패드 (1) 에 상방으로부터 스트레스가 가해져도, 본딩 패드 (1) 와 제 2 배선층 (2) 사이의 절연막 (5) 에 균열이 생기는 것을 회피할 수 있는 반도체 장치이다.
또한, 반도체 집적회로 (11a) 에 의하면, 본딩 패드 (1) 가 ILB 에 의해 응력으로 확장되었다고 해도, 다른 배선 (12) 은 확장부 (10aㆍ10b) 의 바로 아래가 되는 확장 영역 (25aㆍ25b) 을 피하여 형성되고, 따라서 확장 영역 (25aㆍ25b) 에는, 확장부 (10aㆍ10b) 가 확장되는 방향으로 이동하는 에지 (7aㆍ7b) 와 평행하게 연장되는 다른 배선 (12) 이 형성되지 않으므로, 이 확장 영역 (25aㆍ25b) 에 있어서 절연막 (5) 에 균열이 생기는 것을 회피할 수 있다.
또한, 이 경우, 확장 영역 (25aㆍ25b) 의 각각의 본딩 패드 (1) 가 확장되는 방향에서 바라본 길이를 2㎛∼3㎛ 의 범위로 함으로써, 반도체 집적회로 (11a) 의 실장에 있어서 본딩 패드 (1) 가 ILB 에 의해 전기적으로 접속될 때의 절연막 (5) 의 균열의 회피가, 2㎛∼3㎛ 와 같은 전형적인 범위의 확장 영역 (25aㆍ25b) 에 대응한 것으로 된다.
[실시예 2]
도 3 에 반도체 집적회로 (11) 의 제 2 실시예인 반도체 집적회로 (11b) 의 구성을 나타낸다.
도 3(a) 는 반도체 집적회로 (11b) 를 본딩 패드 (1) 측에서 바라본 투시평면도이고, 본딩 패드 (1) 주변부의 제 2 배선층 (2) 을 형성한 곳을 나타내고 있다. 도 3(b) 는 도 3(a) 의 B-B 단면도이다. 또한, 도 3(b) 는 반도체 집적회로 (11b) 의 제 2 배선층 (2) 의 하방에 있는 부분의 도시를 생략하고 있다.
반도체 집적회로 (11b) 는 특히 COF, TCP 등과 같이 ILB 에 의해 본딩 패드 (1) 를 외부접속단자인 이너 리드와 접속하는 방식이 채용되는 것이다. 도 3(a)ㆍ(b) 는 ILB 의 종료후의 상태를 나타내고 있다.
본 실시예에서도, 실시예 1 과 동일하게 COF, TCP 등의 ILB 에 의해 본딩 패 드 (1) 의 에지 (7aㆍ7b) 바로 아래 및 이너 리드 (8) 의 에지 (9aㆍ9b) 바로 아래의 절연막 (5) 에 균열이 생기는 것을 회피하도록 하고 있다. 반도체 집적회로 (11b) 에서는, 다른 배선 (12) 은, 본딩 패드 (1) 의 에지 (7aㆍ7b) 바로 아래와, 이너 리드 (8) 의 에지 (9aㆍ9b) 바로 아래를 피하여 형성되고, 각 에지 바로 아래는 다른 배선 (12) 이 형성되지 않은 무배선 영역으로 되어 있다. 그리고 다른 배선 (12) 의 형성 가능 영역을, 도 3(a)ㆍ(b) 에 나타내는 바와 같이, 이너 리드 (8) 의 에지 (9aㆍ9b) 바로 아래를 제외한, 에지 (9a) 와 에지 (9b) 사이의 영역인 영역 (26) 으로 하고 있다. 따라서 다른 배선 (12) 은, 전체 영역 (26) 의 범위내에 들어가 있고, 본딩 패드 (1) 의 에지 (7a) 바로 아래와 이너 리드 (8) 의 에지 (9a) 바로 아래 사이의 영역, 본딩 패드 (1) 의 에지 (7b) 바로 아래와 이너 리드 (8) 의 에지 (9b) 바로 아래 사이의 영역도 무배선 영역으로 되어 있다.
또한, 다른 배선 (12) 을 본 실시형태에서 나타낸 바와 같은 이너 리드 (8) 의 바로 아래 영역 (26) 내와, 실시형태 1 에서 나타낸 바와 같은 본딩 패드 (1) 의 에지 (7a) 와 이너 리드 (8) 의 에지 (9a) 사이의 영역 (13a) 내나, 에지 (7b) 와 에지 (9b) 사이의 영역 (13b) 내와의 양방에 형성할 수도 있다.
또한, 본 실시예에 있어서, 「본딩 패드에 있어서의 이너 리드와 전기적으로 접속되는 영역의 바로 아래 영역」은, 상기 영역 (26) 에 상당한다.
또한, 상기 영역 (26) 은 일반적으로 본딩 패드 (1) 의 길이방향을 따른 단면에서 보면 전체 영역이고, 본딩 패드 (1) 의 폭방향을 따른 단면 (도 1(b)) 에서 보면, 상기 패드 메탈 (4) 의 영역을 상기 본딩 패드의 에지 (7a 및 7b) 바로 아래 의 양방향으로 5㎛ 정도 확장된 영역이다 (이너리드 (8) 의 폭이 15㎛, 본딩 패드 (1) 의 폭이 5㎛ 인 경우).
본 실시예의 반도체 집적회로 (11b) 에 의하면, ILB 에 의해 본딩 패드 (1) 가 이너 리드 (8) 라고 하는 외부접속단자와 전기적 접속이 실행될 때에, 본딩 패드 (1) 에 상방으로부터 스트레스가 가해졌다고 해도, 제 2 배선층 (2) 이 갖는 다른 배선 (12) 이 본딩 패드 (1) 의 에지 (7aㆍ7b) 바로 아래에는 형성되지 않고, 따라서 에지 (7aㆍ7b) 바로 아래를 이들의 에지와 평행하게 연장하는 일이 없도록 형성된다. 이에 의해 에지 (7aㆍ7b) 바로 아래의 절연막 (5) 이 에지 (7aㆍ7b) 와 평행하게 연장되는 다른 배선 (12) 에 의해 요철을 형성하는 일이 없어, 이 부분의 절연막 (5) 에 균열이 생기기 어렵다.
또한, 반도체 집적회로 (11b) 에 의하면, 본딩 패드 (1) 에 ILB 에 의해 이너 리드 (8) 와의 전기적 접속이 실행될 때에, 본딩 패드 (1) 에 상방으로부터 스트레스가 가해졌다고 해도, 제 2 배선층 (2) 이 갖는 다른 배선 (12) 이 이너 리드 (8) 의 에지 (9aㆍ9b) 바로 아래에는 형성되지 않고, 따라서 에지 (9aㆍ9b) 바로 아래를 이들 에지와 평행하게 연장하는 일이 없도록 형성된다. 이에 의해 에지 (9aㆍ9b) 바로 아래의 절연막 (5) 이 에지 (9aㆍ9b) 와 평행하게 연장되는 다른 배선에 의해 요철을 형성하는 일이 없어, 이 부분의 절연막 (5) 에 균열이 생기기 어렵다.
그 결과, 다른 배선 (12) 상의 절연막 (5) 에 ILB 시의 응력으로 발생되는 균열의 발생률을 경감할 수 있고, 수분이 스며들어가는 것을 방지할 수 있다. 따라서 수분이 스며든 곳에 전류가 흐름으로써 다른 배선 (12) 이 부식되거나, 단선되는 것을 방지할 수 있게 된다. 또한, 균열부에 스며들어간 수분이 매체가 되어 본딩 패드 (1) 와 다른 배선 (12) 이 쇼트를 일으키거나, 본딩 패드 (1) 와 다른 배선 (12) 사이에서의 리크 불량을 일으키는 것을 방지할 수 있게 된다.
또한, 절연막 (5) 은 무기 절연막만으로 이루어지기 때문에, 폴리이미드막 등의 유기절연 재료를 사용하였던 경우와는 달리, 절연막 (5) 이 평탄해짐과 동시에, 본딩 패드 (1) 의 절연막 (5) 의 계면에 배리어 메탈을 형성한 경우에 본딩 패드 (1) 와 절연막 (5) 의 밀착력이 손상되는 일은 없다. 그 결과, 본딩 패드 (1) 와 제 2 배선층 (2) 의 패드 메탈 (4) 과의 밀착성, 및 본딩 패드 (1) 와 절연막 (5) 의 밀착성은 양호해진다.
이상과 같이 반도체 집적회로 (11b) 는, 본딩 패드 (1) 와 제 2 배선층 (2) 및 절연막 (5) 과의 밀착성이 양호하고, 또한, 본딩 패드 (1) 에 상방으로부터 스트레스가 가해져도, 본딩 패드 (1) 와 제 2 배선층 (2) 사이의 절연막 (5) 에 균열이 생기는 것을 회피할 수 있는 반도체 장치이다.
또한, 실시예 1 에서 설명한 도 2 와 같이 다른 배선 (12) 을 확장부 (10aㆍ10b) 의 바로 아래가 되는 확장 영역 (25aㆍ25b) 을 피하여 형성함으로써, 이 확장 영역 (25aㆍ25b) 에 있어서 절연막 (5) 에 균열이 생기는 것을 회피할 수 있다.
또한, 그 경우, 확장 영역 (25aㆍ25b) 의 각각의, 본딩 패드 (1) 가 확장되는 방향에서 바라본 길이를 2㎛∼3㎛ 의 범위로 함으로써, 반도체 집적회로 (11b) 의 실장에 있어서 본딩 패드 (1) 가 ILB 에 의해 전기적으로 접속될 때의 절연막 (5) 의 균열 회피가, 2㎛∼3㎛ 이라는 전형적인 범위의 확장 영역 (25aㆍ25b) 에 대응한 것으로 된다.
(실시예 3)
도 4 에 반도체 집적회로 (11) 의 제 3 실시예인 반도체 집적회로 (11c) 의 구성을 나타낸다.
도 4(a) 는 반도체 집적회로 (11c) 를 본딩 패드 (1) 측에서 바라본 투시평면도이고, 본딩 패드 (1) 주변부의 제 2 배선층 (2) 을 형성한 곳을 나타낸다. 도 4(b) 는 도 4(a) 의 C-C 단면도이다. 또한, 도 4(b) 에서는, 반도체 집적회로 (11c) 의 제 2 배선층 (2) 의 하방에 있는 부분의 도시를 생략하고 있다.
실시예 1 및 2 는 COF, TCP 등과 같이 ILB 를 실시하는 실장형태에 관한 실시예이었으나, 본 실시예에서는 ILB 를 실시하지 않은 COG, COB (Chip On Board ; 칩 온 보드) 실시형태에 관한 실시예이다. 도 4(a)ㆍ(b) 는 COG, COB 실장에 의한 본딩 종료후의 상태를 나타내고 있다.
기본적으로는 COF 실장에서 나타낸 내용과 동일하지만, COG 나 COB 실장은 이너 리드를 외부접속단자로 하지 않고, 예를 들면 COG 에서는 유리기판 상의 ITO막 (22) 에 플립칩 본딩하여 접합하는 형식이다. 따라서 도 1 및 도 3 에 나타낸 바와 같은 본딩 패드 상에 에지를 갖는 이너 리드의, 에지 바로 아래에 대한 무배선 영역은 필요로 하지 않는다.
따라서 반도체 집적회로 (11c) 에서는, 본딩 패드 (1) 의 에지 (7aㆍ7b) 바 로 아래를 무배선 영역으로 하고, 다른 배선 (12) 을 에지 (7aㆍ7b) 바로 아래를 피하여 형성하고, 에지 (7aㆍ7b) 바로 아래를 제외한, 에지 (7a) 와 에지 (7b) 사이의 영역인 영역 (27) 을 다른 배선 (12) 의 형성 가능 영역으로 하고 있다.
또한, 일례이지만 COG 실장시의 2배 정도의 하중을 가한 경우, 본딩 패드 (1) 는 사방팔방으로 2㎛∼3㎛ 정도 확장되고, 그 바로 아래에 다른 배선 (12) 이 형성되어 있으면, 절연막 (5) 에 균열이 생기는 것이 확인되고 있다.
따라서 외부접속단자와의 접합시, 즉, ITO막 (22) 과의 접합시의 응력에 의해 본딩 패드 (1) 가 확장되는 곳의 바로 아래에 있는 영역은 무배선 영역으로 한다. 도 5 는 본딩 패드 (1) 가, 지면 상측에 나타내는 COG 나 COB 의 실시 전의 상태로부터, COG 나 COB 의 실시에 의해 지면 하측에 나타내는 바와 같이 응력에 의해 가로방향으로 확장되는 모습을 나타내고 있다. 동 도면에 나타낸 바와 같이 본딩 패드 (1) 의 에지 (7a) 측의 확장부 (30a) 바로 아래가 되는 확장 영역 (28a), 및 에지 (7b) 측의 확장부 (30b) 바로 아래가 되는 확장 영역 (28b) 은 무배선 영역으로 하고, 다른 배선 (12) 을 형성하지 않는다.
본 실시예의 반도체 집적회로 (11c) 에 의하면, COG 나 COB 에 의해 본딩 패드 (1) 가 ITO막 (22) 등의 외부접속단자와 전기적 접속이 실행될 때에, 본딩 패드 (1) 에 상방으로부터 스트레스가 가해졌다고 해도, 제 2 배선층 (2) 이 갖는 다른 배선 (12) 이 본딩 패드 (1) 의 에지 (7aㆍ7b) 바로 아래에는 형성되지 않고, 따라서 에지 (7aㆍ7b) 바로 아래를 이들 에지와 평행하게 연장하는 일이 없도록 형성된다. 이에 의해 에지 (7aㆍ7b) 바로 아래의 절연막 (5) 이 에지 (7aㆍ7b) 와 평 행하게 연장되는 다른 배선 (12) 에 의해 요철을 형성하지 않고, 이 부분의 절연막 (5) 에 균열이 생기기 어렵다.
그 결과, 다른 배선 (12) 상의 절연막 (5) 에 COG 나 COB 에 의한 응력으로 발생하는 균열의 발생률을 경감시킬 수 있어, 수분이 스며들어가는 것을 방지할 수 있다. 따라서 수분이 스며든 곳에 전류가 흐름으로써 다른 배선 (12) 이 부식되거나, 단선되는 것을 방지할 수 있게 된다. 또한, 균열부에 스며들어간 수분이 매체가 되어 본딩 패드 (1) 와 다른 배선 (12) 이 쇼트를 일으키거나, 본딩 패드 (1) 와 다른 배선 (12) 사이에서의 리크 불량을 일으키는 것을 방지할 수 있게 된다.
또한, 절연막 (5) 은 무기 절연막만으로 이루어지기 때문에, 폴리이미드막 등의 유기 절연 재료를 사용한 경우와는 달리, 절연막 (5) 이 평탄해짐과 동시에, 본딩 패드 (1) 의 절연막 (5) 과의 계면에 배리어 메탈을 형성한 경우에 본딩 패드 (1) 와 절연막 (5) 과의 밀착력이 손상되는 일은 없다. 그 결과, 본딩 패드 (1) 와 제 2 배선층 (2) 의 패드 메탈 (4) 과의 밀착성, 및 본딩 패드 (1) 와 절연막 (5) 과의 밀착성은 양호해진다.
이상과 같이 반도체 집적회로 (11c) 는, 본딩 패드 (1) 와 제 2 배선층 (2) 및 절연막 (5) 과의 밀착성이 양호하고, 또한, 본딩 패드 (1) 에 상방으로부터 스트레스가 가해져도, 본딩 패드 (1) 와 제 2 배선층 (2) 사이의 절연막 (5) 에 균열이 생기는 것을 회피할 수 있는 반도체 장치이다.
또한, 반도체 집적회로 (11c) 에 의하면, 본딩 패드 (1) 가 COG 나 COB 에서 응력에 의해 확장되었다고 해도, 다른 배선 (12) 은 확장부 (30aㆍ30b) 의 바로 아래가 되는 확장 영역 (28aㆍ28b) 을 피하여 형성되고, 따라서 확장 영역 (28aㆍ28b) 에는, 확장부 (30aㆍ30b) 가 확장되는 방향으로 이동하는 에지 (7aㆍ7b) 와 평행하게 연장되는 다른 배선 (12) 이 형성되지 않으므로, 이 확장 영역 (28aㆍ28b) 에 있어서 절연막 (5) 에 균열이 생기는 것을 회피할 수 있다.
또한, 이 경우, 확장 영역 (28aㆍ28b) 의 각각의, 본딩 패드 (1) 가 확장되는 방향에서 바라본 길이를 2㎛∼3㎛ 의 범위로 함으로써, 반도체 집적회로 (11c) 의 실장에 있어서 본딩 패드 (1) 가 COG 나 COB 에 의해 전기적으로 접속될 때의 절연막 (5) 의 균열 회피가, 2㎛∼3㎛ 라는 전형적인 범위의 확장 영역 (28aㆍ28b) 에 대응한 것으로 된다.
본 발명의 반도체 장치는, 이상과 같이 본딩 패드의 바로 아래 영역에 있는 복수의 배선 중의 다른 배선은, 본딩 패드의 에지 바로 아래를 상기 에지와 평행하게 연장하는 일이 없도록 형성되고, 절연막은 무기 절연막만으로 이루어지는 구성이다.
본 발명의 반도체 장치는, 이상과 같이 상기 본딩 패드가 상기 외부접속단자와의 전기적 접속공정에서 응력에 의해 확장되는 부분의 바로 아래가 되는 확장 영역에는, 상기 확장되는 부분의 확장되는 방향으로 이동하는 에지와 평행하게 연장되는 상기 다른 배선이 형성되지 않은 구성이다.
이 때문에, 본딩 패드가 외부접속단자와 전기적으로 접속되는 공정에서 응력에 의해 확장되었다고 해도, 확장 영역에서도 절연막에 균열이 생기는 것을 회피할 수 있다는 효과를 나타낸다.
또한, 본 발명의 반도체 장치는, 이상과 같이 상기 확장 영역의, 상기 본딩 패드가 확장되는 방향에서 바라본 길이는 2㎛∼3㎛ 의 범위에 있는 구성이다.
이 때문에 반도체 장치의 실장에 있어서 본딩 패드가 외부접속단자와 전기적으로 접속될 때의 절연막의 균열 회피가, 2㎛∼3㎛ 라는 전형적인 범위의 확장 영역에 대응한 것으로 된다는 효과를 나타낸다.
또한, 본 발명의 반도체 장치는, 이상과 같이 상기 전기적 접속공정에 있어서의 상기 본딩 패드와 상기 외부접속단자와의 전기적 접속은 칩 온 글래스에 의한 구성이다.
이 때문에 칩 온 글래스에 의해 본딩 패드가 외부접속단자와 전기적으로 접속될 때에, 절연막에 균열이 생기는 것을 회피할 수 있다는 효과를 나타낸다.
또한, 본 발명의 반도체 장치는, 이상과 같이 상기 전기적 접속공정에서의 상기 본딩 패드와 상기 외부접속단자와의 전기적 접속은 칩 온 보드에 의한 구성이다.
이 때문에, 칩 온 보드에 의해 본딩 패드가 외부접속단자와 전기적으로 접속될 때에, 절연막에 균열이 생기는 것을 회피할 수 있다는 효과를 나타낸다.
또한, 본 발명의 반도체 장치는, 이상과 같이 상기 다른 배선은, 상기 본딩 패드의 에지 바로 아래를 상기 본딩 패드의 상기 에지와 평행하게 연장되는 일이 없도록 형성되는 구성이다.
이 때문에, 본딩 패드의 에지 바로 아래의 절연막에 균열이 생기는 것을 회 피할 수 있다는 효과를 나타낸다.
또한, 본 발명의 반도체 장치는, 이상과 같이 본딩 패드가, 이너 리드 본딩에 의해 이너 리드와의 전기적 접속을 실행하기 위해 형성되고, 본딩 패드의 바로 아래 영역에 있는 복수의 배선 중의 다른 배선은, 상기 본딩 패드에 있어서의 이너 리드와 전기적으로 접속되는 영역의 에지 바로 아래를 상기 에지와 평행하게 연장되는 일이 없도록 형성되고, 절연막은 무기 절연막만으로 이루어지는 구성이다.
또한, 본 발명의 반도체 장치는, 이상과 같이 상기 다른 배선은, 상기 본딩 패드가 상기 이너 리드 본딩에 있어서 응력에 의해 확장되는 부분의 바로 아래가 되는 확장 영역에는, 상기 확장되는 부분의 확장되는 방향으로 이동하는 에지와 평행하게 연장되는 상기 다른 배선이 형성되지 않은 구성이다.
이 때문에, 본딩 패드가 이너 리드 본딩에서 응력에 의해 확장되었다고 해도, 확장 영역에서의 절연막에 균열이 생기는 것을 회피할 수 있다는 효과를 나타낸다.
또한, 본 발명의 반도체 장치는, 이상과 같이 상기 확장 영역의 상기 본딩 패드가 확장되는 방향에서 바라본 길이는 2㎛∼3㎛ 의 범위에 있는 구성이다.
이 때문에, 반도체 장치의 실장에서 본딩 패드가 이너 리드 본딩에 의해 전기적으로 접속될 때의 균열 회피가, 2㎛∼3㎛ 라는 전형적인 범위의 확장 영역에 대응한 것으로 된다는 효과를 나타낸다.
본 발명의 반도체 장치는, 이상과 같이 다른 배선이, 본딩 패드의 길이방향의 에지 바로 아래로부터, 상기 에지 바로 아래부터 3㎛ 외측까지의 영역을 피하여 형성되고, 절연막이 무기 절연막을 포함하는 구성이다.
또한, 본 발명의 반도체 장치는, 이상과 같이 상기 절연막이 CVD법에 의해 형성된, 산화 규소막 및 질화 규소막으로 이루어지는 구성이다.
또한, 본 발명의 반도체 장치는, 이상과 같이 상기 다른 배선의 적어도 일부는, 상기 본딩 패드의 바로 아래 영역에 있고, 본딩 패드의 바로 아래 영역에 있는 다른 배선은 상기 본딩 패드 표면에 있어서의 이너 리드와 전기적으로 접속되는 영역의 바로 아래 영역에만 형성되는 구성이다.
발명의 상세한 설명의 항에서 이루어진 구체적인 실시태양 또는 실시예는, 어디까지나 본 발명의 기술내용을 명확하게 하는 것으로, 그와 같은 구체예에만 한정하여 협의로 해석되는 것은 아니고, 본 발명의 정신과 다음에 기재하는 특허청구 사항과의 범위내에서 다양하게 변경하여 실시할 수 있는 것이다.
본 발명에 따르면, 본딩 패드와 제 2 배선층 및 절연막의 밀착성이 양호하게 되고, 또한, 본딩 패드에 상방으로부터 스트레스가 가해지더라도 본딩 패드와 제 2 배선층 사이의 절연막에 균열이 생기는 것을 회피할 수 있다.

Claims (13)

  1. 반도체 소자가 형성되는 반도체 기판,
    상기 반도체 기판 상에서, 상기 반도체 소자가 형성된 영역인 동작 영역의 상방에 형성되고, 상기 동작 영역과 전기적으로 접속되는 제 1 배선층,
    상기 반도체 기판 상에서 상기 제 1 배선층의 상방에 형성되는 제 2 배선층, 및
    외부접속단자와의 전기적 접속을 위해, 상기 반도체 기판 상에서 상기 제 2 배선층의 상방에 형성됨과 동시에, 적어도 일부가 상기 동작 영역의 바로 위에 위치하도록 형성되는 본딩 패드를 구비하고,
    상기 제 2 배선층은 상기 본딩 패드의 바로 아래 영역에 복수의 배선을 갖고 상기 복수의 배선 중의 소정 배선이 상기 본딩 패드와 접합되는 한편, 상기 복수의 배선 중의 상기 소정의 배선 이외의 배선인 다른 배선과 상기 본딩 패드 사이에 절연막이 형성되고,
    상기 다른 배선은 상기 본딩 패드의 에지 바로 아래를 상기 에지와 평행하게 연장하지 않도록 형성되고,
    상기 절연막은 무기 절연막만으로 이루어지는 반도체 장치.
  2. 제 1 항에 있어서, 상기 본딩 패드가 상기 외부접속단자와의 전기적 접속공정에 있어서 응력에 의해 확장되는 부분의 바로 아래가 되는 확장 영역에는, 상기 확장되는 부분의 확장되는 방향으로 이동하는 에지와 평행하게 연장되는 상기 다른 배선이 형성되지 않은 반도체 장치.
  3. 제 2 항에 있어서, 상기 확장 영역의 상기 본딩 패드가 확장되는 방향에서 바라본 길이는 2㎛∼3㎛ 의 범위인 반도체 장치.
  4. 제 2 항에 있어서, 상기 전기적 접속 공정에 있어서의 상기 본딩 패드와 상기 외부접속단자의 전기적 접속은 칩 온 글래스에 의한 반도체 장치.
  5. 제 2 항에 있어서, 상기 전기적 접속 공정에 있어서의 상기 본딩 패드와 상기 외부접속단자와의 전기적 접속은 칩 온 보드에 의한 반도체 장치.
  6. 제 1 항에 있어서, 상기 본딩 패드는 이너 리드 본딩에 의해 이너 리드와의 전기적 접속을 행하기 위해 형성되고,
    상기 다른 배선은 상기 본딩 패드 표면에 있어서의 이너 리드와 전기적으로 접속되는 영역의 에지 바로 아래를 상기 에지와 평행하게 연장하지 않도록 형성되는 반도체 장치.
  7. 반도체 소자가 형성된 반도체 기판,
    상기 반도체 기판 상에서, 상기 반도체 소자가 형성된 영역인 동작 영역의 상방에 형성되고, 상기 동작 영역과 전기적으로 접속된 제 1 배선층,
    상기 반도체 기판 상에서 상기 제 1 배선층의 상방에 형성된 제 2 배선층, 및
    이너 리드 본딩에 의해 이너 리드와의 전기적 접속을 행하기 위해, 상기 반도체 기판 상에서 상기 제 2 배선층의 상방에 형성됨과 동시에, 적어도 일부가 상기 동작 영역의 바로 위에 위치하도록 형성된 본딩 패드를 구비하고,
    상기 제 2 배선층은 상기 본딩 패드의 바로 아래 영역에 복수의 배선을 갖고, 상기 복수의 배선 중의 소정의 배선이 상기 본딩 패드와 접합되는 한편, 상기 복수의 배선 중의 상기 소정의 배선 이외의 배선인 다른 배선과 상기 본딩 패드와의 사이에 절연막이 형성되고,
    상기 다른 배선은, 상기 본딩 패드 표면에 있어서의 이너 리드와 전기적으로 접속되는 영역의 에지 바로 아래를 상기 에지와 평행하게 연장하지 않도록 형성되고,
    상기 절연막은 무기 절연막만으로 이루어지는 반도체 장치.
  8. 제 6 항에 있어서, 상기 본딩 패드가 상기 이너 리드 본딩에 있어서 응력에 의해 확장되는 부분의 바로 아래가 되는 확장 영역에는, 상기 확장되는 부분의 확장되는 방향으로 이동하는 에지와 평행하게 연장되는 상기 다른 배선이 형성되지 않은 반도체 장치.
  9. 제 8 항에 있어서, 상기 확장 영역의, 상기 본딩 패드가 확장되는 방향에서 바라본 길이는 2㎛∼3㎛ 의 범위인 반도체 장치.
  10. 제 1 항에 있어서, 상기 절연막이 CVD 법에 의해 형성되는, 산화 규소막 및 질화 규소막으로 이루어지는 반도체 장치.
  11. 반도체 소자가 형성된 반도체 기판,
    상기 반도체 기판 상에서, 상기 반도체 소자가 형성된 영역인 동작 영역의 상방에 형성되고, 상기 동작 영역과 전기적으로 접속된 제 1 배선층,
    상기 반도체 기판 상에서 상기 제 1 배선층의 상방에 형성된 제 2 배선층, 및
    외부접속단자와의 전기적 접속을 위해, 상기 반도체 기판 상에서 상기 제 2 배선층의 상방에 형성됨과 동시에, 적어도 일부가 상기 동작 영역의 바로 위에 위치하도록 형성된 본딩 패드를 구비하고,
    상기 제 2 배선층은 복수의 배선을 갖고, 상기 복수의 배선 중의 소정의 배선이 상기 본딩 패드와 접합되는 한편, 상기 복수의 배선 중의 상기 소정의 배선 이외의 배선인 다른 배선과 상기 본딩 패드와의 사이에 절연막이 형성되고,
    상기 본딩 패드의 길이방향의 에지 바로 아래로부터, 에지 바로 아래부터 3㎛ 외측까지의 영역을 피하여 형성되고,
    상기 절연막은 무기 절연막을 포함하는 반도체 장치.
  12. 제 11 항에 있어서, 상기 절연막은 무기 절연막만으로 이루어지는 반도체 장치.
  13. 제 11 항에 있어서, 상기 다른 배선의 적어도 일부는, 상기 본딩 패드의 바로 아래 영역에 있고, 본딩 패드의 바로 아래 영역에 있는 다른 배선은 상기 본딩 패드 표면에 있어서의 이너 리드와 전기적으로 접속되는 영역의 바로 아래 영역에만 형성되는 반도체 장치.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8274160B2 (en) 2003-08-21 2012-09-25 Intersil Americas Inc. Active area bonding compatible high current structures
US7005369B2 (en) * 2003-08-21 2006-02-28 Intersil American Inc. Active area bonding compatible high current structures
JP2007043071A (ja) * 2005-07-06 2007-02-15 Seiko Epson Corp 半導体装置
JP5234239B2 (ja) * 2005-07-06 2013-07-10 セイコーエプソン株式会社 半導体装置
US7749885B2 (en) * 2006-12-15 2010-07-06 Micron Technology, Inc. Semiconductor processing methods, methods of forming contact pads, and methods of forming electrical connections between metal-containing layers
JP2008155274A (ja) * 2006-12-26 2008-07-10 Disco Abrasive Syst Ltd ウエーハの加工方法
US8030775B2 (en) * 2007-08-27 2011-10-04 Megica Corporation Wirebond over post passivation thick metal
US9224688B2 (en) * 2013-01-04 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Metal routing architecture for integrated circuits

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5262353A (en) * 1992-02-03 1993-11-16 Motorola, Inc. Process for forming a structure which electrically shields conductors
US5723822A (en) * 1995-03-24 1998-03-03 Integrated Device Technology, Inc. Structure for fabricating a bonding pad having improved adhesion to an underlying structure
US5965903A (en) * 1995-10-30 1999-10-12 Lucent Technologies Inc. Device and method of manufacture for an integrated circuit having a BIST circuit and bond pads incorporated therein
US6731007B1 (en) * 1997-08-29 2004-05-04 Hitachi, Ltd. Semiconductor integrated circuit device with vertically stacked conductor interconnections
US6124198A (en) * 1998-04-22 2000-09-26 Cvc, Inc. Ultra high-speed chip interconnect using free-space dielectrics
TW445616B (en) * 1998-12-04 2001-07-11 Koninkl Philips Electronics Nv An integrated circuit device
US6965165B2 (en) * 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
US6110816A (en) * 1999-03-05 2000-08-29 Taiwan Semiconductor Manufacturing Company Method for improving bondability for deep-submicron integrated circuit package
TW430935B (en) * 1999-03-19 2001-04-21 Ind Tech Res Inst Frame type bonding pad structure having a low parasitic capacitance
JP4037561B2 (ja) * 1999-06-28 2008-01-23 株式会社東芝 半導体装置の製造方法
US6291331B1 (en) * 1999-10-04 2001-09-18 Taiwan Semiconductor Manufacturing Company Re-deposition high compressive stress PECVD oxide film after IMD CMP process to solve more than 5 metal stack via process IMD crack issue
US6838769B1 (en) * 1999-12-16 2005-01-04 Agere Systems Inc. Dual damascene bond pad structure for lowering stress and allowing circuitry under pads
US6198170B1 (en) * 1999-12-16 2001-03-06 Conexant Systems, Inc. Bonding pad and support structure and method for their fabrication
JP2002198374A (ja) * 2000-10-16 2002-07-12 Sharp Corp 半導体装置およびその製造方法
JP2003142485A (ja) * 2001-11-01 2003-05-16 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2003209134A (ja) * 2002-01-11 2003-07-25 Hitachi Ltd 半導体装置及びその製造方法
US6614091B1 (en) * 2002-03-13 2003-09-02 Motorola, Inc. Semiconductor device having a wire bond pad and method therefor
US6921979B2 (en) * 2002-03-13 2005-07-26 Freescale Semiconductor, Inc. Semiconductor device having a bond pad and method therefor
JP3967199B2 (ja) * 2002-06-04 2007-08-29 シャープ株式会社 半導体装置及びその製造方法
US6909196B2 (en) * 2002-06-21 2005-06-21 Micron Technology, Inc. Method and structures for reduced parasitic capacitance in integrated circuit metallizations
JP2004214594A (ja) * 2002-11-15 2004-07-29 Sharp Corp 半導体装置およびその製造方法
MY134318A (en) * 2003-04-02 2007-12-31 Freescale Semiconductor Inc Integrated circuit die having a copper contact and method therefor
US6717270B1 (en) * 2003-04-09 2004-04-06 Motorola, Inc. Integrated circuit die I/O cells
US6900541B1 (en) * 2004-02-10 2005-05-31 United Microelectronics Corp. Semiconductor chip capable of implementing wire bonding over active circuits

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