CN219457615U - 半导体封装件 - Google Patents

Abstract

本申请公开了一种半导体封装件，包括：无源元件，包含功能区和连接区；线路层，设置于无源元件上且与无源元件电连接；其中，连接区提供连接至线路层的一导电路径，导电路径不经过功能区。上述技术方案，通过将导电路径功能整合于无源元件的连接区，至少能够减少异质材料导致的CTE不匹配的状况，从而改善翘曲与脱层问题。

Description

半导体封装件

技术领域

本申请涉及半导体技术领域，更具体地，涉及一种半导体封装件。

背景技术

参考图1所示，现行的电力集成(power integration)封装结构，主要是将有源或无源的电子元件10内埋至基板核心(Substrate core)20的空腔内，然后再利用树脂(Resin)24填充电子元件10周围的空腔，并设置穿过基板核心20的PTH(Plating ThroughHole，电镀穿孔)21，以经由PTH 21提供电子元件10上方及下方的电性传导，并在电子元件10上方设置重布线层(RDL，Re-Distribution Layer)30及多个芯片40，以达成垂直传导的短路径并改善电性。

但电子元件10与基板核心20的材料之间存在CTE(coefficient of thermalexpansion，热膨胀系数)差异，基板核心20、电子元件10、树脂24三者之间CTE差异也使等效CTE变化更加复杂，并且CTE为材料本身受热膨胀的先天物理特性，不易借由制程手法降低其带来之影响。CTE差异会造成翘曲问题(例如240μm翘曲)、或是脱层问题。此外，树脂24与电子元件10之间为一异质界面，异质界面的接着能力是造成脱层现象的要因。因此，树脂24在填充过程中，容易因有气泡产生而造成脱层现象，导致后续产品良率低下，成本高昂。

另外，因制程流程，造成电子元件10上方与下方树脂24的厚度不一致，这也会产生翘曲问题。在另一方面，在将电子元件10放置在空腔中时，随着电子元件10来料的基准标记(Fiducial mark)外观形状异常，造成机台无法读取，会有抛料的状况发生，通常至少需额外准备10％的物料以应付抛料问题。在又一方面，需要使用热释放膜(Thermal releasefilm)以支撑和固定电子元件10，避免电子元件10在置件制程中产生位移，并在树脂24填充固化之后移除热释放膜。然而在移除热释放膜解时，有连同电子元件10一同被剥落的风险，以及可能有残胶风险。故需要一种技术或结构可以改善上述问题。

实用新型内容

针对以上问题，本申请提出一种半导体封装件，以至少能够减少异质材料导致的CTE不匹配的状况，从而改善翘曲与脱层问题。

本申请的技术方案是这样实现的：

根据本申请的一个方面，提供了一种半导体封装件，该半导体封装件包括：无源元件，包含功能区和连接区；线路层，设置于无源元件上且与无源元件电连接；其中，连接区提供连接至线路层的一导电路径，导电路径不经过功能区。

在一些实施例中，无源元件包含具有金属氧化物层、金属层和金属氧化物层的堆叠结构。

在一些实施例中，半导体封装件还包括第一导电柱，第一导电柱设置于连接区并用作导电路径，并且第一导电柱接触堆叠结构。

在一些实施例中，第一导电柱贯穿堆叠结构。

在一些实施例中，半导体封装件还包括第二导电柱，第二导电柱设置于功能区，并且接触堆叠结构。

在一些实施例中，第二导电柱接触一复合材料层，复合材料层将第二导电柱与堆叠结构中的金属层隔开。

在一些实施例中，半导体封装件还包括第三导电柱，第三导电柱不接触堆叠结构。

在一些实施例中，连接区连接线路层至无源元件的与线路层相对的另一侧。

在一些实施例中，任意两个功能区之间具有间隙。

在一些实施例中，无源元件还包括通孔，通孔电连接至堆叠结构，其中，通孔与堆叠结构之间设置有聚合物层、碳层和铜层的多层结构。

上述技术方案，通过将导电路径功能整合于无源元件的连接区，可以提供电性传导，增加垂直沟通的能力，还可以降低电容器本身的电阻。还可以减少异质材料间CTE不匹配的状况，改善了翘曲问题和脱层问题。另外，由于不需要将无源元件埋入基板核心中，因此可避免抛料状况的发生，无需额外多准备物料以应付抛料问题；也不需使用热释放膜来支撑与固定无源元件，避免无源元件在置件制程中产生位移，也避免了由于解板导致的无源元件剥落与残胶问题。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是现有的半导体封装件的截面示意图。

图2是根据本申请的一个实施例的半导体封装件的截面示意图。

图3A是根据本申请的另一实施例的半导体封装件的第一导电柱处的截面示意图。

图3B是根据本申请的另一实施例的半导体封装件的第二导电柱处的截面示意图。

图4是根据本申请的另一实施例的半导体封装件的截面示意图。

图5A和图5B是根据本申请的另外两个实施例的半导体封装件利用间隙形成多个堆叠结构的立体示意图。

图6A至图6D是在半导体封装件中利用间隙区隔出不同数量的堆叠结构的俯视示意图。

图7是根据本申请的另一实施例的半导体封装件的截面示意图。

图8A至图8I是形成根据本申请的实施例的半导体封装件的多个阶段处的截面示意图。

图9是根据本申请的另一实施例的半导体封装件的截面示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本申请保护的范围。

下列公开提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面将描述元件和布置的特定实例以简化本实用新型。当然这些仅仅是实例并不旨在限定本实用新型。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括在第一部件和第二部件之间形成额外的部件使得第一部件和第二部件可以不直接接触的实施例。而且，本实用新型在各个实例中可重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。

图2是根据本申请的一个实施例的半导体封装件100的截面示意图。参考图2所示，半导体封装件100包括无源元件110，及设置于无源元件110上且与无源元件110电连接的线路层120。无源元件110可以例如包括电容器或电感器等元件，图2中将无源元件110视为电容器仅用作示例。在以下描述中，以无源元件110为电容器来描述各个实施例，但是本申请并不限于此。在一些实施例中，线路层120可以利用增层(build up)方式直接设置在无源元件110上方。

在图2所示的实施例中，无源元件110包含堆叠结构115，堆叠结构115具有金属氧化物层115a、金属层115b和金属氧化物层115c，使得堆叠结构115构造成一电容器。在一个具体示例中，金属氧化物层115a为Al₂O₃层，金属层115b为Al层，金属氧化物层115c为Al₂O₃层。在其他示例中，也可以采用其他适用的各种材料层来构成堆叠结构115。

堆叠结构115包含连接区112和功能区114。功能区114可以是堆叠结构115的除了连接区112以外的区域，为了图示简洁，未在图2中明显示出功能区114。功能区114可以是起到无源元件110对应功能的区域，在本实施例中，功能区114是起到电容功能的区域，连接区112提供连接至线路层120且不经过功能区114的导电路径。具体的，第一导电柱131设置于连接区112中，并提供连接至线路层120且不经过功能区114的导电路径，第一导电柱131可以接触堆叠结构115。第一导电柱131及相应的导电路径不经过功能区114，并且可以与功能区114横向相邻。在图2所示的实施例中，第一导电柱131以贯穿堆叠结构115的形式与堆叠结构115接触。

在无源元件110的相对的上方和下方，分别设置有表面金属层111a和表面金属层111b。表面金属层111a上方设置有阻焊(solder mask)层121a，表面金属层111b下方设置有阻焊层121b。在无源元件110上方，线路层120包括连接在表面金属层121a上且接触表面金属层121a的通孔123、连接在通孔123上并在阻焊层121a上方横向延伸的导电线路125，以及填充在导电线路125之间的介电层124，介电层124可以例如是ABF层。重布线层122直接设置在导电线路125和介电层124上，重布线层122可以是扇出(fanout)重布线层。线路层120上方还可以设置有电连接线路层120的多个芯片140a、140b、及140c，芯片140a、140b、及140c中的每个可以是HBM(High Bandwidth Memory，高带宽存储器)芯片、ASIC(ApplicationSpecific Integrated Circuit，专用集成电路)芯片、或其他类型芯片中的任意一种。在一个具体示例中，芯片140a及140c是HBM芯片，并且芯片140b是ASIC芯片。

在无源元件110下方，表面金属层111b下面设置有线路层180。线路层180包括接触表面金属层111b的通孔103，连接在通孔103下方并在阻焊层121b下面横向延伸的导电线路105，以及填充在导电线路105之间的介电层104。通过介电层104暴露的导电线路105下方可设置有抗氧化层108，抗氧化层108可以例如是化镀镍金层，抗氧化层108可以用于防止导电线路105被氧化。连接件109(如焊球)连接在抗氧化层108下方。

其中，由于线路层120可以是以增层方式形成在无源元件110上，所以线路层120中的通孔(如通孔123)宽度在远离无源元件110的方向上逐渐增加。

在一些实施例中，连接区112可以将线路层120连接至无源元件110的与线路层120相对的下侧，具体的，连接区112可以将线路层120连接至无源元件110下方的线路层180。在一些实施例中，连接区112可用于传输电力，即，第一导电柱131用于传输电力。在其他实施例中，连接区112也可以用于传输非电力讯号。

半导体封装件100还包括第二导电柱132。第二导电柱132设置于无源元件110的功能区114，并且第二导电柱132接触堆叠结构115。在图2所示的实施例中，第二导电柱132以穿过堆叠结构115的方式接触堆叠结构115。并且，第二导电柱132还接触一复合材料层135，复合材料层135可以将第二导电柱132与堆叠结构115中的金属层115b隔开。第二导电柱132可以与堆叠结构115中的两个金属氧化物层115a、115c接触，第二导电柱132可以电连接至堆叠结构115。在一些实施例中，第二导电柱132可以是堆叠结构115(即电容器)的阳极(Anode)导电柱，即第二导电柱132可以电连接至堆叠结构115的阳极。

无源元件110可以包括至少两个堆叠结构115，并且相应地包括至少两个功能区114，并且任意两个堆叠结构115和两个功能区114之间可以通过间隙160间隔开，间隙160可作为上述连接区112。半导体封装件100还包括位于间隙160内的第三导电柱133，第三导电柱133不接触堆叠结构115，第三导电柱133也可以电连接至堆叠结构115。在一些实施例中，第三导电柱133可以作为堆叠结构115(即电容器)的阴极(Cathode)导电柱，即第三导电柱133电连接至堆叠结构115的阴极。在一些实施例中，第三导电柱133可以用于将无源元件110上方的线路层120电连接至无源元件110下方的线路层180。

具体的，无源元件110还可以包括电连接至堆叠结构115的至少一个通孔162。在图2所示的实施例中，堆叠结构115的上方和下方均设置有通孔162。第二导电柱132和/或第三导电柱133可以通过对应的通孔162电连接至堆叠结构115。通孔162的材料可以例如是铜。通孔162与堆叠结构115之间可以设置有多层结构165。多层结构165包接触堆叠结构115的金属氧化物层115a或115c的导电聚合物层165a、接触导电聚合物层165a的碳层165b、及接触碳层165b的铜膏(Cu Paste)层165c。在一些实施例中，导电聚合物层165a的材料可以是PEDOT、PPy等导电高分子，或TCNQ等导电盐类，或其他适用类型的导电聚合物。如果通孔162(如铜)与堆叠结构115中的金属氧化物层115a或115c(如Al₂O₃)直接接合，接合力可能较差。通过在通孔162与堆叠结构115之间设置多层结构165，可以提升通孔162与对应金属氧化物层115a或115c之间的接合力。

另外，堆叠结构115的上表面和下表面可以由介电层166覆盖。介电层166的材料可以是聚合物，介电层166可以与多层结构165中的导电聚合物层165a相接并且齐平。在一些实施例中，无源元件110的堆叠结构115和介电层166由包封材料168包覆，包封材料168填充在间隙160中并隔离第三导电柱133与堆叠结构115。

本申请提供的上述半导体封装件100，提出直接在无源元件110上增层设置线路层120的概念，省略了传统的带空腔基板、不需使用树脂来支撑、固定无源元件110并填充空腔，可以减少异质材料间CTE不匹配的状况，如基板核心20、电子元件10、树脂24(见图1)三种材料之间CTE不匹配，改善了翘曲问题和脱层问题。也不会存在电子元件10上下方树脂24(见图1)的厚度差异、及由此产生的结构不对称，因此可改善翘曲问题。另外，由于不需要将电子元件10埋入基板核心20(见图1)中，因此可避免抛料状况的发生，无需额外多准备约10％物料以应付抛料问题；也不需使用热释放膜来支撑与固定无源元件110，避免无源元件110在置件制程中产生位移，也避免了由于解板导致的无源元件110剥落与残胶问题。需要说明的是，传统的带空腔基板主要功能除了支撑之外，另一作用是提供可上下电性传导的PTH。本申请的上述半导体封装件100，取代传统穿过基板核心20的PTH 21(见图1)，将导电路径功能整合于无源元件110的连接区112，可以提供电性传导，增加垂直沟通的能力，还可以降低电容器本身的电阻。

图3A是根据本申请的另一实施例的半导体封装件的第一导电柱131处的截面示意图。参考图3A，与图2所示的实施例相比，第一导电柱131未穿过堆叠结构115。堆叠结构115上方的第一导电柱131的下端连接至堆叠结构115的金属氧化物层115a。堆叠结构115下方的第一导电柱131的上端连接至堆叠结构115的金属氧化物层115c。在本实施例中，堆叠结构115上方的第一导电柱131可以连接至线路层120(参见图2)。例如，第一导电柱131可以经由线路层120、再经由间隙160(参见图2)中的第三导电柱133(参见图2)电连接至堆叠结构115的下侧。类似地，堆叠结构115下方的第一导电柱131可以经由堆叠结构115下方的线路层180(参见图2)、再经由间隙160中的第三导电柱133(参见图2)电连接至堆叠结构115的上侧。

图3B是根据本申请的另一实施例的半导体封装件的第二导电柱132处的截面示意图。参考图3B，与图2所示的实施例相比，第二导电柱132未穿过堆叠结构115，堆叠结构115上方的第二导电柱132的下端连接至堆叠结构115的金属氧化物层115a，堆叠结构115下方的第二导电柱132的上端连接至堆叠结构115的金属氧化物层115c，每个第二导电柱132可分别电连接于堆叠结构115。

图4是根据本申请的另一实施例的半导体封装件200的截面示意图。参考图4所示，与图2所示的实施例相比，同一多层结构165可以与多个通孔162连接。这样，多个通孔162可通过同一多层结构165电连接至堆叠结构115。另外，间隙160将相邻的两个堆叠结构115间隔开。一个堆叠结构115可以包括至少两个连接区112，并且相应地包括用于提供导电路径的至少两个第一导电柱131。由于堆叠结构115内部的第一导电柱131变多，取代原先基板核心内的PTH，增加了垂直沟通的能力，亦可降低电容本身的电阻。

图4所示的半导体封装件200的其他方面可以与图2所示的半导体封装件100类似，此处不再重复描述。

图5A和图5B是根据本申请的另外两个实施例的半导体封装件300a、300b利用间隙160形成多个堆叠结构115的立体示意图。参考图5A和图5B所示，半导体封装件300a、300b包括通过间隙160间隔开的多个堆叠结构115。在图5A中示出了四个堆叠结构115，图5B中示出了八个堆叠结构115，间隙160为不形成堆叠结构115的区域。根据实际应用需求，可以在半导体封装件中利用间隙160配置任意数量的堆叠结构115。

图6A至图6D是在半导体封装件中利用间隙160区隔出不同数量的堆叠结构115的俯视示意图。在图6A至图6D的俯视示意图中，通过形成至少一个间隙160，来区隔所需数量的堆叠结构115。具体的，图6A示出了未设置间隙的情形。图6B示出了通过在横向方向上延伸的一个间隙160和在竖向方向上延伸的一个间隙160，区隔出4个堆叠结构115的情形。图6C示出了通过在横向方向上延伸的一个间隙160和在竖向方向上延伸的两个间隙160，区隔出6个堆叠结构115的情形。图6D示出了通过在横向方向上延伸的三个间隙160和在竖向方向上延伸的一个间隙160区隔出8个堆叠结构115的情形。并且，可以借由金属层图案设计使得线路层120中的导电线路集中形成在对应的堆叠结构115上方和下方。

图7是根据本申请的另一实施例的半导体封装件400的截面示意图。参考图7的截面图所示，无源元件110可以包括多个堆叠结构115，任意两个堆叠结构115之间可以通过间隙160间隔开，因此与多个堆叠结构115对应的多个功能区114也由间隙160间隔开。第三导电柱133可以位于每个间隙160内。在一些实施例中，第三导电柱133可以电连接至堆叠结构115。图7所示的半导体封装件400的其他方面可以与图2所示的半导体封装件100类似，此处不再重复描述。

结合图5A至图7所示，由于各个堆叠结构115具有功能区114，这样无源元件110可具有间隔开的多个功能区114。由于功能区114中的堆叠结构115起到电容功能，因此利用间隙160来区隔多个堆叠结构115，可以在一个半导体封装件中形成多个电容器。

在一些实施例中，间隔开的多个堆叠结构115的面积可以相同。相同面积的堆叠结构115可以具有相同面积的功能区114。在一些实施例中，多个堆叠结构115也可以具有不同的面积。不同面积的堆叠结构115可以具有不同面积的功能区114，这样无源元件110可具有间隔开的、具有不同面积的多个功能区114。由于功能区114起到电容功能，因此利用间隙160来区隔不同面积的多个功能区114，可以区隔出不同容值的电容器。可以在一个半导体封装件中形成具有不同容值的多个电容器。也可以将间隔开的功能区114彼此并联连接，以进一步产生不同的容值，从而或适用于不同应用需求。

图8A至图8I是形成根据本申请的实施例的半导体封装件的多个阶段处的截面示意图。首先参考图8A所示，提供初始无源元件110。初始无源元件110可以包括通过间隙160区隔开的多个堆叠结构115。其中，第二导电柱132穿过堆叠结构115，第三导电柱133设置在间隙160中，通孔162通过对应的多层结构165电连接至堆叠结构115。第二导电柱132可以通过复合材料层135与堆叠结构115部分地间隔开。第二导电柱132和第三导电柱133可以连接无源元件110的相对侧的表面金属层111a、111b。在一些实施例中，第二导电柱132和第三导电柱133可以分别经由对应的表面金属层111a、111b和通孔162电连接至堆叠结构115。

参考图8B，形成第一导电柱131。第一导电柱131可以穿过堆叠结构115并电连接相对侧的表面金属层111a、111b。

参考图8C，进行增层制程，以分别直接于相对侧的表面金属层111a、111b处形成：阻焊层121a和阻焊层121b、穿过阻焊层121a和121b连接至表面金属层111a和表面金属层111b的通孔123和通孔103，及分别连接于通孔123和通孔103的导电线路125和导电线路105。在一些实施例中，可以通过压合制程形成阻焊层121a和阻焊层121b。可以通过激光钻孔和黄光微影制程形成通孔123和通孔103，及导电线路125和导电线路105。

参考图8D，在无源元件110上方形成介电层124，介电层124填充在导电线路125之间，并且介电层124的表面可以与导电线路125齐平。

参考图8E，在无源元件110下方形成介电层104，介电层104可以暴露部分的导电线路105。

参考图8F，穿过介电层104，在暴露的导电线路105上形成抗氧化层108。抗氧化层108可以是化镀镍金层，以保护暴露的导电线路105，避免氧化。

参考图8G，在无源元件110上方形成重布线层122，如扇出(fanout)重布线层。

参考图8H，在重布线层122上方接合芯片140a、140b、140c。

参考图8I，例如通过植球制程在无源元件110下方的抗氧化层108下面形成连接件109，从而得到半导体封装件100。

图9是根据本申请的另一实施例的半导体封装件100’的截面示意图。参考图9，与上述半导体封装件100相比，重布线层122通过连接件129电连接至导电线路125。图9所示的半导体封装件100’的其他方面可以与上述半导体封装件100类似，此处不再重复描述。

以上所述仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种半导体封装件，其特征在于，包括：

无源元件，包含功能区和连接区；

线路层，设置于所述无源元件上且与所述无源元件电连接；

其中，所述连接区提供连接至所述线路层的一导电路径，所述导电路径不经过所述功能区。

2.根据权利要求1所述的半导体封装件，其特征在于，所述无源元件包含具有金属氧化物层、金属层和金属氧化物层的堆叠结构。

3.根据权利要求2所述的半导体封装件，其特征在于，还包括第一导电柱，所述第一导电柱设置于所述连接区并用作所述导电路径，并且所述第一导电柱接触所述堆叠结构。

4.根据权利要求3所述的半导体封装件，其特征在于，所述第一导电柱贯穿所述堆叠结构。

5.根据权利要求2所述的半导体封装件，其特征在于，还包括第二导电柱，所述第二导电柱设置于所述功能区，并且接触所述堆叠结构。

6.根据权利要求5所述的半导体封装件，其特征在于，所述第二导电柱接触一复合材料层，所述复合材料层将所述第二导电柱与所述堆叠结构中的所述金属层隔开。

7.根据权利要求5所述的半导体封装件，其特征在于，还包括第三导电柱，所述第三导电柱不接触所述堆叠结构。

8.根据权利要求1所述的半导体封装件，其特征在于，所述连接区连接所述线路层至所述无源元件的与所述线路层相对的另一侧。

9.根据权利要求1所述的半导体封装件，其特征在于，任意两个所述功能区之间具有间隙。

10.根据权利要求2所述的半导体封装件，其特征在于，所述无源元件还包括通孔，所述通孔电连接至所述堆叠结构，其中，所述通孔与所述堆叠结构之间设置有聚合物层、碳层和铜层的多层结构。