CN108074907B - 包含嵌入式组件的半导体衬底和制造所述半导体衬底的方法 - Google Patents

包含嵌入式组件的半导体衬底和制造所述半导体衬底的方法 Download PDF

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Abstract

一种半导体衬底包含多层结构、组件和第一导电通孔。所述多层结构包含多个介电层和多个图案化导电层。所述图案化导电层中的最顶端图案化导电层嵌入于所述介电层中的最顶端介电层中。所述组件嵌入于所述多层结构中。所述第一导电通孔电连接到所述组件和所述图案化导电层中的一者。所述图案化导电层中的至少一者定位于在所述组件的顶部表面与所述组件的底部表面之间跨越的深度处。

Description

包含嵌入式组件的半导体衬底和制造所述半导体衬底的方法
技术领域
本发明涉及一种半导体衬底和一种制造所述半导体衬底的方法，且更确切地说，涉及一种包含嵌入式组件的半导体衬底和制造所述半导体衬底的方法。
背景技术
在至少部分地由对于较小大小和更佳处理速度的需求的驱动下，半导体装置已变得越来越复杂。同时，存在使含有这些半导体装置的许多电子产品的大小进一步小型化的需求。半导体装置通常被封装，并且接着可安装在包含电路的衬底(例如电路板)上。这使得空间被半导体装置封装和衬底两者占据，且衬底上的表面面积被半导体装置封装占据。另外，独立执行封装、板制造和装配工艺可能导致费用发生。需要减小由衬底上的半导体装置占据的空间，以简化并组合封装、板制造、和如应用到半导体装置和衬底的装配工艺，以及在相同衬底中包含更多电路层。
发明内容
在一些实施例中，一种半导体衬底包含多层结构、组件和第一导电通孔。所述多层结构包含多个介电层和多个图案化导电层。所述图案化导电层中的最顶端图案化导电层嵌入于所述介电层中的最顶端介电层中。所述组件嵌入于所述多层结构中。所述第一导电通孔电连接到所述组件和所述图案化导电层中的一者。所述图案化导电层中的至少一者定位于在所述组件的顶部表面与底部表面之间跨越的深度处。
在一些实施例中，一种半导体衬底包含第一介电结构、组件、第二介电结构和导电通孔。所述第一介电结构包含第一表面和第二表面和多个图案化导电层。所述图案化导电层中的最顶端图案化导电层嵌入于所述第一介电结构的所述第一表面中。所述组件嵌入于所述第一介电结构中且从所述第一介电结构的所述第二表面暴露。所述组件具有大于所述第一介电结构的所述第二表面与所述第一介电结构的所述图案化导电层中的一者之间的距离的厚度。所述第二介电结构附接到所述第一介电结构的所述第二表面且覆盖所述组件。所述导电通孔电连接到所述组件和电连接到所述图案化导电层中的一者。
在一些实施例中，一种制造半导体衬底的方法包含：提供包含多个图案化导电层和空腔的多层结构；提供第一介电结构，所述第一介电结构包含安置于所述第一介电结构的第一表面上的组件；使所述组件与所述多层结构的所述空腔对准；层压所述多层结构与所述第一介电结构以囊封所述组件；以及将所述组件电连接到所述图案化导电层中的一者。
附图说明
图1说明根据本发明的一些实施例的半导体衬底的横截面图。
图2说明根据本发明的一些实施例的半导体衬底的横截面图。
图3说明根据本发明的一些实施例的半导体衬底的横截面图。
图4说明根据本发明的一些实施例的半导体衬底的横截面图。
图5说明根据本发明的一些实施例的半导体衬底的横截面图。
图6说明根据本发明的一些实施例的半导体衬底的横截面图。
图7说明根据本发明的一些实施例的半导体衬底的横截面图。
图8(a)、图8(b)、图8(c)、图8(d)、图8(e)、图8(f)、图8(g)、图8(h)、图8(i)和图8(j)说明根据本发明的一些实施例的用于制造半导体衬底的方法。
图8(k)和图8(l)说明根据本发明的一些实施例的形成多层结构中的空腔的方法。
图9说明根据本发明的一些实施例的半导体装置封装的横截面图。
图10(a)、图10(b)、图10(c)、图10(d)、图10(e)和图10(f)说明根据本发明的一些实施例的用于制造半导体衬底的方法。
图式和以下说明使用共同的符号以表示相同或类似组件。从以下结合附图作出的详细描述，本发明将会更显而易见。
具体实施方式
已提议包含嵌入式半导体装置的多种衬底(例如，芯片嵌入式衬底)，其中半导体装置首先嵌入或安置于衬底中，且接着在后续工艺中制造再选路(rerouting)结构。再选路结构可包含再分布层(RDL)和从RDL延伸并在厚支撑层表面处的触点结构终止互连件(例如导电柱)，以容纳下一阶的封装结构。RDL可由形成于嵌入式半导体装置上方的钝化层支撑。聚合物层可沉积在RDL上方，且经蚀刻或钻孔以提供通孔，以用于使用金属包覆填充从而形成在所述通孔的开口上方延伸且超出所述开口的互连件(例如，导电柱)。期望能在具有相同大小的衬底中包含更多RDL。
在本文中描述一种半导体衬底和制造所述半导体衬底的方法，其中高分辨率技术可用以实现上述目的。本发明描述合适于制造更小半导体装置封装的技术，其允许对于图案设计的更多灵活性、低翘曲和低盲孔高宽比。
如本文中所用，术语“上部”、“下部”、“顶部”、“底部”、“侧”和“侧向”中的每一者指与使用所述术语的描述相关联的对应图中的所说明情形。举例来说，“顶部表面”指示相应组件在对应图中所说明的定向上的顶部。
虽然将在下文参考在图式中所说明的包含四个图案化导电层的半导体衬底描述本发明，但是应注意，根据本发明的半导体衬底的一些实施例可用以增加更多图案化导电层或可通过在多层结构中包含更多图案化导电层来获得这种衬底。
图1说明根据本发明的一些实施例的半导体衬底1的横截面图。半导体衬底1包含多层结构11、组件12和第一导电通孔13。
多层结构11包含多个介电层和多个图案化导电层。在一些实施例中，多层结构11包含三个介电层(例如，介电层112、114、116)和三个图案化导电层(例如，导电层111、113、115)。在一些实施例中，多层结构11可包含大于三个介电层(例如，四个、五个或六个介电层)和大于三个图案化导电层(例如，四个、五个或六个导电层)。
在一些实施例中，举例来说，如图1中所展示，衬底1包含三个介电层和三个图案化导电层。在一些实施例中，多层结构11包含第一介电层112、第一图案化导电层111、第二介电层114、第二图案化导电层113、第三介电层116和第三图案化导电层115。第一介电层112包含第一表面112a和相对的第二表面112b。第一图案化导电层111嵌入于第一介电层112的第一表面112a处。举例来说，第一图案化导电层111不从第一介电层112的第一表面112a突起。第二介电层114包含第一表面114a和相对的第二表面114b，且第二介电层114的第一表面114a耦合(例如，附接)到第一介电层112的第二表面112b。第二图案化导电层113形成于第一介电层112的第二表面112b处。第三介电层116包含第一表面116a和相对的第二表面116b，且第三介电层116的第一表面116a耦合(例如，附接)到第二介电层114的第二表面114b。第三图案化导电层115形成于第二介电层114的第二表面114b处。
图案化导电层111、113、115中的最外部或最顶端图案化导电层(例如，第一图案化导电层111)嵌入于介电层112、114、116中的最外部或最顶端介电层(例如，第一介电层112)中。第一图案化导电层111可为但不限于包含迹线21和接触垫的RDL。因为第一图案化导电层111嵌入于第一介电层112中，所以可达成约20微米(μm)或更小的最小线宽和约20μm或更小的最小线间空间(例如，间距)。
组件12嵌入于多层结构11中。组件12为电子组件，所述电子组件可为(例如)无源组件(例如，电容器、电阻器或电感器)、有源组件或小型封装。组件12包含两个电触点121和122。在一些实施例中，电触点121和122中的每一者沿着组件12的侧表面安置，且具有大体上等同于组件12的侧表面的长度的长度。在一些实施例中(例如，如图1中所展示)，电触点121和122中的每一者沿着组件12的侧表面安置且延伸并覆盖组件12的顶部表面12a的一部分和组件12的底部表面12b的一部分。组件12的底部表面12b(或在一些实施例中，电触点121和122中的每一者的下部表面，例如，电触点121和122延伸并覆盖组件12的底部表面12b的一部分时)从多层结构11的第三介电层116的第二表面116b暴露。
在本发明的一些实施例中，图案化导电层中的至少一者定位(或对准或对应)于在组件12的顶部表面12a与底部表面12b之间跨越的深度或长度处。举例来说，第三图案化导电层115在组件12的顶部表面12a与底部表面12b之间跨越的深度或长度内对准，使得衬底1的厚度可减小。
第一导电通孔13电连接到组件12和电连接图案化导电层中的一者。可(例如)通过将第一导电通孔13与组件12的电触点121或122的上部表面接触来实施第一导电通孔13与组件12之间的电连接。在一些实施例中，第一导电通孔13电连接到最外部图案化导电层(例如，第一图案化导电层111)且穿过多层结构11的介电层中的至少两者(例如，第一介电层112和第二介电层114)。
定位于组件12上方的图案化导电层可包含经过组件的顶部表面的一部分。举例来说，如图1中所展示，最外部图案化导电层111的一部分(例如，迹线21)经过组件12的顶部表面或在其上方延伸且与组件电隔离。在本发明的一些实施例中，因为图案化导电层的一部分经过组件的顶部表面，所以提供更多用于选路的表面面积且因此增加电路设计的灵活性。
根据本发明的一些实施例，因为组件可嵌入在多于一个的介电层中或由多于一个的介电层囊封，所以相比于可比半导体衬底，本发明半导体衬底的大小可减小，因此在具有相对小大小的半导体衬底中，可有利的包含更多的RDL层。
在一些实施例中，第一介电层112的第二表面112b可包含凹槽112b'且组件12可安置于凹槽之下。由凹槽112b'界定的空间可填充有第二介电层114的突起部，且凹槽112b'下的组件12可穿过第二介电层114和第三介电层116。在一些实施例中，凹槽112b'接触(例如，直接接触)组件12。举例来说，组件12穿过第二介电层114和第三介电层116和穿过第一介电层112的一部分。由于凹槽112b'的实施，所以可进一步减小半导体衬底1的大小。
半导体衬底1可进一步包含第四介电层118和第四图案化导电层117。第四介电层118包含第一表面118a和相对的第二表面118b。第四介电层118的第一表面118a附接或耦合到多层结构11的第三介电层116的第二表面116b，且可接触(例如，直接接触)组件12的底部表面12b(或电触点121和122的下部表面)。第四图案化导电层117安置于第四介电层118的第二表面118b上。
半导体衬底1可进一步包含电连接到第四图案化导电层117和电连接到多层结构11的第一图案化导电层111、第二图案化导电层113和第三图案化导电层115中的一者的第二导电通孔14。第二导电通孔14穿过介电层中的至少两者(例如，第三介电层116和第四介电层118)。在一些实施例中，第二导电通孔14电连接到第四图案化导电层117和第三图案化导电层115，且穿过第三介电层116和第四介电层118。
半导体衬底1可进一步包含安置于第一介电层112的第一表面112a上的第一阻焊层18和安置于第四介电层118的第二表面118b上的第二阻焊层19。第一阻焊层18包含多个开口18O以暴露第一图案化导电层111的部分以接触另一装置，例如安装倒装芯片的半导体裸片。半导体衬底1的顶部可因此被称作「芯片侧」。第二阻焊层19包含多个开口19O以暴露第四图案化导电层117的部分和第二导电通孔14使得半导体衬底1可接触另一装置，例如印刷电路板。半导体衬底1的底部可因此被称作「球侧」。
半导体衬底1可进一步包含电连接到组件12且从第二阻焊层19的开口19O暴露的第三导电通孔15。因此，可形成双侧互连件使得组件12可在芯片侧上电连接到外部装置且在球侧上电连接到另一外部装置。
多层结构11的第一介电层112、第二介电层114与第三介电层116可由相同材料制成。在其它实施例中，第一介电层112、第二介电层114和第三介电层116中的两者或更多者可由不同材料制成。在一些实施例中，多层结构11的第一介电层112、第二介电层114和第三介电层116为由预浸复合材料(例如，预浸体(pre-preg))层制成，所述复合材料为(例如)在其中包含玻璃纤维的介电树脂材料。预浸体(PP)层的实例可包含(但不限于)预浸材料及/或片的单层结构与通过堆叠或层压数个预浸材料及/或片所形成的多层结构。
第一图案化导电层111、第二图案化导电层113、第三图案化导电层115与第四图案化导电层117可由相同材料制成，或第一图案化导电层111、第二图案化导电层113、第三图案化导电层115和第四图案化导电层117中的两者或更多者可由不同材料制成。第一图案化导电层111、第二图案化导电层113、第三图案化导电层115和第四图案化导电层117的材料可包含铜(Cu)或另一金属或合金。
在一些实施例中，第四介电层118与第三介电层116由不同材料制成。第四介电层118可由不包含玻璃纤维的介电材料(例如，不包含玻璃纤维的粘着性树脂)制成。在一些实施例中，第三介电层116由包含玻璃纤维的介电材料制成且第四介电层118由不包含玻璃纤维的介电材料制成。
在一些实施例中，第四介电层118由粘着性树脂(例如，不包含玻璃纤维的粘着性树脂)制成。
在本发明的一些实施例中，因为可在组件12的两侧上建构电路结构，所以可减小翘曲。
图2说明根据本发明的一些实施例的半导体衬底2的横截面图。半导体衬底2可类似于如参考图1描述且说明的半导体衬底1，除了第四介电层118包含朝向组件12的侧表面延伸的部分118'之外。
图3说明根据本发明的一些实施例的半导体衬底3的横截面图。半导体衬底3可类似于如参考图1描述且说明的半导体衬底1。在一些实施例中(例如，如图1中所展示)，第一图案化导电层111的迹线21嵌入于第一介电层112中，但第一导电通孔13的接触垫20从第一介电层112的第一表面112a突起。然而，在其它实施例中(例如，如图3中所展示)，第一导电通孔13的迹线21和接触垫20嵌入于第一介电层112中。可应用蚀刻工艺以平化突起的接触垫20(例如，如图1中所展示)且形成半导体衬底3(例如，如图3中所展示)。
图4说明根据本发明的一些实施例的半导体衬底4的横截面图。半导体衬底4可类似于如参考图1描述且说明的半导体衬底1，除了半导体衬底4不包含第三导电通孔15(例如，半导体衬底4在芯片侧处而不是在球侧处提供单侧互连件)之外。
图5说明根据本发明的一些实施例的半导体衬底5的横截面图。半导体衬底5可类似于如参考图1描述且说明的半导体衬底1，除了半导体衬底5不包含第二导电通孔13(例如，半导体衬底5在球侧处而不是在芯片侧处提供单侧互连件)之外。
图6说明根据本发明的一些实施例的半导体衬底6的横截面图。半导体衬底6包含第一介电结构108、组件12、第二介电结构16和导电通孔13。第一介电结构108包含第一表面108a和相对的第二表面108b和多个图案化导电层111、113和115。图案化导电层111、113、115中的最外部或最顶端图案化导电层111嵌入于第一介电结构108的第一表面108a中。组件12嵌入于第一介电结构108中且从第一介电结构108的第二表面108b暴露。第二介电结构16附接或耦合到第一介电结构108的第二表面108b且覆盖组件12。导电通孔13电连接到组件12和电连接到图案化导电层中的一者(例如，导电层111)。组件12具有大于第一介电结构108的第二表面108b与第一介电结构108的图案化导电层111、113、115中的一者之间的距离D的厚度H。组件12的实施例如上文所揭示。
在一些实施例中，第一介电结构108与第二介电结构16由不同材料制成。第一介电结构108由预浸复合材料(例如，PP)层制成，所述复合材料为(例如)在其中包含玻璃纤维的介电树脂材料。第二介电结构16可由不包含玻璃纤维的介电材料(例如，不包含玻璃纤维的粘着性树脂)制成。
如上文所描述，图案化导电层111、113与115可由相同材料制成，或图案化导电层111、113和115中的两者或更多者可由不同材料制成。图案化导电层111、113和115中的一或多者的材料可包含Cu或另一金属或合金。
在一些实施例中，第二介电结构16由粘着性树脂制成且包含朝向组件12的侧表面延伸的一部分。
图7说明根据本发明的一些实施例的半导体衬底7的横截面图。
半导体衬底7包含多层结构，所述多层结构包含第一介电层112、第一图案化导电层111、第二介电层114、第二图案化导电层113、第三介电层116和第三图案化导电层115。第一介电层112包含第一表面112a和相对的第二表面112b。第一图案化导电层111嵌入于第一介电层112的第一表面112a处。第二介电层114包含第一表面114a和相对的第二表面114b，且第二介电层114的第一表面114a附接或耦合到第一介电层112的第二表面112b。第二图案化导电层113形成于第一介电层112的第二表面112b处。第三介电层116包含第一表面116a和相对的第二表面116b，且第三介电层116的第一表面116a附接或耦合到第二介电层114的第二表面114b。第三图案化导电层115安置于第三介电层116的第二表面116b处。
图案化导电层111、113和115中的最外部或最顶端图案化导电层(例如，第一图案化导电层111)嵌入于介电层112、114、116中的最外部或最顶端图案化介电层(例如，第一介电层112)中。第一图案化导电层111可为但不限于包含迹线21和接触垫的RDL。因为第一图案化导电层111嵌入于第一介电层112中，所以可达成约20μm或更小的最小线宽和约20μm或更小的最小线到线空间(例如，间距)。
组件12嵌入于多层结构中。组件12为电子组件，可为(例如)无源组件(例如，电容器、电阻器或电感器)、有源组件或小型封装。组件12包含两个电触点121和122。在一些实施例中，电触点121和122中的每一者沿着组件12的侧表面安置，且具有大体上等同于组件12的侧表面的长度的长度。在一些实施例中(例如，如图7中所展示)，电触点121和122中的每一者沿着组件12的侧表面安置且延伸并覆盖组件12的顶部表面12a的一部分和组件12的底部表面12b的部分。组件12的顶部表面12a(或电触点121和122的上部表面)从多层结构的第三介电层116的第一表面116a暴露。
第一导电通孔13电连接到组件12和电连接到图案化导电层111、113、115中的一者。可(例如)通过将第一导电通孔13与组件12的电触点121或122的上部表面接触来实施第一导电通孔13与组件12之间的电连接。在一些实施例中，第一导电通孔13电连接到最外部或最顶端图案化导电层(例如，第一图案化导电层111)且穿过多层结构的介电层中的至少两者(例如，第一介电层112和第二介电层114)。
定位于组件12上方的图案化导电层可包含经过组件12的顶部表面12a的部分。举例来说(例如，如图7中所展示)，最外部或最顶端图案化导电层111的一部分(例如，迹线21)经过组件12的顶部表面12a且与组件12电隔离。在本发明的一些实施例中，因为图案化导电层的一部分经过组件的顶部表面，所以提供更多用于选路的表面面积且因此增大电路设计的灵活性。
半导体衬底7可进一步包含第四介电层118和第四图案化导电层117。第四介电层118包含第一表面118a和相对的第二表面118b。第四介电层118的第一表面118a附接或耦合到多层结构的第三介电层116的第二表面116b。第四图案化导电层117安置于第四介电层118的第二表面118b上。
半导体衬底7可进一步包含电连接到多层结构的第三图案化导电层115和第二图案化导电层113的第二导电通孔14。第二导电通孔14穿过介电层中的至少两者(例如，第二介电层114和第三介电层116)。在一些实施例中(例如，如图7中所展示)，第二导电通孔14电连接到第三图案化导电层115和第二图案化导电层113且穿过第二介电层114和第三介电层116。
半导体衬底7可进一步包含第三导电通孔15，第三导电通孔15电连接到在组件12的对应于第一导电通孔13的相对侧处。因此，可形成双侧互连件使得组件12可在芯片侧上电连接到外部装置且在球侧上电连接到另一外部装置。
半导体衬底7可进一步包含导电通孔133、134和135。导电通孔133电连接到第一图案化导电层111和第二图案化导电层113。导电通孔134电连接到第三图案化导电层115和第四图案化导电层117。导电通孔135电连接到第三导电通孔15且从第四介电层118的第二表面118b暴露。
半导体衬底7可进一步包含安置于第一介电层112的第一表面112a上的第一阻焊层18和安置于第四介电层118的第二表面118b上的第二阻焊层19。第一阻焊层18包含多个开口18O以暴露第一图案化导电层111的部分以接触另一装置，例如安装倒装芯片的半导体裸片。第二阻焊层19包含多个开口19O以暴露第四图案化导电层117的部分或导电通孔134或135，使得半导体衬底7可接触另一装置，例如印刷电路板。
第一介电层112、第三介电层116与第四介电层118可由相同材料制成，或两者或更多者可由不同材料制成。在一些实施例中，第一介电层112、第三介电层116和第四介电层118由模制化合物或预浸复合材料(例如，PP)层制成，所述复合材料为(例如)在其中包含玻璃纤维的介电树脂材料。PP层的实例可包含(但不限于)预浸材料及/或片的单层结构与通过堆叠或层压数个预浸材料及/或片所形成的多层结构。
第一图案化导电层111、第二图案化导电层113、第三图案化导电层115与第四图案化导电层117可由相同材料制成，或两者或更多者可由不同材料制成，且材料可包含Cu或另一金属或合金。
在一些实施例中，第二介电层114由不同于第一介电层112、第三介电层116和第四介电层118的彼等的材料制成。第四介电层114可由不包含玻璃纤维的介电材料(例如，不包含玻璃纤维的粘着性树脂)制成。
图8(a)、图8(b)、图8(c)、图8(d)、图8(e)、图8(f)、图8(g)、图8(h)、图8(i)和图8(j)说明根据本发明的一些实施例的用于制造半导体衬底1的方法。
图8(a)、图8(b)、图8(c)和8(d)说明根据本发明的一些实施例的用于提供包含多个图案化导电层和空腔10的多层结构81的工艺。
参考图8(a)，提供第一载体8。第一载体8的两个相对表面中的每一者上包含金属层9。第一载体8可为(例如)硅衬底、塑料衬底或金属板。第一载体8可有助于其上的后续工艺。金属层9可包含薄片。金属层9可包含(例如)铜片或铜箔或其它导电材料。
虽然在以下图式中说明单侧制造方法，但是应注意，根据本发明的一些实施例，可以类似方式执行双侧制造方法
参考图8(b)，(例如)使用光刻和镀敷技术来在金属层9上形成第一图案化导电层1110。在第一图案化导电层1110上形成第一介电层112以嵌入或覆盖第一图案化导电层1110。导电通孔133形成于第一图案化导电层1110上且穿过第一介电层112。第二图案化导电层113形成于第一介电层112上且电连接到导电通孔133。
参考图8(c)，在第二图案化导电层113上形成第二介电层114以嵌入或覆盖第二图案化导电层113。导电通孔134形成于第二图案化导电层113上且穿过第二介电层114。第三图案化导电层115形成于第二介电层114上且电连接到导电通孔134。
可通过任何合适的技术形成(例如，图8(b)和8(c)中所说明的)导电通孔133和134、第二图案化导电层113和第三图案化导电层115。举例来说，可通过使用蚀刻、激光钻孔或其它合适的技术形成通孔，并接着使用光刻和镀敷技术形成导电通孔133和第二图案化导电层113，来产生导电通孔133和第二图案化导电层113。可以类似方式产生导电通孔134和第三图案化导电层115。可分别通过将PP层层压到第一图案化导电层1110和第二图案化导电层113来形成第一介电层112和第二介电层114。
参考图8(d)，通过(例如)移除第二介电层114的一部分或第二介电层114的一部分和第一介电层112的一部分来形成空腔10，以提供包含图案化导电层1110、113和115和空腔10的多层结构81。可使用蚀刻、激光钻孔或任何其它合适的技术形成空腔10。在一些实施例中，通过激光钻孔形成空腔10。
参考图8(e)，通过(例如)提供包含金属层9'的第二载体8'、在金属层9'上形成第一介电结构83和将包含两个电触点121和122的组件12附接到第一介电结构83来制备包含安置于第一介电结构83的第一表面83a上的组件12的第一介电结构83。可如上文关于第一载体8和金属层9所给出的相同方式描述第二载体8'和金属层9'。通过将粘着剂层附接或耦合到金属层9'的表面来形成第一介电结构83。可通过(例如)使用芯片组装机装备来将组件12放置或压到第一介电结构83上。组件12可附接或耦合到介电结构83使得电触点121和122的部分嵌入于第一介电结构83中。第一介电结构83可贴附组件12并提供足够的电绝缘。
第一介电结构83上的组件12与多层结构81的空腔10对准以用于层压。在一些实施例中，通过在多层结构81与第一介电结构83之间设置界定有开口20的第二介电结构82(例如，其包含玻璃纤维)来执行层压。第二介电结构82的开口20与多层结构81的空腔10对准，且连同多层结构81的空腔10形成空间以容纳组件12。在一些实施例中，第二介电结构82为不包含玻璃纤维且不界定开口的整体式结构，且因为第二介电结构82不包含玻璃纤维，所以用于允许组件12穿过的开口不是必需的。
多层结构81的空腔10的宽度W1可大体上等同于或大于组件12的宽度W3。包含玻璃纤维的第二介电结构82的宽度W2可大体上等同于或大于组件12的宽度W3，使得玻璃纤维在层压期间不损坏组件12。第二介电结构82可为乙阶(B-stage)树脂，可拥有合适的流动性且可在层压期间通过加热填充到没有被组件12占用的剩余空腔10中。可在后续步骤中通过(例如)加热来固化第二介电结构82。经加热的介电结构82变得固化或硬化，且因此粘附或固持组件12。
图8(f)说明层压之后的半导体衬底的结构。如图8(f)中所展示，多层结构81的空腔10的宽度W1大于组件12的宽度W3，且第二介电结构82的一部分流入空腔10中且填充空腔10，并变成第二介电层114的一部分。
参考图8(g)，移除第一载体8和第二载体8'。接着，通过(例如)蚀刻来移除第一图案化导电层1110的上部部分，以制备嵌入于第一介电层112中的具有迹线21的第一图案化导电层111。可在在单独步骤中移除金属层9'，或在移除第一图案化导电层1110的上部部分期间的共同步骤中移除金属层9'。
参考图8(h)，移除多层结构81的一部分以形成暴露组件12的电触点121或122的上部表面的一部分的第一通孔孔洞13O。移除第一介电结构83的一部分以形成暴露电触点121或122的下部表面的一部分的第二通孔孔洞15O。移除第一介电结构83的另一部分和第二介电结构82的邻近部分以形成第三通孔孔洞14O。可通过使用蚀刻、激光钻孔或任何其它合适的技术来形成通孔孔洞13O、14O和15O。
在图8(i)中，分别在通孔孔洞13O、14O和15O中形成导电通孔13、14和15，且形成第四图案化导电层117。可通过如本文中所描述的任何合适的技术形成导电通孔13、14和15和第四图案化导电层117。导电通孔13和15可将组件12电连接到图案化导电层中的一者。举例来说(例如，如图8(h)中所展示)，导电通孔13将组件12电连接到第一图案化导电层111。
参考图8(j)，在第一介电层112的上部表面112a上形成第一阻焊层18，且在第一介电结构83的下部表面83b上形成第二阻焊层19。第一阻焊层18包含多个开口18O以暴露第一图案化导电层111的部分以接触另一装置，例如安装倒装芯片的半导体裸片。第二阻焊层19包含多个开口19O以暴露第四图案化导电层117的部分，用来接触另一装置，例如印刷电路板。
图8(a)、图8(b)、图8(k)和8(l)说明根据本发明的一些实施例的用于提供包含多个图案化导电层和空腔的多层结构的工艺。
执行图8(a)和8(b)中所说明的步骤以形成包含第一载体8、第一图案化导电层1110、第一介电层112、导电通孔133和第二图案化导电层113的结构。
参考图8(k)，将干膜85施加到第二图案化导电层113待形成空腔的位置上，干膜85具有大体上等同于或大于组件12的宽度W3的宽度。第二介电层114形成于第二图案化导电层113上且邻接于干膜85以嵌入或覆盖第二图案化导电层113的剩余部分。导电通孔134形成于第二图案化导电层113上且穿过第二介电层114。第三图案化导电层115形成于第二介电层114上，且以类似于在上文关于图8(c)所说明并描述的方式电连接到导电通孔134。
参考图8(l)，举例来说，在剥除工艺中移除干膜85且形成空腔。
图9说明根据本发明的一些实施例的半导体装置封装9的横截面图。半导体装置封装9包含半导体衬底1、半导体裸片90、囊封层91和焊球92。半导体裸片90安置于由第一阻焊层18界定的开口18O中。在一些实施例中，半导体裸片90以倒装芯片方式安装到半导体衬底1从开口18O暴露的表面上且电连接到第一图案化导电层111的迹线21。在一些实施例中，焊球92施加到由第二阻焊层19界定的开口19O或插入在其中。
图10(a)、图10(b)、图10(c)、图10(d)、图10(e)和图10(f)说明根据本发明的一些实施例的用于制造半导体衬底7的方法。
参考图10(a)，提供在其两个相对表面中的每一者上包含金属层9的第一载体8(例如，如图8(a)中所说明)。第一图案化导电层1110形成于金属层9上且第一介电层112形成于第一图案化导电层1110上以嵌入或覆盖第一图案化导电层1110。导电通孔133形成于第一图案化导电层1110上且穿过第一介电层112。第二图案化导电层113形成于第一介电层112上。第一图案化导电层1110、第一介电层112、导电通孔133和第二图案化导电层113的形成大体上类似于关于图8(b)所说明且描述。
参考图10(b)，在第二图案化导电层113上形成第二介电层114以嵌入或覆盖第二图案化导电层113。可通过将介电粘着材料(例如，不包含玻璃纤维的粘着剂)层压到第一图案化导电层1110来形成第二介电层114。
包含两个电触点121和122的组件12接合到第二介电层114。可通过(例如)使用芯片组装机装备来将组件12放置或压到第二介电层114上。可在后续步骤中通过(例如)加热来固化第二介电层114。经加热的介电层114变得固化或硬化，且因此粘附或固持组件122。
参看图10(c)，在第二介电层114上形成第三介电层116以囊封组件12。举例来说，可利用以介电层囊封组件12的层压技术来形成第三介电层116。作为另一实例，可通过将预浸复合材料(例如，PP)层堆叠或层压于第二介电层114和组件12上以形成第三介电层116。金属层1150形成于第三介电层116上。在一些实施例中，可在PP材料层上预先形成金属层1150。
在图10(d)中，移除金属层1150和第三介电层116的一部分以形成暴露组件12的电触点121或122的上部表面的一部分的第一通孔孔洞15O。移除第一图案化导电层1110、第一介电层112和第二介电层114的一部分以形成暴露电触点121或122的下部表面的一部分的第二通孔孔洞13O。移除金属层1150、第三介电层116和第二介电层114的一部分以形成第三通孔孔洞14O。可通过使用蚀刻、激光钻孔或任何其它合适的技术来形成通孔孔洞13O、14O和15O。
在图10(e)中，分别形成在通孔孔洞13O、14O和15O中形成导电通孔13、14和15。通过(例如)使用光刻和镀敷技术来形成第三图案化导电层115。在形成导电通孔13之后，执行蚀刻工艺移除第一图案化导电层1110的一部分以形成第一图案化导电层111，使得第一图案化导电层111嵌入于第一介电层112中。
参考图10(f)，在第三图案化导电层115上形成第四介电层118以嵌入或覆盖第三图案化导电层115。导电通孔134形成于第三图案化导电层115上且穿过第四介电层118。第四图案化导电层117形成于第四介电层118上。第四介电层118、导电通孔134和第四图案化导电层117的形成类似于图8(b)的第一介电层112、导电通孔133和第二图案化导电层113的形成。第一阻焊层18形成于第一图案化导电层111上，且第一介电层112和第二阻焊层19形成于第四介电层118上。第一阻焊层18包含多个开口18O以暴露第一图案化导电层111的部分以接触另一装置，例如安装倒装芯片的半导体裸片。第二阻焊层19包含多个开口19O以暴露第四图案化导电层117的部分，用来接触另一装置，例如印刷电路板。
可使用可比技术制备包含多个介电层和多个图案化导电层的多层结构。然而，为了将组件嵌入于多层结构内，应在多层结构中预先成形空腔，且胶或其它粘着材料应涂覆到空腔的底部表面以在空腔内粘着组件。在根据本发明的一些实施例的制造方法中，因为组件先附接到粘着剂层，粘着剂层形成半导体衬底介电层中的一者，所以不必使用胶或额外粘着材料用于粘着组件，且并因此简化衬底的材料且减小在制造期间故障的风险。
如本文中所使用，术语“大致”、“大体上”、“大体”和“约”用以描述和说明小的变化。当与事件或情形结合使用时，所述术语可指其中事件或情形明确发生的情况以及其中事件或情形极接近于发生的情况。举例来说，当结合数值使用时，术语可指小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。举例来说，如果两个数值之间的差值小于或等于所述值的平均值的±10％(例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％)，那么可认为所述两个数值“大体上”相同。举例来说，“大体上”平行可指相对于0°小于或等于±10°的角变化范围，例如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°，或小于或等于±0.05°。
如果两个表面之间的位移不超过5μm、不超过2μm、不超过1μm或不超过0.5μm，那么可认为这两个表面是共面的或大体上共面的。
另外，有时在本文中按范围格式呈现量、比率及其它数值。应理解，这些范围格式是用于便利和简洁起见，且应灵活地理解，不仅包含明确地指定为范围限制的数值，而且包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。
如本文中所使用，术语“导电(conductive/electrically conductive)”和“电导率”指输送电流的能力。导电材料通常指示展现对于电流流动的极少或零对抗的材料。电导率的一个量度为西门子每米(S/m)。通常，导电材料为具有大于约104S/m(例如至少105S/m或至少106S/m)的导电性的一种材料。材料的电导率有时可随温度而变化。除非另外指定，否则材料的电导率是在室温下测量。
在一些实施例的描述中，提供于另一组件“上”或“上面”的组件可涵盖前者组件直接在后者组件上(例如，与后者组件物理接触)上的情况，以及一或多个插入组件位于前者组件与后者组件之间的情况。
虽然已参考本发明的具体实施例描述及说明本发明，但这些描述及说明并不限制本发明。所属领域的技术人员可清楚地理解，可进行各种改变，且可在实施例内替代等效元件而不脱离如由所附权利要求书定义的本发明的真实精神和范围。所述说明可能未必按比例绘制。归因于制造过程及公差，本发明中的艺术再现与实际设备之间可能存在区别。可存在并未具体说明的本发明的其它实施例。应将本说明书及图式视为说明性的而非限制性的。可作出修改，以使具体情况、材料、物质组成、方法或工艺适应于本发明的目标、精神和范围。所有所述修改都既定在所附权利要求书的范围内。虽然本文中所揭示的方法已参考按特定顺序执行的特定操作加以描述，但应理解，可在不脱离本发明的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中具体指示，否则操作的顺序及分组并非本发明的限制。

Claims (18)

1.一种制造半导体衬底的方法，所述方法包括：
提供包括多个图案化导电层、多个介电层和空腔的多层结构；
提供第一介电结构，将组件安置于所述第一介电结构的第一表面上；
使所述组件与所述多层结构的所述空腔对准；
在所述多层结构与所述第一介电结构之间设置界定开口的第二介电结构，其中所述第二介电结构的所述开口与所述多层结构的所述空腔对准且连同所述多层结构的所述空腔形成空间来容纳所述组件；
层压所述多层结构、所述第二介电结构、所述组件与所述第一介电结构以囊封所述组件；
将所述组件电连接到所述图案化导电层中的一者；以及
用于在所述层压期间使用的所述第二介电结构为乙阶树脂。
2.根据权利要求1所述的方法，其包括：
移除所述多层结构的一部分以形成暴露所述组件的电触点的第一通孔孔洞；以及
移除所述第一介电结构的一部分和所述第二介电结构的一部分以形成暴露所述多层结构的图案化导电层的第二通孔孔洞。
3.一种半导体衬底，所述半导体衬底采用权利要求1-2任一项所述的制造半导体衬底的方法制备，其包括：
多层结构，其包括多个介电层和多个图案化导电层，其中所述图案化导电层中的最顶端图案化导电层嵌入于所述介电层中的最顶端介电层中；
组件，其嵌入于所述多层结构中；以及
第一导电通孔，其电连接到所述组件和电连接到所述图案化导电层中的一者，
其中所述图案化导电层中的至少一者定位于在所述组件的顶部表面与所述组件的底部表面之间跨越的深度处。
4.根据权利要求3所述的半导体衬底，其中所述最顶端图案化导电层的一部分经过所述组件的所述顶部表面。
5.根据权利要求3所述的半导体衬底，其中所述第一导电通孔电连接到所述最顶端图案化导电层且穿过所述多层结构的所述介电层中的至少两者。
6.根据权利要求3所述的半导体衬底，其中所述多层结构包括三个介电层和三个图案化导电层。
7.根据权利要求3所述的半导体衬底，其中所述多层结构包括：
第一介电层，其包括第一表面和相对的第二表面；
第一图案化导电层，其嵌入于所述第一介电层的所述第一表面处；
第二介电层，其包括第一表面和相对的第二表面，其中所述第二介电层的所述第一表面附接到所述第一介电层的所述第二表面；
第二图案化导电层，其嵌入于所述第二介电层的所述第一表面处；
第三介电层，其包括第一表面和相对的第二表面，其中所述第三介电层的所述第一表面附接到所述第二介电层的所述第二表面；以及
第三图案化导电层，其嵌入于所述第三介电层的所述第一表面处；
其中所述第一介电层为所述介电层的最顶端介电层，且所述第一图案化导电层为所述图案化导电层的最顶端图案化导电层，且
其中所述第三图案化导电层定位于在所述组件的所述顶部表面与所述底部表面之间跨越的深度处。
8.根据权利要求7所述的半导体衬底，其中所述第一介电层的所述第二表面包括凹槽且所述组件安置于所述凹槽之下。
9.根据权利要求8所述的半导体衬底，其中所述组件穿过所述第二和第三介电层。
10.根据权利要求7所述的半导体衬底，其中所述组件的所述底部表面从所述多层结构的所述第三介电层的所述第二表面暴露。
11.根据权利要求10所述的半导体衬底，其进一步包括：
第四介电层，其包括第一表面和相对的第二表面，其中所述第四介电层的所述第一表面附接到所述多层结构的所述第三介电层的所述第二表面且直接接触所述组件的所述底部表面；以及
图案化导电层，其安置于所述第四介电层的所述第二表面上。
12.根据权利要求11所述的半导体衬底，其进一步包括电连接到所述多层结构的所述图案化导电层中的一者的第二导电通孔，其中所述第二导电通孔穿过所述第一、第二、第三和第四介电层中的至少两者。
13.根据权利要求11所述的半导体衬底，其中所述第四介电层与所述第三介电层由不同材料制成。
14.根据权利要求13所述的半导体衬底，其中所述多层结构的所述第三介电层由包括玻璃纤维的介电材料制成，且其中所述第四介电层由不包括玻璃纤维的介电材料制成。
15.根据权利要求14所述的半导体衬底，其中所述第四介电层由粘着性树脂制成且包括延伸到所述组件的侧表面的部分。
16.一种半导体衬底，所述半导体衬底采用权利要求1-2任一项所述的制造半导体衬底的方法制备，其包括：
第一介电结构，其包括第一表面和第二表面和多个图案化导电层，其中所述图案化导电层中的最顶端图案化导电层嵌入于所述第一介电结构的所述第一表面处；
组件，其嵌入于所述第一介电结构中且从所述第一介电结构的所述第二表面暴露；
第二介电结构，其附接到所述第一介电结构的所述第二表面且覆盖所述组件；以及
导电通孔，其电连接到所述组件和电连接到所述图案化导电层中的一者，
其中所述组件包括大于所述第一介电结构的所述第二表面与所述第一介电结构的所述图案化导电层中的一者之间的距离的厚度。
17.根据权利要求16所述的半导体衬底，其中所述第一介电结构与所述第二介电结构由不同材料制成。
18.根据权利要求16所述的半导体衬底，其中所述第二介电结构由粘着性树脂制成且包括延伸到所述组件的侧表面的部分。
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