CN105140198B - 半导体衬底、半导体封装结构及其制造方法 - Google Patents

半导体衬底、半导体封装结构及其制造方法 Download PDF

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Abstract

本发明涉及一种半导体衬底、半导体封装结构及其制造方法。半导体衬底包含：第一图案化金属层、第二图案化金属层、第一电介质层、第二电介质层以及载体层。第二图案化金属层位于第一图案化金属层下方。第一电介质层位于第一图案化金属层与第二图案化金属层之间。第一电介质层包含至少一个导通孔。所述至少一个导通孔从第一图案化金属层延伸到第二图案化金属层。所述至少一个导通孔将第一图案化金属层电连接到第二图案化金属层。第二电介质层邻接于第一电介质层。第二电介质层包覆第二图案化金属层。第二电介质层具有多个第一开口以暴露所述第二图案化金属层。载体层邻接于第二电介质层并具有多个第二开口。所述第二开口中的每一者的位置与所述第一开口中的每一者的位置实质上相对应。

Description

半导体衬底、半导体封装结构及其制造方法
技术领域
本发明涉及一种半导体衬底、半导体封装结构及其制造方法。
背景技术
半导体衬底多使用预浸合成纤维(Pre-pregnated composite fibers/Prepreg/P.P.)作为电介质层的材料。由于预浸合成纤维的主要成分是树脂和玻璃纤维，因此在设计上需要相对较厚的电介质层以维持半导体衬底的结构强度，也因此增加衬底的厚度。
发明内容
本发明的一实施例涉及一种半导体衬底。半导体衬底包含第一图案化金属层、第二图案化金属层、第一电介质层、第二电介质层以及载体层。第二图案化金属层位于第一图案化金属层下方。第一电介质层位于第一图案化金属层与第二图案化金属层之间并且包括至少一个导通孔。所述至少一个导通孔从第一图案化金属层延伸到第二图案化金属层。第一图案化金属层与第二图案化金属层是通过所述至少一个导通孔电连接。第二电介质层邻接于第一电介质层且包覆第二图案化金属层。第二电介质层具有多个第一开口以暴露所述第二图案化金属层。载体层邻接于第二电介质层并具有多个第二开口。所述第二开口的位置与所述第一开口的位置实质上相对应。
本发明的另一实施例涉及一种半导体衬底。半导体衬底包含第一图案化金属层、第二图案化金属层、电介质层以及载体层。第二图案化金属层位于第一图案化金属层下方。电介质层位于第一图案化金属层与第二图案化金属层之间并且包覆第二图案化金属层。电介质层具有多个第一开口以暴露第二图案化金属层。电介质层包括至少一个导通孔。所述至少一个导通孔从第一图案化金属层延伸到第二图案化金属层。第一图案化金属层与第二图案化金属层是通过所述至少一个导通孔电连接。载体层邻接于电介质层并具有多个第二开口。所述第二开口的位置与所述第一开口的位置实质上相对应。
本发明的一实施例涉及一种半导体衬底的制造方法。半导体衬底的制造方法包含以下步骤：提供衬底，所述衬底包含：第一图案化金属层、第二图案化金属层、第一电介质层以及第二电介质层。第二图案化金属层位于第一图案化金属层下方。第一电介质层位于第一图案化金属层与第二图案化金属层之间并且包括至少一个导通孔。所述至少一个导通孔从第一图案化金属层延伸到第二图案化金属层。第一图案化金属层与第二图案化金属层是通过所述至少一个导通孔电连接。第二电介质层邻接于第一电介质层且包覆第二图案化金属层。第二电介质层具有多个第一开口以暴露所述第二图案化金属层。在所述第二电介质层上提供载体层，载体层具有多个第二开口，所述第二开口的位置与所述第一开口的位置实质上相对应。
本发明的另一实施例涉及一种半导体衬底的制造方法。半导体衬底的制造方法包含以下步骤：提供衬底，所述衬底包含：第一图案化金属层、第二图案化金属层、电介质层。第二图案化金属层位于第一图案化金属层下方。电介质层位于第一图案化金属层与第二图案化金属层之间并且包覆第二图案化金属层。电介质层具有多个第一开口以暴露第二图案化金属层。电介质层包括至少一个导通孔。所述至少一个导通孔从第一图案化金属层延伸到第二图案化金属层。第一图案化金属层与第二图案化金属层是通过所述至少一个导通孔电连接。在所述电介质层上提供载体层，所述载体层具有多个第二开口，所述第二开口的位置与所述第一开口的位置实质上相对应。
本发明的一实施例涉及一种半导体封装结构的制造方法。半导体封装结构的制造方法包含以下步骤：提供半导体衬底，所述半导体衬底包含：第一图案化金属层、第二图案化金属层、第一电介质层、第二电介质层以及载体层。第二图案化金属层位于第一图案化金属层下方。第一电介质层位于第一图案化金属层与第二图案化金属层之间并且包括至少一个导通孔。所述至少一个导通孔从第一图案化金属层延伸到第二图案化金属层。第一图案化金属层与第二图案化金属层是通过所述至少一个导通孔电连接。第二电介质层邻接于第一电介质层且包覆第二图案化金属层。第二电介质层具有多个第一开口以暴露所述第二图案化金属层。载体层邻接于第二电介质层并具有多个第二开口。所述第二开口的位置与所述第一开口的位置实质上相对应。将裸片接合到所述第一图案化金属层；以及去除所述载体层
本发明的另一实施例涉及一种半导体封装结构的制造方法。半导体封装结构的制造方法包含以下步骤：提供半导体衬底，所述半导体衬底包含：第一图案化金属层、第二图案化金属层、电介质层以及载体层。第二图案化金属层位于第一图案化金属层下方。电介质层位于第一图案化金属层与第二图案化金属层之间并且包覆第二图案化金属层。电介质层具有多个第一开口以暴露第二图案化金属层。电介质层包括至少一个导通孔。所述至少一个导通孔从第一图案化金属层延伸到第二图案化金属层。第一图案化金属层与第二图案化金属层是通过所述至少一个导通孔电连接。载体层邻接于电介质层并具有多个第二开口。所述第二开口的位置与所述第一开口的位置实质上相对应。将裸片接合到所述第一图案化金属层；以及去除所述载体层。
本发明的一实施例涉及一种半导体封装结构。半导体封装结构包含：半导体衬底，其包含：第一图案化金属层；第二图案化金属层，其位于所述第一图案化金属层下方；第一电介质层，所述第一电介质层位于所述第一图案化金属层与所述第二图案化金属层之间并且包括至少一个导通孔，所述至少一个导通孔从所述第一图案化金属层延伸到所述第二图案化金属层，所述第一图案化金属层与所述第二图案化金属层是通过所述至少一个导通孔电连接；第二电介质层，其邻接于所述第一电介质层且包覆所述第二图案化金属层，并且所述第二电介质层具有多个第一开口以暴露所述第二图案化金属层，其中所述第二电介质层的表面为粗糙表面；以及裸片，其电连接到所述第一图案化金属层。
本发明的另一实施例涉及一种半导体封装结构。半导体封装结构包含：半导体衬底，其包含：第一图案化金属层；第二图案化金属层，其位于所述第一图案化金属层下方；电介质层，所述电介质层位于所述第一图案化金属层与所述第二图案化金属层之间并且包覆所述第二图案化金属层，所述电介质层具有多个第一开口以暴露所述第二图案化金属层，所述电介质层包括至少一个导通孔，所述至少一个导通孔从所述第一图案化金属层延伸到所述第二图案化金属层，所述第一图案化金属层与所述第二图案化金属层是通过所述至少一个导通孔电连接，其中所述电介质层的表面为粗糙表面；以及裸片，其电连接到所述第一图案化金属层。
在本发明中，由于电介质层与载体层具有开口且载体层紧密地形成在电介质层上，因此所述开口可用来进行电性测试以及植入焊料凸点。与使用钢版膜植入焊料凸点的方式相比较，不仅节省了钢版膜的费用，而且避免了植入焊料凸点过程中因钢版膜与衬底间隙而产生的短路现象。
附图说明
图1A为根据本发明的一实施例的半导体衬底的示意图。
图1B为根据本发明的另一实施例的半导体衬底的示意图。
图2A为根据本发明的一实施例的半导体封装结构的示意图。
图2B为根据本发明的另一实施例的半导体封装结构的示意图。
图3A到3H为根据本发明的一实施例的半导体衬底的制造方法的示意图。
图3I为根据本发明的一实施例的半导体封装结构的示意图。
图3J为根据本发明的另一实施例的半导体封装结构的示意图。
图4显示图3I中的封装结构2a沿着方向D的示意图。
图5为包括根据本发明的一实施例的半导体封装结构的模块的示意图。
图5A为图5中的区域L的放大图。
具体实施方式
参看图1A，图1为根据本发明的一实施例的半导体衬底的示意图。如图1A所示，在本发明的一实施例中，半导体衬底1a包含：第一图案化金属层13、第一电介质层14、第二图案化金属层15、导电物质15a、第二电介质层16及载体层17。
第一图案化金属层13可包括(但不限于)铜或其它金属。第一图案化金属层13所形成的线路的最小线距和线宽可为15微米(μm)。第一图案化金属层13具有从5微米到20微米的厚度。
第二图案化金属层15位于第一图案化金属层13下方。第二图案化金属层15可包括(但不限于)铜或其它金属。第二图案化金属层15具有从5微米到30微米的厚度。
第一电介质层14位于第一图案化金属层13与第二图案化金属层15之间。第一电介质层14具有从10微米到100微米的厚度。第一电介质层14可包括(但不限于)感光(photosensitive)材料，例如绿漆、阻(防)焊剂或聚酰亚胺(Polyimide，PI)等。第一电介质层14的上表面暴露第一图案化金属层13。第一电介质层14包括至少一个导通孔14o。在本发明的另一实施例中，第一电介质层14可包括(但不限于)液态树脂(liquid resin)。
所述至少一个导通孔14o从第一图案化金属层13延伸到第二图案化金属层15。导通孔14o具有10微米到150微米的直径。第一图案化金属层13与第二图案化金属层15是通过所述至少一个导通孔14o电连接。
导电物质15a可以是或可以包括(但不限于)例如铜或其它金属或合金。导电物质15a位于所述至少一个导通孔14o内以电连接第一图案化金属层13与第二图案化金属层15。在本发明的另一实施例中，导电物质15a还可与第二图案化金属层15一体成形。
第二电介质层16邻接于第一电介质层14。第二电介质层16包覆所述第二图案化金属层15。第二电介质层16可包括(但不限于)液态或干膜形式的绝缘材料。第二电介质层16可包括与第一电介质层14相同的材料。第二电介质层16可包括与第一电介质层14不同的材料。在本发明实施例中，第二电介质层16具有从10微米到30微米的厚度。第二电介质层16具有多个第一开口16o以暴露第二图案化金属层15。第一开口16o可具有从100微米到1000微米的直径。值得一提的是，第一电介质层14和第二电介质层16可使用液态或干膜形式且不含玻璃纤维的绝缘材料，因此可获得较薄厚度的半导体衬底。
载体层17邻接于第二电介质层16。载体层17紧密贴合或压合第二电介质层16。
载体层17具有多个第二开口17o。第二开口17o的位置与第一开口16o的位置实质上相对应。第二开口17o的大小或半径实质上大于或等于第一开口16o的大小或半径。第二开口17o可分别具有从100微米到1500微米的直径。第一开口16o和第二开口17o可让探针通过以进行电性测试。
载体层17可以是单层或多层结构。例如，载体层17可包括第三图案化金属层17a和承载层17b。
第三图案化金属层17a邻接于第二电介质层16。第三图案化金属层17a可包括(但不限于)铜或其它金属。第三图案化金属层17a可具有从2微米到7微米的厚度。
承载层17b邻接于第三图案化金属层17a。承载层17b可包括(但不限于)双马来酰亚胺三嗪树脂(Bismaleimide Triazine Resin)或FR4材料。承载层17b可具有从40微米到400微米的厚度。承载层17b用以加强半导体衬底1a的强度以利后续封装工艺。第三图案化金属层17a用以在后续封装工艺后可轻易地将载体层17与半导体封装体分离。
参看图1B，图1B为根据本发明的另一实施例的半导体衬底的示意图。如图1B所示，半导体衬底1a''包含：第一图案化金属层13、电介质层14、第二图案化金属层15、导电物质15a及载体层17。
半导体衬底1a"具有与图1A中的半导体衬底1a相似的结构，其不同之处在于：半导体衬底1a"中的电介质层14取代了半导体衬底1a的第一电介质层14和第二电介质层16，即，第二电介质层16与第一电介质层14使用相同的材料。举例来说，当第二电介质层16与第一电介质层14均为绿漆时，因绿漆为热塑性材料且具有吸湿特性，第一绿漆(等同于第一电介质层14)在经过固化(cured)后一段时间会有吸湿现象因而达到非百分百的固化，接着再经过第二绿漆(等同于第二电介质层16)的涂布，并再同时对第一和第二绿漆行固化处理，此时第一绿漆和第二绿漆会混合在一起。
电介质层14位于第一图案化金属层13与第二图案化金属层15之间。电介质层14包覆第二图案化金属层15。电介质层14具有多个第一开口14o"以暴露第二图案化金属层15。电介质层14包括至少一个导通孔14o。至少一个导通孔14o从第一图案化金属层13延伸到第二图案化金属层15。第一图案化金属层13与第二图案化金属层15是通过所述至少一个导通孔14o电连接。第一开口14o"和第二开口17o可让探针通过以进行电性测试。
参看图2A，图2A为根据本发明的一实施例的半导体封装结构的示意图。如图2A所示，半导体封装结构2c包含：第一图案化金属层13、第一电介质层14、第二图案化金属层15、第二电介质层16、焊料球18、裸片21以及模制化合物(molding compound)22。
半导体封装结构2c所包括的半导体衬底可类似于图1A所示的半导体衬底1a，其不同之处在于：半导体封装结构2c所包括的半导体衬底不具有半导体衬底1a的载体层17'。
焊料球18位于第二电介质层16的第一开口16o中。第二电介质层16的下表面16S的表面粗糙度值(surface roughness，Ra)大于0.15微米。在本发明的另一实施例中，下表面16S具有从0.2微米到1.0微米的表面粗糙度值。
裸片21可包括焊垫23。焊垫23可包括(但不限于)铜柱(Copper pillar)或焊料凸点(soldr bump)。裸片21可通过焊垫23与第一图案化金属层13接合。换句话说，裸片21电连接到第一图案化金属层13。模制化合物22包覆裸片21和焊垫23。
参看图2B，图2B为根据本发明的一实施例的半导体封装结构的示意图。如图2B所示，半导体封装结构2c'具有与图2A中的半导体封装结构2c相似的结构，其不同之处在于：半导体封装结构2c'中的电介质层14取代了半导体封装结构2c的第一电介质层14和第二电介质层16。
图3A到3H为根据本发明的一实施例的半导体衬底的制造方法的示意图。
参看图3A，提供载板10。在载板10的上方依序形成第一金属箔11和第二金属箔12。在载板10的下方依序形成第一金属箔11'和第二金属箔12'。
载板10可包括(但不限于)FR4材料。FR4材料由玻璃布(Woven glass)和环氧树脂(Epoxy)组成。
可使用(但不限于)电镀方式形成第一金属箔11、11'和第二金属箔12、12'。第一金属箔11、11'和第二金属箔12、12'可包括(但不限于)铜或其它金属。第一金属箔11和11'具有从3微米到70微米的厚度且第二金属箔12和12'具有从2微米到35微米的厚度。
可使用双侧工艺(double-sided process)在载板10的两侧(例如，在图3A所示的载板10的上方和下方)同时依序形成第一金属箔11、11'和第二金属箔12、12'以及将于下文叙述的图3B到3F的结构。在本发明的另一实施例中，可使用单侧工艺(single-sidedprocess)先在载板10的一侧(例如，图1所示的载板10的上方)依序形成第一金属箔11、第二金属箔12以及将于下文叙述的图3B到3F的结构，接着在载板10的另一侧(例如，图1所示的载板10的下方)依序形成第一金属箔11'、第二金属箔12'以及将于下文叙述的图3B到3F的结构。
参看图3B，可分别在第二金属箔12的上方和第二金属箔12'的下方形成第一图案化金属层13和13'。可通过(但不限于)黄光光刻(photo-lithography)、电镀(plating)以及剥离(stripping)等工艺形成第一图案化金属层13和13'。黄光光刻工艺至少包括压膜、曝光和显影等步骤，以便在电镀工艺中形成第一图案化金属层13和13'。可使用(但不限于)铜或其它金属形成第一图案化金属层13和13'。第一图案化金属层13和13'所形成的线路的最小线距和线宽可为15微米。第一图案化金属层13和13'具有从5微米到20微米的厚度。
参看图3C，分别在第二金属箔12和第一图案化金属层13的上方以及第二金属箔12'和第一图案化金属层13'的下方形成第一电介质层14和14'。
第一图案化金属层13内埋于第一电介质层14内且第一图案化金属层13'内埋于第一电介质层14'内。第一电介质层14和14'在部分第一图案化金属层13的上方以及部分第一图案化金属层13'的下方具有多个导通孔(via)14o和14o'以暴露出部分第一图案化金属层13和13'。
第一电介质层14和14'具有从10微米到100微米的厚度，且导通孔14o和14o'具有10微米到150微米的直径。第一电介质层14和14'可包括(但不限于)感光材料，例如绿漆、阻(防)焊剂或聚酰亚胺等。且可将所述感光材料压合到第二金属箔12和12'的表面以形成第一电介质层14和14'。可以光学方式，例如曝光方式，在包括感光材料的第一电介质层14和14'中形成导通孔14o和14o'。
在本发明的另一实施例中，第一电介质层14和14'可包括(但不限于)液态树脂。可通过涂布方式将液态树脂涂布到第二金属箔12、第一图案化金属层13、第二金属箔12'以及第一图案化金属层13'的表面以形成第一电介质层14和14'。可以雷射钻孔技术在第一电介质层14和14'中形成导通孔14o和14o'。
参看图3D，在第一电介质层14和第一图案化金属层13的上方形成第二图案化金属层15，并且在电介质层14'和第一图案化金属层13'的下方形成第二图案化金属层15'。
可通过(但不限于)在暴露出的第一图案化金属层13、13'以及第一电介质层14、14'的表面形成晶种层(seed layer，图未示)，再经过黄光光刻、电镀、剥离以及蚀刻(etching)等工艺在晶种层上形成第二图案化金属层15和15'。
第二图案化金属层15和15'可包括(但不限于)铜或其它金属。第二图案化金属层15和15'具有从5微米到30微米的厚度。
可在第一电介质层14上和导通孔14o内直接形成第二图案化金属层15，以及在第一电介质层14'上和导通孔14o'内直接形成第二图案化金属层15'，使得形成于导通孔14o、14o'内的第二图案化金属层15、15'分别和第一图案化金属层13、13'直接接触。
在本发明的另一实施例中，可分别在导通孔14o、14o'内形成导电物质15a、15a'，再于导电物质15a上方形成第二图案化金属层15，以及在导电物质15a'下方形成第二图案化金属层15'，以利用导电物质15a、15a'分别电连接第一图案化金属层13和13'与所述第二图案化金属层15和15'。导电物质15a、15a'可以是或可以包括(但不限于)例如铜或其它金属或合金。导电物质15a、15a'可分别填满导通孔14o、14o'。
参看图3E，在第一电介质层14和部分第二图案化金属层15的上方形成第二电介质层16；以及可在第一电介质层14'和部分第二图案化金属层15'的下方形成第二电介质层16'。
第二电介质层16和16'可包括(但不限于)液态或干膜形式的阻焊材料。第二电介质层16和16'可包括(但不限于)感光材料。
第二电介质层16和16'包括多个第一开口16o和16o'。第一开口16o和16o'可分别暴露出与部分第一图案化金属层13和13'直接接触或电连接的部分第二图案化金属层15和15'。第二电介质层16和16'具有从10微米到30微米的厚度。
第一开口16o和16o'可分别具有从100微米到1000微米的直径。第一电介质层14和第二电介质层16具有从30至180微米的总厚度。
参看图3F，在第二电介质层16的上方形成载体层17，并可在第二电介质层16'的下方形成载体层17'。
载体层17和17'可以是单层或多层结构。例如，载体层17可包括至少一第三图案化金属层17a和一承载层17b，载体层17'可包括至少一第三图案化金属层17a'和一承载层17b'。第三图案化金属层17a和17a'可包括(但不限于)铜或其它金属，且具有从2微米到7微米的厚度。承载层17b和17b'可包括(但不限于)双马来酰亚胺三嗪树脂(BismaleimideTriazine Resin)或FR4材料，且具有从40微米到400微米的厚度。
可预先形成载体层17和17'，例如，使用钻孔机以机械方式在载体层17和17'上钻孔从而形成图案化载体层17和17'。
可将图案化载体层17和17'分别紧密贴合或压合到第二电介质层16和16'的表面。可将温度提升到80℃到120℃，但不超过玻璃转移温度(Glass transition temperature，Tg)，以通过第三图案化金属层17a和17a'与第二电介质层16和16'之间的粘着力分别将图案化载体层17和17'贴合到第二电介质层16和16'的表面。此时，第二电介质层16和16'的表面粗糙度值将取决于图案化载体层17和17'的表面粗糙度值。
载体层17和17'包括至少可分别暴露出第二图案化金属层15和15'的第二开口17o和17o'。第二开口17o和17o'的位置分别与第一开口16o和16o'的位置实质上相对应。例如，第二开口17o和17o'的中心的位置与第一开口16o和16o'的中心的位置重迭。第二开口17o和17o'的半径或大小实质上大于或等于第一开口16o和16o'的半径或大小。第二开口17o和17o'可分别具有从100微米到1500微米的直径。
如3F所示，可在第一金属箔11的上方形成本发明的一实施例的半导体衬底1，并在第一金属箔11'的下方形成本发明的一实施例的半导体衬底1'。半导体衬底1和1'可具有实质上相同的结构且可分别具有从80微米到800微米的厚度。
参看图3G和3H，在图3G中，可至少使用机器或其它方式将半导体衬底1和1'分别与第一金属箔11和11'分离以形成图3H中的半导体衬底1和1'。可分别施力于承载层17b和17b'上以使半导体衬底1和1'与第一金属箔11和11'分离而不会破坏衬底1和1'。
可至少使用例如蚀刻等方式分别去除图3H中的半导体衬底1和1'的第二金属箔12和12'以形成图1A所示的半导体衬底1a和1a'。本发明的一实施例是通过具有图案化的载体层17b和17b'以支撑半导体衬底1a和1a'且上下探针(未图示)分别接触第一图案化金属层13和13'及第二图案化金属层15和15'以进行电性测试实验。
参看图3I，图3I为根据本发明的一实施例的半导体封装结构的示意图。
在图3I中，可使用封装技术，例如倒装芯片(Flip Chip)技术，将裸片(die)21与图1A中的半导体衬底1a或1a'接合以形成封装结构2a。可利用形成在裸片21上的焊垫23与图1A中的半导体衬底1a的第一图案化金属层13接合，随后再经过模制(molding)的过程，使用模制化合物(molding compound)22包覆裸片21和部分焊垫23以形成封装结构2a。载体层17在此封装技术中提供半导体衬底1的可靠支撑。
焊垫23可包括(但不限于)铜柱(Copper pillar)或焊料凸点(soldr bump)。载体层17可在进行封装时保护半导体衬底1a或1a'。
参看图3J，图3J为根据本发明的另一实施例的半导体封装结构的示意图。
在图3J中，可利用图3I中的封装结构2a的图案化载体层17并使用植球或印刷(ball mount or printing)在第一开口16o和第二开口17o中形成焊料球(solder ball)18以形成封装结构2b。
值得一提的是，一般使用钢版膜(steel stencil)抵接半导体衬底来进行植球。但因钢版膜与半导体衬底间有空隙，因此在植球的过程中所使用的助焊剂(flux)容易随着钢版膜与半导体衬底间的空隙流动，并间接导致焊料(solder)随助焊剂流动而造成的短路现象。而在本发明的一实施例中，由于图案化载体层17与第二电介质层16紧密贴合，因此在植球或形成焊料球18的过程中可能不需要钢版膜即可相对准确地在第一开口16o和第二开口17o中形成焊料球18，因此可避免封装结构2b短路。
可将图案化载体层17以物理机械力方式(例如，撕开方式)从图3J中的封装结构2b去除以形成图2A所示的封装结构2c。
参看图4，图4显示图3I中的封装结构2a沿着方向D的示意图。由图4可看出载体层17的第二开口17o暴露出部分第二电介质层16以及第二图案化金属层15。
图5为包括根据本发明的一实施例的半导体封装结构的模块的示意图。如图5所示，模块5可包括衬底3、半导体封装结构2c、元件31、元件32以及模制化合物4。
模块5可为(但不限于)通信模块、显示模块等。半导体封装结构2c可相同于图2A所示的半导体封装结构2c。元件31和32可以是(但不限于)有源元件、无源元件或其它相似于半导体封装结构2c的半导体封装结构。
半导体封装结构2c、元件31、元件32位于衬底3上，且模制化合物4包覆半导体封装结构2c、元件31、元件32以及衬底3的表面。
图5A为图5中的区域L的放大图。如图5A所示，在半导体封装结构2c的制造工艺中，由于将载体层17从封装结构2b(参看图3J)去除的步骤，使得第二电介质层16的下表面16S的表面粗糙度值增加。
例如，在图3E中，第二电介质层16的下表面16S具有从0.09微米到0.15微米的表面粗糙度值。在图3J的去除步骤后，第二电介质层16的下表面16S具有大于0.15微米的表面粗糙度值。
如图5A所示，第二电介质层下表面16S为相对较不平坦的粗糙表面。相对较不平坦的表面16S以模制化合物4包覆半导体封装结构2c可增加模制化合物4与半导体封装结构2c间的结合力。
但上述实施例仅为说明本发明的原理及其功效，而不是用以限制本发明。因此，所属领域的技术人员对上述实施例进行修改及变化仍不脱本发明的精神。本发明的权利范围应如所附的权利要求书所列。

Claims (22)

1.一种半导体衬底，其包含：
第一图案化金属层；
第二图案化金属层，其位于所述第一图案化金属层下方；
第一电介质层，所述第一电介质层位于所述第一图案化金属层与所述第二图案化金属层之间并且包括至少一个导通孔，所述至少一个导通孔从所述第一图案化金属层延伸到所述第二图案化金属层，所述第一图案化金属层与所述第二图案化金属层是通过所述至少一个导通孔电连接；
第二电介质层，其邻接于所述第一电介质层且包覆所述第二图案化金属层，并且所述第二电介质层具有多个第一开口以暴露所述第二图案化金属层；以及
载体层，其邻接于所述第二电介质层并具有多个第二开口，所述第二开口的位置与所述第一开口的位置实质上相对应。
2.根据权利要求1所述的半导体衬底，其中所述第二开口的大小实质上大于或等于所述第一开口的大小。
3.根据权利要求1所述的半导体衬底，其中所述载体层进一步包括第三图案化金属层和承载层，所述第三图案化金属层邻接于所述第二电介质层，所述承载层邻接于所述第三图案化金属层。
4.根据权利要求1所述的半导体衬底，其中所述第一电介质层和所述第二电介质层包括感光材料。
5.根据权利要求1所述的半导体衬底，其中所述载体层紧密贴合或压合所述第二电介质层。
6.一种半导体衬底，其包含：
第一图案化金属层；
第二图案化金属层，其位于所述第一图案化金属层下方；
电介质层，所述电介质层位于所述第一图案化金属层与所述第二图案化金属层之间并且包覆所述第二图案化金属层，所述电介质层具有多个第一开口以暴露所述第二图案化金属层，所述电介质层包括至少一个导通孔，所述至少一个导通孔从所述第一图案化金属层延伸到所述第二图案化金属层，所述第一图案化金属层与所述第二图案化金属层是通过所述至少一个导通孔电连接；以及
载体层，其邻接于所述电介质层并具有多个第二开口，所述第二开口的位置与所述第一开口的位置实质上相对应。
7.根据权利要求6所述的半导体衬底，其中所述第二开口的大小实质上大于或等于所述第一开口的大小。
8.根据权利要求6所述的半导体衬底，其中所述载体层进一步包括第三图案化金属层和承载层，所述第三图案化金属层邻接于所述电介质层，所述承载层邻接于所述第三图案化金属层。
9.根据权利要求6所述的半导体衬底，其中所述电介质层包括感光材料。
10.根据权利要求6所述的半导体衬底，其中所述载体层紧密贴合或压合所述电介质层。
11.一种半导体衬底的制造方法，其包含以下步骤：
提供衬底，所述衬底包含：
第一图案化金属层；
第二图案化金属层，其位于所述第一图案化金属层下方；
第一电介质层，所述第一电介质层位于所述第一图案化金属层与所述第二图案化金属层之间并且包括至少一个导通孔，所述至少一个导通孔从所述第一图案化金属层延伸到所述第二图案化金属层，所述第一图案化金属层与所述第二图案化金属层是通过所述至少一个导通孔电连接；
第二电介质层，其邻接于所述第一电介质层且包覆所述第二图案化金属层，并且所述第二电介质层具有多个第一开口以暴露所述第二图案化金属层；以及
在所述第二电介质层上提供载体层，所述载体层具有多个第二开口，所述第二开口的位置与所述第一开口的位置实质上相对应。
12.根据权利要求11所述的半导体衬底的制造方法，其中所述载体层进一步包括第三图案化金属层和承载层，所述第三图案化金属层邻接于所述第二电介质层，所述承载层邻接于所述第三图案化金属层。
13.一种半导体衬底的制造方法，其包含以下步骤：
提供衬底，所述衬底包含：
第一图案化金属层；
第二图案化金属层，其位于所述第一图案化金属层下方；
电介质层，所述电介质层位于所述第一图案化金属层与所述第二图案化金属层之间并且包覆所述第二图案化金属层，所述电介质层具有多个第一开口以暴露所述第二图案化金属层，所述电介质层包括至少一个导通孔，所述至少一个导通孔从所述第一图案化金属层延伸到所述第二图案化金属层，所述第一图案化金属层与所述第二图案化金属层是通过所述至少一个导通孔电连接；以及
在所述电介质层上提供载体层，所述载体层具有多个第二开口，所述第二开口的位置与所述第一开口的位置实质上相对应。
14.根据权利要求13所述的半导体衬底的制造方法，其中所述载体层进一步包括第三图案化金属层和承载层，所述第三图案化金属层邻接于所述电介质层，所述承载层邻接于所述第三图案化金属层。
15.一种半导体封装结构的制造方法，其包含以下步骤：
提供半导体衬底，所述半导体衬底包含：
第一图案化金属层；
第二图案化金属层，其位于所述第一图案化金属层下方；
第一电介质层，所述第一电介质层位于所述第一图案化金属层与所述第二图案化金属层之间并且包括至少一个导通孔，所述至少一个导通孔从所述第一图案化金属层延伸到所述第二图案化金属层，所述第一图案化金属层与所述第二图案化金属层是通过所述至少一个导通孔电连接；
第二电介质层，其邻接于所述第一电介质层且包覆所述第二图案化金属层，并且所述第二电介质层具有多个第一开口以暴露所述第二图案化金属层；以及
载体层，其邻接于所述第二电介质层并具有多个第二开口，所述第二开口的位置与所述第一开口的位置实质上相对应；
将裸片接合到所述第一图案化金属层；以及
去除所述载体层。
16.根据权利要求15所述的半导体封装结构的制造方法，其中所述载体层进一步包括第三图案化金属层和承载层，所述第三图案化金属层邻接于所述第二电介质层，所述承载层邻接于所述第三图案化金属层。
17.一种半导体封装结构的制造方法，其包含以下步骤：
提供半导体衬底，所述半导体衬底包含：
第一图案化金属层；
第二图案化金属层，其位于所述第一图案化金属层下方；
电介质层，所述电介质层位于所述第一图案化金属层与所述第二图案化金属层之间并且包覆所述第二图案化金属层，所述电介质层具有多个第一开口以暴露所述第二图案化金属层，所述电介质层包括至少一个导通孔，所述至少一个导通孔从所述第一图案化金属层延伸到所述第二图案化金属层，所述第一图案化金属层与所述第二图案化金属层是通过所述至少一个导通孔电连接；以及
载体层，其邻接于所述电介质层并具有多个第二开口，所述第二开口的位置与所述第一开口的位置实质上相对应；
将裸片接合到所述第一图案化金属层；以及
去除所述载体层。
18.根据权利要求17所述的半导体封装结构的制造方法，其中所述载体层进一步包括第三图案化金属层和承载层，所述第三图案化金属层邻接于所述电介质层，所述承载层邻接于所述第三图案化金属层。
19.一种半导体封装结构，其包含：
半导体衬底，其包含：
第一图案化金属层；
第二图案化金属层，其位于所述第一图案化金属层下方；
第一电介质层，所述第一电介质层位于所述第一图案化金属层与所述第二图案化金属层之间并且包括至少一个导通孔，所述至少一个导通孔从所述第一图案化金属层延伸到所述第二图案化金属层，所述第一图案化金属层与所述第二图案化金属层是通过所述至少一个导通孔电连接；
第二电介质层，其邻接于所述第一电介质层且包覆所述第二图案化金属层，并且所述第二电介质层具有多个第一开口以暴露所述第二图案化金属层，其中，所述第二电介质层的表面为粗糙表面；以及
裸片，其电连接到所述第一图案化金属层。
20.根据权利要求19所述的半导体封装结构，其中所述第二电介质层的表面粗糙度大于0.15微米。
21.一种半导体封装结构，其包含：
半导体衬底，其包含：
第一图案化金属层；
第二图案化金属层，其位于所述第一图案化金属层下方；
电介质层，所述电介质层位于所述第一图案化金属层与所述第二图案化金属层之间并且包覆所述第二图案化金属层，所述电介质层具有多个第一开口以暴露所述第二图案化金属层，所述电介质层包括至少一个导通孔，所述至少一个导通孔从所述第一图案化金属层延伸到所述第二图案化金属层，所述第一图案化金属层与所述第二图案化金属层是通过所述至少一个导通孔电连接，其中所述电介质层的表面为粗糙表面；以及
裸片，其电连接到所述第一图案化金属层。
22.根据权利要求21所述的半导体封装结构，其中所述电介质层的表面粗糙度大于0.15微米。
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