KR20120096024A - 배선용 전자 부품 및 그 제조 방법 - Google Patents

배선용 전자 부품 및 그 제조 방법 Download PDF

Info

Publication number
KR20120096024A
KR20120096024A KR1020127016108A KR20127016108A KR20120096024A KR 20120096024 A KR20120096024 A KR 20120096024A KR 1020127016108 A KR1020127016108 A KR 1020127016108A KR 20127016108 A KR20127016108 A KR 20127016108A KR 20120096024 A KR20120096024 A KR 20120096024A
Authority
KR
South Korea
Prior art keywords
wiring
vertical
electronic component
horizontal
substrate
Prior art date
Application number
KR1020127016108A
Other languages
English (en)
Inventor
마사미치 이시하라
미노루 에노모토
시게루 노무라
Original Assignee
고쿠리츠 다이가쿠 호진 큐슈 코교 다이가쿠
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 고쿠리츠 다이가쿠 호진 큐슈 코교 다이가쿠 filed Critical 고쿠리츠 다이가쿠 호진 큐슈 코교 다이가쿠
Publication of KR20120096024A publication Critical patent/KR20120096024A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T156/00—Adhesive bonding and miscellaneous chemical manufacture
    • Y10T156/10—Methods of surface bonding and/or assembly therefor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T156/00—Adhesive bonding and miscellaneous chemical manufacture
    • Y10T156/10—Methods of surface bonding and/or assembly therefor
    • Y10T156/1052—Methods of surface bonding and/or assembly therefor with cutting, punching, tearing or severing

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 양면 전극 패키지(DFP)나 웨이퍼 레벨 칩 사이즈 패키지(WLCSP)의 추가 공정으로서 구조 형성되는 수직 배선이나 재배선을 부품으로 하여 집약시키고, 또한 그 때에, 제조 공정을 보다 간소화하여 코스트 저감을 실현한다. 배선용 전자 부품은 반도체 칩을 포함하는 회로 소자를 배치하고, 상기 회로 소자로부터 수직 배선 및 수평 배선을 개재하여 외부 전극에 접속되는 전자 디바이스 패키지에 내장하여 사용된다. 이 배선용 전자 부품은 수평 배선 및 당해 수평 배선에 접속되고 거기로부터 수직 방향으로 연신되는 수직 배선을 구비한 배선 기판과, 수평 배선 및 수직 배선을 구비하고 있는 배선 기판이 물로 박리 가능한 접착제를 사용하여 접착되어 있는 지지판으로 구성된다.

Description

배선용 전자 부품 및 그 제조 방법{INTERCONNECT-USE ELECTRONIC COMPONENT AND METHOD FOR PRODUCING SAME}
본 발명은 반도체 칩을 포함하는 회로 소자를 배치하고, 상기 회로 소자로부터 수직 배선 및 수평 배선을 개재하여 외부 전극에 접속되는 전자 디바이스 패키지에 내장하여 사용하기 위한 배선용 전자 부품 및 그 제조 방법에 관한 것이다.
LSI를 사용한 일렉트닉스 제품의 소형화?고성능화에 따라, 패키지 사이즈의 축소화나 고밀도 실장이 강하게 요구되고 있으며, 여러 가지 실장 패키지 구조가 제안되어 있다. 이 중에서도 고밀도화를 위해 LSI를 적층하는 양면 전극 패키지(이하 DFP라고 약칭한다)나 기판 내에 IC나 LSI를 실장하는 IC 내장 기판이 최근 제안되어 있다. 이들 DFP나 IC 내장 기판은 LSI칩 탑재 기판으로부터 떨어져 다른쪽으로 전극을 취출하거나, 상방 기판에 접속하기 위한 수직 배선, 또는 배선을 위한 수평 배선도 포함시킨 구조가 필요하다. 일반적으로 DFP의 수직 배선은 기판에 미리 만들어 넣은 구조나 수지 봉지후에 수지를 개구하여 도금으로 메우는 방법, 또는 실리콘 기판을 관통시켜 기판의 양측으로 전극을 취출하는 구조가 채용되고 있다. 이와 같이 종래 기술에서는 수직 배선이나 재배선의 형성은 공정이 복잡하여 코스트가 높아지기 쉬운 구조로 되어 있다.
특허문헌 1은 유기 기판을 사용한 IC 내장 기판 구조를 개시한다. 이 IC 내장 기판 구조는 수직 배선으로서 땜납 볼이나 금속 포스트 구조를 들고 있지만, 상하의 기판에는 제조 공정 도중에는 지지판에 상당하는 두꺼운 금속층을 형성하고 있어 상하의 기판을 접속후에 두꺼운 금속층을 제거하는 공정이 필요하다. 이로 인해, 프로세스가 복잡하여 코스트가 높은 요인이 되고 있다.
이러한 문제점을 해결하기 위해서, 특허문헌 2는 양면 전극 패키지(DFP)나 웨이퍼 레벨 칩 사이즈 패키지(이하 WLCSP라고 약칭한다)의 구조 형성을 위한 추가 공정이 되는 수직 배선이나 재배선을 부품으로서 집약시켜 공정을 간소화한 배선용 전자 부품을 개시한다. 도 40a 및 도 40b는 특허문헌 2에 개시된 배선용 전자 부품의 측면 단면도 및 사시도를 각각 도시하고 있다. 이 배선용 전자 부품은 전주(電鑄; electroforming)법을 사용하여, 복수의 수직 배선 및 그것에 접속되는 수평 배선을 도전성 재료의 지지판에 의해 일체로 연결하여 구성된다. 전주법을 사용하여 구성함으로써, 배선용 전자 부품이 전자 디바이스 패키지에 내장된 후의 공정에 있어서, 수평 배선이나 수직 배선과 같은 배선부와 지지판의 박리를 열이나 압력으로 용이하게 박리할 수 있다. 이것에 의해, 복수개의 수직 배선과 수평 배선이 소정의 위치에서 배선된다.
일반적으로, 반도체 제조 프로세스는 LSI를 만들어 넣는 전공정과, 그것을 패키징하는 후공정으로 나뉘어지는데, 후공정 업체로 전공정도 커버할 수 있는 전문 업체는 적다. 종래의 웨이퍼 레벨 칩 사이즈 패키지(WLCSP)와 같은 전자 디바이스 패키지의 제조는 웨이퍼 위에서 재배선이나 수직 배선 도금 등의 처리를 하는 프로세스, 즉 전공정에 가까운 설비를 필요로 하고, 종래의 후공정 설비만으로는 불가능했지만, 특허문헌 2에 개시한 바와 같은 배선용 전자 부품을 사용함으로써, 그 제조를 전문 업체에 맡김으로써 코스트 저감도 실현할 수 있다. 이 부품화에 의해 WLCSP 등은 전공정에 가까운 설비가 필요한 공정을 오프라인으로 부품에 집약할 수 있고, 이것에 의해, 후공정 업체도 큰 투자의 필요없이 참가 가능하게 된다. 그러나, 특허문헌 2에 개시한 바와 같은 배선용 전자 부품은 전주나 도금과 같은 비용적으로 고가인 프로세스를 필요로 한다. 또한, 전주에 의한 경우, 지지판을 박리할 때에 전용의 장치를 필요로 하고, 이 면에서도 공정이 증가하여 코스트 증가의 요인이 되고 있다.
일본 특허공보 제4182140호 일본 공개특허공보 제2009-246104호
본 발명은, 이러한 문제점을 해결하기 위해서, 양면 전극 패키지(DFP)나 웨이퍼 레벨 칩 사이즈 패키지(WLCSP)의 추가 공정으로서 구조 형성되는 수직 배선이나 재배선을 부품으로서 집약시키고, 또한, 그 때에, 제조 공정을 보다 간소화하여 비용 저감을 실현하는 것을 목적으로 하고 있다.
본 발명의 배선용 전자 부품은 반도체 칩을 포함하는 회로 소자를 배치하고, 상기 회로 소자로부터 수직 배선 및 수평 배선을 개재하여 외부 전극에 접속되는 전자 디바이스 패키지에 내장하여 사용된다. 이 배선용 전자 부품은 수평 배선, 및 상기 수평 배선에 접속되고 거기로부터 수직 방향으로 연신되는 수직 배선을 구비한 배선 기재와, 수평 배선 및 수직 배선을 구비하고 있는 배선 기재가 물로 박리 가능한 접착제를 사용하여 접착되어 있는 지지판으로 구성된다.
수평 배선은 배선 기재의 한쪽 면 위에서 수직 배선에 직접 접속되는 내측 배선과, 그 반대면 위에 형성된 외측 배선과, 상기 배선 기재를 관통하여 내측 배선과 외측 배선을 접속하는 비아 배선에 의해 구성된다. 또는, 수평 배선은 배선 기재의 한쪽 면 위에서 수직 배선에 직접 접속되는 내측 배선에 의해 구성된다.
외측 배선을 구비한 배선 기재의 외측에는 솔더 레지스트를 도포하고, 또한 그 위에 지지판이 접착된다. 지지판은 배선 기재에 강성을 부여하여 평탄성을 유지할 수 있는 도전성 또는 절연성의 재료에 의해 형성되고, 또한, 배선 기재는 폴리이미드재 또는 유리 에폭시재에 의해 형성된다.
또한, 본 발명의 배선용 전자 부품의 제조 방법은 배선 기재에 이것을 관통하는 비아 배선을 형성하고, 또한, 이 배선 기재의 내측 및 외측의 각각에 비아 배선에 접속되는 내측 배선 및 외측 배선을 형성하고, 이 내측 배선, 비아 배선, 및 외측 배선에 의해 수평 배선을 구성한다. 내측 배선에 접속되고 거기로부터 수직 방향으로 연신되는 수직 배선을 형성한다. 배선 기재의 외측 배선 형성측에 외부 접속용의 개구 위치를 제외하고, 솔더 레지스트를 도포한다. 상기 솔더 레지스트를 도포한 배선 기재를 수분으로 박리 가능한 접착제를 사용하여 지지판에 접착한다.
또한, 본 발명의 배선용 전자 부품의 제조 방법은 배선 기재면 위에 수평 배선을 형성하고, 수평 배선에 접속되고 거기로부터 수직 방향으로 연신되는 수직 배선을 형성하고, 수평 배선 및 수직 배선을 형성한 배선 기재를 물로 박리 가능한 접착제를 사용하여 지지판에 접착한다.
또한, 본 발명의 배선용 전자 부품의 제조 방법은 수평 배선용 하층 금속과, 수평 배선용 상층 금속과, 수직 배선용 금속으로 이루어지는 적어도 3층의 금속층으로 이루어지는 금속 적층재를 형성한다. 수평 배선용 하층 금속 패턴을 형성하고, 또한, 이 수평 배선용 하층 금속 패턴을 형성한 금속 적층재를 배선 기재 위에 붙인 후, 패터닝을 행함으로써 수직 배선부를 형성한다. 수직 배선부를 마스크로 하여 수평 배선용 상층 금속의 패터닝을 행함으로써, 패터닝한 수평 배선용 하층 금속 및 수평 배선용 상층 금속에 의해 수평 배선부를 형성한다. 이 수직 배선부 및 수평 배선부를 형성한 배선 기재를 물로 박리 가능한 접착제를 사용하여 지지판에 접착한다.
배선 기재의 지지판으로의 접착은 액체상의 접착제를 지지판 위에 필요량을 떨어뜨리거나 또는 도포하고, 자외선 UV의 조사를 행한 후에 가압하고 붙이고 가열함으로써 행한다. 또는 시트상으로 하여 붙이고, 자외선 UV의 조사를 행한 후 가열하여 행한다. 수직 배선은 배선 기재의 내측 배선 형성측에 레지스트를 도포하고, 노광, 현상하여, 수직 배선용의 개구를 형성한 후, 내측 배선을 도금을 위한 전류 패스로서 이용하고, 개구 내를 도금 금속에 의해 메움으로써 형성된다.
이 완성된 배선용 전자 부품은 LSI 또는 수동 부품이 탑재된 기판에 결합하여 사용하지만, 최종적으로는 배선용 전자 부품의 지지판은 박리되어 전자 디바이스 패키지가 완성된다. 이 박리 가능한 접착제는, 예를 들면, 에틸렌글리콜 골격을 가지고 양 말단에 에폭시기를 갖는 에폭시 수지, 프로필렌글리콜 골격을 가지고 양 말단에 에폭시기를 갖는 에폭시 수지, 및, 양이온 중합 개시제를 함유하는 접착제를 사용하면, 수분으로 용이하게 박리할 수 있다. 이 접착제는 수분으로 용이하게 박리할 수 있는 특징에 더하여, 내열성이 우수하다. 전자 부품 장치를 제조하는 과정에서, 예를 들면 땜납 리플로우를 행하는 경우가 있는데, 배선용 전자 부품은 이 리플로우 온도를 거치게 되고, 이 접착제는 리플로우 온도에도 견딜 수 있다. 또한, 마지막에 지지판을 박리할 때에 물을 가열하면 박리 시간을 단축시킬 수도 있다.
또한 지지판은 물로 박리할 수 있기 때문에 스트레스가 거의 가해지지 않아 재이용이 가능해지며, 종래의 지지판은 1회용이었는데 비해, 이 면에서도 비용 저감이 가능해진다.
본 발명에 의하면, 액상 접착제에 의해 배선용 전자 부품의 최종 공정에서 지지판을 붙이기 위해서, 전주와 같은 특별한 노우하우를 필요로 하지 않고, 양면 전극 패키지(DFP)나 웨이퍼 레벨 칩 사이즈 패키지(WLCSP) 또는 IC 내장 기판을 위한 배선용 전자 부품의 제조 공정을 간소화할 수 있고, 또한, 지지판은 물로 박리할 수 있기 때문에, 전용의 박리 장치 등이 불필요해짐으로써, 이 부품을 사용한 전자 디바이스 패키지의 제조 공정이 간결화되어 비용 저감에 기여할 수 있다.
도 1은 본 발명을 구체화하는 배선용 전자 부품의 제 1 예를 도시하는 도면이며, 도 1a 및 도 1b는 1개의 전자 디바이스 패키지를 위한 단체(單體) 패턴의 측면 단면도 및 사시도를 각각 도시하고 있다.
도 2는 배선 기판에 양면 배선을 형성한 상태로 도시하는 도면이다.
도 3은 수직 배선을 형성하기 위한 레지스트의 도포 및 수직 배선용의 개구의 형성을 설명하는 도면이다.
도 4는 개구 내를 도금 금속에 의해 메운 상태로 도시하는 도면이다.
도 5는 수직 배선을 위한 레지스트를 제거한 상태로 도시하는 도면이다.
도 6은 배선 기판 외측으로의 솔더 레지스트의 도포를 설명하는 도면이다.
도 7은 지지판 위로의 접착제 적하를 도시하는 도면이다.
도 8은 자외선 UV의 조사를 설명하는 도면이다.
도 9는 지지판 위에 배선 기판을 붙이기 전의 상태를 도시하는 도면이다.
도 10은 지지판 위에 배선 기판을 붙인 후의 상태를 도시하는 도면이다.
도 11은 본 발명을 구체화하는 배선용 전자 부품의 제 2 예를 도시하는 도면이며, 1개의 전자 디바이스 패키지를 위한 단체 패턴의 측면 단면도이다.
도 12는 하층 금속층 부착의 배선 기판을 도시하는 도면이다.
도 13은 상층 금속층의 가공을 설명하는 도면이다.
도 14는 수직 배선을 형성하기 위한 레지스트의 도포, 및 수직 배선용의 개구의 형성을 설명하는 도면이다.
도 15는 수직 배선의 도금을 행하여 개구 내를 도금 금속으로 메운 상태로 도시하는 도면이다.
도 16은 수직 배선을 위한 레지스트를 제거한 상태로 도시하는 도면이다.
도 17은 하층 금속층의 에칭을 설명하는 도면이다.
도 18은 지지판 위로의 접착제 적하를 설명하는 도면이다.
도 19는 자외선 UV의 조사를 설명하는 도면이다.
도 20은 지지판 위에 배선 기판을 붙이기 전의 상태를 도시하는 도면이다.
도 21은 지지판 위에 배선 기판을 붙인 후의 상태를 도시하는 도면이다.
도 22는 3층의 금속층을 적층한 금속 적층재를 예시하는 도면이다.
도 23은 수평 배선용 하층 금속 패턴 형성을 도시하는 도면이다.
도 24는 금속 적층재를 박막 테이프 위에 붙인 상태로 도시하는 도면이다.
도 25는 수직 배선부의 패터닝을 행한 상태로 도시하는 단면도이다.
도 26은 수평 배선용 상층 금속 패턴 형성을 도시하는 도면이다.
도 27은 지지판 위에 배선 기판을 붙이기 전의 상태를 도시하는 도면이다.
도 28은 완성한 배선용 전자 부품의 제 3 예를 도시하는 단면도이다.
도 29는 다층 유기 기판 위에 LSI칩을 접착하고 또한 접속한 상태로 도시하는 도면이다.
도 30은 다층 유기 기판 위에 배선용 전자 부품의 수직 배선을 고정시키고, 접속한 상태로 도시하는 도면이다.
도 31은 수지 봉지한 상태로 도시하는 도면이다.
도 32는 지지판을 박리한 후의 상태로 도시하는 도면이다.
도 33은 유기 기판의 이면측 및 표면측에 형성한 외부 접속용의 뱀프 전극을 도시하는 도면이다.
도 34는 기판 위에 LSI칩을 접착하고, 또한 접속한 상태로 도시하는 도면이고, 도 34a는 단면도를, 도 34b는 사시도를 도시하고 있다.
도 35는 배선용 전자 부품의 제 2 예를 반도체 LSI칩을 장착한 기판 위에 배치한 상태로 도시하는 도면이다.
도 36은 배선용 전자 부품을 반도체 LSI칩을 장착한 반도체 기판 위에 접속한 상태로 도시하는 도면이다.
도 37은 수지 봉지한 상태로 도시하는 도면이다.
도 38은 지지판을 박리한 후의 상태로 도시하는 도면이다.
도 39는 완성한 전자 디바이스 패키지를 도시하는 단면도이다.
도 40의 40a 및 도 40b는 특허문헌 2에 개시한 배선용 전자 부품을 도시하는 측면 단면도 및 사시도이다.
이하, 예시에 기초하여 본 발명을 설명한다. 도 1은 본 발명을 구체화하는 배선용 전자 부품의 제 1 예를 도시하는 도이며, 도 1a 및 도 1b는 1개의 전자 디바이스 패키지를 위한 단체 패턴의 측면 단면도 및 사시도를 각각 도시하고 있다. 또한, 단체 패턴으로서 예시했지만, 실제 제조에 있어서는 다수개 연결한 상태로 조립되고, 최종 또는 최종 근처의 프로세스에서 개별적으로 나누는 개편화(個片化)가 이루어진다. 도시하는 바와 같이, 배선 기판 위에 수평 배선과, 이것에 접속된 수직 배선을 구비하고 있다. 도시한 예의 수평 배선은 배선 기판의 내측에 형성된 내측 배선과, 그 반대측에 형성된 외측 배선과, 배선 기판을 관통하여 내측 배선과 외측 배선을 접속하는 비아 배선에 의해 구성되어 있다. 이와 같이, 본 명세서에 있어서, 수직 배선이 접속되는 측을 배선 기판의 내측이라고 하고, 그 반대측의 지지판이 접속되는 측을 외측이라고 한다. 배선용 전자 부품이 전자 디바이스 패키지에 내장되었을 때에는, 예를 들면 도 30에 도시하는 바와 같이, 지지판측이 외측이 된다. 이들 내측 배선, 비아 배선, 및 외측 배선에 의해, 수직 배선 위치로부터 배선 기판 외측의 임의의 위치로까지 재배선하는 수평 배선이 구성되어 있다. 이러한 외측 배선을 구비한 배선 기판의 외측에는 솔더 레지스트를 도포하고, 또한 그 위에 온수로 박리 용이한 에틸렌글리콜 골격을 가지고 양 말단에 에폭시기를 갖는 에폭시 수지 A, 프로필렌글리콜 골격을 가지고 양 말단에 에폭시기를 갖는 에폭시 수지 B, 및, 양이온 중합 개시제 C를 함유하는 접착제를 사용하여 지지판이 접착되어 있다. 또한 분자량이 200에서 10,000인 폴리에틸렌글리콜 또는 폴리프로필렌글리콜 D를 첨가해도 좋다. 상기 A, B, C, D의 성분비는 특별히 한정 되는 것은 아니지만, 성분 A를 100중량부로 하면 B가 10 내지 70중량부, D가 10 내지 80중량부이다. 광 양이온 개시제 C는 A와 B의 합계에 대해 0.1에서 10중량부이다. 본 접착제를 박리시킬 때에 접촉시키는 물의 온도는 30 내지 85℃, 특히 바람직하게는, 40에서 80℃이다.
지지판은 배선 기판에 강성을 부여하고, 평탄성을 유지할 수 있는 재료이면, 도전성, 절연성 중 어느 재료, 예를 들면, 평탄도가 양호한 스테인리스판 등을 사용할 수 있다. 이러한 배선 기판은 전자 디바이스 패키지에 내장하여 사용되지만, 그 때, 도시하는 것과 같은 배선 기판이 다수개 연결된 상태로 내장되고, 제조의 최종 또는 최종 근처의 프로세스에서, 개개의 디바이스로 나누는 개편화에 의해 분리된다. 이로 인해, 다수개 연결한 상태로 전자 디바이스 패키지에 내장될 때는, 배선 기판에 어느 정도의 강성을 구비한 지지판이 필요해진다.
다음에, 도 1에 도시하는 것과 같은 배선용 전자 부품의 제조에 관해서, 도 2 내지 도 10을 참조하여 설명한다. 도 2는 배선 기판에 양면 배선을 형성한 상태로 도시하는 도면이다. 배선 기재로서 기능하는 배선 기판은, 예를 들면, 폴리이미드재, 또는 유리 에폭시재(유리 섬유에 에폭시 수지 등을 함침시킨 재료의 프리프레그재)이다. 이 배선 기판에는, 이것을 관통하는 비아 배선을, 예를 들면 구리(Cu)에 의해 형성한다. 또한, 이 배선 기판의 내측 및 외측의 각각에 비아 배선에 접속되는 내측 배선 및 외측 배선을, 예를 들면 구리(Cu)에 의해 형성한다. 이 내측 배선, 비아 배선, 및 외측 배선에 의해 수평 배선이 구성된다.
다음에, 도 3에 도시하는 바와 같이, 수직 배선을 형성하기 위한 레지스트를 도포하고, 노광, 현상하여, 수직 배선용의 개구를 형성한다.
다음에, 도 4에 도시하는 바와 같이, 내측 배선을 도금을 위한 전류 패스로서 이용하여, 수직 배선의 도금을 행하고, 개구 내를 도금 금속(예를 들면, 수평 배선과 동일한 재질의 구리(Cu))에 의해 메운다.
다음에, 도 5에 도시하는 바와 같이, 수직 배선을 위한 레지스트를 제거한다. 이와 같이, 수직 배선은 리소그래피에 의해 형성할 수 있다. 또는, 수직 배선은 수직 배선부를 개구한 마스크(예를 들면 레지스트 마스크나 플라스틱 또는 금속의 재질을 사용한 것)를 도 2 위에 배치하여 개구내를 도전성 페이스트, 예를 들면 구리 페이스트를 사용하여 충전하고, 이렇게 한 후에 보강과 저저항화를 위해 수직 배선 주변을 도금함으로써도 형성된다.
다음에, 도 6에 도시하는 바와 같이, 배선 기판 외측에 솔더 레지스트를 도포하지만, 뱀프 전극(도 33참조)이 형성되는 위치에 개구를 형성한다. 솔더 레지스트는 전자 회로 기판 표면의 특정 영역에 가하는 내열성 피복 재료이며, 예를 들면, 땜납 도포시에 이 부분에 땜납이 부착되지 않도록 커버하는 수지로서 사용되고 있는 주지의 재료이다.
다음에, 배선 기판 외측에 지지판을 접착하여 붙인다. 이를 위해, 우선, 도7에 도시하는 바와 같이, 액체상의 접착제를 스테인리스 SUS 등의 지지판 위에 필요량을 떨어뜨리거나, 또는 도포한다.
다음에, 도 8에 도시하는 바와 같이, 수분으로 박리하는 성능을 발현시키기 위한 자외선 UV의 조사를 행한다. 사용하는 램프는 고압 수은등 또는 메탈할라이드 램프이다. 이 때의 조사량은 365nm 환산으로 1500에서 4500mj이다. 다음에, 접착제를 적하한 지지판 위에 솔더 레지스트 도포 완료된 배선 기판의 위치를 맞추고, 가압하여 붙이고 가열한다. 접착제의 경화를 목적으로 하는 가열 온도는 85도 전후이면 좋다. 또는 시트상으로 하여 배선 기판과 지지판을 붙이고, 자외선 UV의 조사를 행한 후 가열한다. 도 9는 붙이기 전의 상태를 도시하고, 도 10은 붙인 후의 상태를 도시하고 있다. 붙인 후, 액체상의 접착제는 지지판과 배선 기판 사이의 전면(全面)으로 연신된다. 배선 기판에 형성한 솔더 레지스트층에는 외부 전극용의 개구에 의한 수10μ 이상의 요철부가 존재한다. 그 요철을 흡수하기 위해서는 액체가 더 양호하다. 또한, 지지판과 배선 기판의 평행도는 중요하기 때문에, 접착제액 중에 구 형상의 스페이서(예를 들면, 세키스이가가쿠 제조의 미크로펄)를 넣어도 좋다. 스페이서의 크기는 10㎛에서 100㎛ 정도의 크기이다. 접착제 100중량부에 대해 0.01중량부에서 5중량부가 스페이서의 첨가량이다.
이것에 의해, 도 10에 도시하는 바와 같이, 배선용 전자 부품의 제 1 예가 완성된다. 도 1을 참조하여 상술한 것과 동일한 것이다. 사용한 접착제는 굳어진 후에는 수분으로 팽윤되는 성질을 가지고 있다. 구체적으로는 수분에 접촉하면 흡습하여 팽윤된다. 배선용 전자 부품은, 전자 디바이스 패키지에 내장한 후의 공정에서, 수분에 접촉시켜 팽윤시킴으로써, 접착력은 소실되고, 물에 침지하는 것만으로 자기 박리에 이른다. 이 때 물의 온도를 올리면 박리까지의 시간이 짧아진다. 이와 같이, 여기에서 배선 기판 외측에 지지판을 붙이기 위해서 사용한 접착제는 수분으로 박리되기 때문에 부품 제작의 도중 공정에서는 수분에 접촉하지 않는 것이 바람직하다. 이를 위해 수평 배선이나 수직 배선의 가공후의 마지막에 붙이는 것이 바람직하다.
더욱 박리를 용이하게 하기 위해서 미리 지지판의 표리 양면에 접착제를 도포 또는 침지하고, UV 조사 후에 가열 건조시킨 것을 사용해도 좋다. 이것은 수지 봉지시에(도 31 참조), 지지판의 측면으로 봉지 수지가 돌아 들어간 경우, 접착제가 표면에 노출되지 않아 박리시에 수분에 접촉하지 않을 가능성이 생기고, 그것을 회피하기 위해서이다. 즉, 지지판의 측면이나 상면도 박리 용이한 접착제로 덮어 둠으로써, 봉지 수지가 지지판의 측면이나 일부 상면에 돌아 들어가도, 반드시 물에 접촉하는 면이 확보되어 박리를 용이하게 하기 때문이다.
도 11은 본 발명을 구체화하는 배선용 전자 부품의 제 2 예를 도시하는 도면이며, 1개의 전자 디바이스 패키지를 위한 단체 패턴의 측면 단면도이다. 도시한 배선용 전자 부품의 제 2 예는, 제 1 예와 같이, 배선 기판의 내측에 내측 배선을 구비하고 있지만, 그 외측에는 외측 배선을 구비하고 있지 않은 점에서, 제 1 예와는 상이하다. 즉, 수평 배선은 내측 배선만으로 구성되어 있다. 내측 배선에는, 제 1 예와 같이, 수직 배선이 접속되어 있다. 이러한 배선 기판의 외측에는, 제 1 예와 같이, 온수로 박리 용이한 접착제를 사용하여, 지지판이 접착되어 있다.
다음에, 도 11에 도시하는 것과 같은 배선용 전자 부품의 제조에 관해서, 도 12 내지 도 21을 참조하여 설명한다. 우선, 도 12에 예시하는 바와 같이, 하층 금속층을 형성한 배선 기판(예를 들면, 구리박 부착 폴리이미드 기판)을 사용한다.
다음에, 도 13에 도시하는 바와 같이, 구리박(하층 금속층) 위에 그것과는 상이한 재질의 다른 상층 금속층(예를 들면, 구리박에 대해서는 니켈(Ni))을 가공한다. 이 상층 금속층은, 후술하는 바와 같이, 하층의 구리박의 에칭용 마스크로서 사용할 수 있는 것이면 양호하며, 하층 금속과 상층 금속의 조합은, 예시한 구리와 니켈의 조합 이외에도, 예를 들면 Cu와 Au, Ag나 Cr과 Cu, Cr과 Ni 등 선택 에칭성이 높은 재료의 조합이면 좋다.
상층 금속층의 가공은, 이하의 수직 배선 형성 프로세스와 같이 하여, 하층 금속층(구리박) 위에 레지스트를 도포하고, 노광하고, 현상하여 레지스트에 수평 배선 패턴의 개구를 형성하고, 또한 하층 금속층을 도금을 위한 전류 패스로서 이용하고, 도금에 의해 개구 내를 금속에 의해 메움으로써 행할 수 있다. 이 단계에서, 배선 기판에 뱀프 전극(도 39참조)을 위해 미리 개구해 두어도 좋다.
다음에, 도 14에 도시하는 바와 같이, 수직 배선을 형성하기 위한 레지스트를 도포하고, 노광하고, 현상하여 수직 배선용의 개구를 형성한다.
다음에, 도 15에 도시하는 바와 같이, 상층 금속층을 도금을 위한 전류 패스로서 이용하고, 수직 배선의 도금을 행하여, 개구 내를 도금 금속(예를 들면, 상층 금속과 동일한 니켈(Ni))으로 메운다.
다음에, 도 16에 도시하는 바와 같이, 수직 배선을 위한 레지스트를 제거한다.
다음에, 도 17에 도시하는 바와 같이, 상층 금속층 패턴을 마스크로 하여 하층 금속층의 에칭을 행한다. 에칭액을 선택함으로써, 수직 배선용 금속 또는 상층 금속을 에칭하지 않고, 하층 금속층만을 에칭하는 것이 가능하다. 결과적으로, 하층 금속층과 상층 금속층의 양쪽의 패턴은 완전히 동일한 패턴이 되고, 중첩되는 형태가 되며, 이 양자에 의해 내측 배선(수평 배선)이 구성된다.
다음에, 배선 기판 외측에 지지판을 접착하여 붙인다. 이를 위해, 우선, 도 18에 도시하는 바와 같이, 액체상의 접착제를 스테인리스 SUS 등의 지지판 위에 필요량을 떨어뜨리거나, 또는 도포한다.
다음에, 도 19에 도시하는 바와 같이, 자외선 UV의 조사를 행한다.
다음에, 도 20에 도시하는 바와 같이, 접착제를 적하한 지지판 위에 도 17에 도시하는 바와 같이 형성된 배선 기판의 위치를 맞추고, 가압하여 붙이고 가열한다. 또는, 시트상으로 하여 붙이고, 자외선 UV의 조사를 행한 후 가열한다. 도 20은 붙이기 전의 상태를 도시하고, 도 21은 붙인 후의 상태를 도시하고 있다. 액체상의 접착제는 지지판과 배선 기판 사이의 전면(全面)으로 연신된다.
이것에 의해, 도 21에 도시하는 바와 같이, 배선용 전자 부품의 제 2 예가 완성된다. 이것은 도 11을 참조하여 상술한 것과 동일한 것이다. 여기에서 사용한 접착제는 제 1 예에 있어서 설명한 것과 동일한 것이며, 온수로 박리 용이한 접착제이다.
다음에, 본 발명을 구체화하는 배선용 전자 부품의 제 3 예의 제조에 관해서, 도 22 내지 도 28을 참조하여 순차 설명한다. 도 22에 도시하는 바와 같이, 우선, 수평 배선용 하층 금속(예를 들면, 박막 구리)과, 수평 배선용 상층 금속(예를 들면, 박막 니켈)과, 수직 배선용 금속(예를 들면, 후막(厚膜) 구리)으로 이루어지는 적어도 3층의 금속층으로 이루어지는 금속 적층재를 형성한다. 이것은, 예를 들면, 3층의 금속층을 붙여 형성한 클래드재이다. 클래드재란, 주지와 같이, 상이한 종류의 금속을 압접 가공에 의해 붙인 재료를 말한다. 이러한 금속 적층재는 클래드재로 한정하지 않고, 예를 들면, 도금에 의해 적층한 금속 적층재와 같이, 3층의 금속층을 일체로 적층한 것이면, 어떤 금속 적층재도 사용 가능하다. 수평 배선용 하층 금속 및 수평 배선용 상층 금속은 도전성을 가질 필요가 있는 것에 더하여, 수평 배선용 하층 금속은 수평 배선용 상층 금속의 에칭용 마스크로서 사용할 수 있는 것이면, 수평 배선용 하층 금속과 수평 배선용 상층 금속의 조합은, 예시한 구리와 니켈의 조합 이외에도, 예를 들면 Cu와 Au, Ag나 Cr과 Cu, Cr와 Ni 등 선택 에칭성이 높은 재료의 조합이면 좋다. 또한, 수직 배선용 금속으로서는, 수평 배선용 상층 금속과는 상이한 재질이면, 수평 배선용 하층 금속과 동일해도 문제는 없으며, 예를 들면 구리 등의 도전성 금속이 사용 가능하다. 또한, 수평 배선용 하층 금속과 수평 배선용 상층 금속은 반드시 모두 단일 금속층에 의해 형성할 필요는 없으며, 어느 하나의 표면에 Au나 Ag 등과 같은 도전성이 양호한 금속을 형성하는 것도 가능하다.
도 23은 수평 배선용 하층 금속 패턴 형성을 도시하는 도면이다. 이 하층 금속 패턴 형성은 리소그래피에 의해 행한다. 이 때, 수평 배선용 상층 금속(예를 들면, 니켈)은 수평 배선용 하층 금속(예를 들면, 구리)과는 상이한 에칭 레이트의 금속으로부터 선택된다. 에칭액을 선택함으로써, 수평 배선용 상층 금속을 에칭하지 않고, 수평 배선용 하층 금속만을 에칭하는 것이 가능하다. 또한, 수평 배선용 상층 금속은 에칭 스톱퍼와 같이 기능하기 때문에, 수직 배선용 금속과 수평 배선용 하층 금속이 동일 금속(예를 들면, 구리)으로 형성되어 있어도, 수직 배선용 금속이 에칭되는 경우는 없다.
다음에, 도 24에 도시하는 바와 같이, 하층 금속 패턴을 형성한 금속 적층재를, 배선 기재로서 기능하는 박막 테이프 위에, 접착 강도가 큰 접착제를 사용하여 붙인다. 박막 테이프는 완성 제품(전자 디바이스 패키지)에 있어서 수평 배선부(재배선)를 덮는 보호막으로서 기능한다.
또한, 이 단계에서, 박막 테이프의 뱀프 전극(도 39 참조) 형성 위치를 미리 개구해 두어도 좋다. 또는, 도 39에 도시하는 바와 같이, 이 개구는 패키지 제조 공정 마지막의 땜납 볼(뱀프 전극) 부착 전에 행해도 좋다.
다음에, 도 25에 도시하는 바와 같이, 수직 배선부의 패터닝을 행한다. 수직 배선부의 패터닝은 리소그래피에 의해 행한다. 이로 인해, 수직 배선용 금속의 표면에 수직 배선부 형성용의 레지스트를 도포하고, 패턴을 노광, 현상하고 다시 에칭을 행하여 레지스트를 제거하고, 수직 배선용 금속의 배선 패턴을 완성시킨다. 에칭액을 선택함으로써, 수평 배선용 상층 금속을 에칭하지 않고, 수직 배선용 금속만을 에칭하는 것이 가능하다.
다음에, 도 26에 도시하는 바와 같이, 수평 배선부 상층 금속의 패터닝을 행한다. 수평 배선부 상층 금속의 패터닝은 수직 배선부를 마스크로 하여, 상층 금속의 전면 에칭에 의해 행한다. 이것에 의해 수직 배선부의 직하 이외의 상층 금속은 삭제된다. 수평 배선부는 상기한 바와 같이 패터닝한 하층 금속과, 수직 배선부 직하의 상층 금속에 의해 형성된다.
다음에, 박막 테이프(배선 기재로서 기능) 외측에 지지판을 접착하여 붙인다. 이로 인해, 상기의 제 1 예 및 제 2 예와 같이, 액체상의 접착제를 스테인리스 SUS 등의 지지판 위에 필요량을 떨어뜨리거나, 또는 도포한 후, 자외선 UV의 조사를 행한다. 이 접착제를 적하한 지지판 위에 박막 테이프의 위치를 맞추고, 가압하여 붙이고 가열한다. 또는 시트상으로 하여 붙이고, 자외선 UV의 조사를 행한 후 가열한다. 도 27은 붙이기 전의 상태를 도시하고, 도 28은 붙인 후의 상태를 도시하고 있다. 액체상의 접착제는 지지판과 배선 기판 사이의 전면으로 연신된다. 이것에 의해, 도 28에 도시하는 바와 같이, 배선용 전자 부품의 제 3 예가 완성된다. 여기에서 사용한 접착제는 제 1 예 또는 제 2 예에 있어서 설명한 것과 동일한 것이며, 온수로 박리 용이한 접착제이다. 이 지지판은 전자 디바이스 패키지 제조를 위한 수지 봉지 공정후에 박리하여 제거한다.
이상에서 설명한 바와 같은 본 발명의 배선용 전자 부품은 다양한 전자 디바이스 패키지에 내장하여 사용할 수 있다. 이하, 제 1 예의 배선용 전자 부품을 유기 기판 타입의 전자 디바이스 패키지에 내장한 예를 실시예 1로 하고, 또한, 제 2 예의 배선용 전자 부품을 편면(片面) 배선 기판 타입의 전자 디바이스 패키지에 내장한 예를 실시예 2로서 설명한다. 이들 실시예 1 및 실시예 2 이외에도, 본 발명의 배선용 전자 부품은, 예를 들면, 특허문헌 1에 개시되어 있는 바와 같은 리드프레임 타입의 전자 디바이스 패키지나, 또는 웨이퍼 레벨 칩 사이즈 패키지 등의 다양한 타입의 전자 디바이스 패키지에 내장하여 사용할 수 있다.
실시예 1
도 29 내지 도 33을 참조하여, 제 1 예의 배선용 전자 부품(도 1 참조)을 유기 기판 타입의 전자 디바이스 패키지에 내장한 경우를 예로 하여, 그 제조에 관해서 설명한다. 도 29는 다층 유기 기판 위에 LSI칩을 접착하고 또한 접속한 상태로 도시하는 도면이다. LSI 칩은 다층 유기 기판 위에 다이본드재에 의해 접착하고, 유기 기판의 최상층의 배선 패턴(배선층)과는 본딩 와이어에 의해 접속하는 것으로서 예시하고 있다. 다층 또는 단층 유기 기판의 최상층의 배선 패턴에 본딩 와이어 접속 전극이 되는 본딩용 금속 패드부가 형성되는 동시에, 상기 패드부로의 배선이 형성된다. 이 다층 또는 단층 유기 기판의 내측의 금속 패드부와 LSI칩은 Au 본딩 와이어에 의해 접속된다. 또는, LSI칩은 유기 기판에 대해 플립 칩 본드 접속할 수도 있다(도시 생략).
다층 또는 단층 유기 기판은, 단층 2층 배선 구조나 복수층으로 이루어지는 기판의 각 층에, 각각 배선 패턴을 형성한 후 이들 기판을 붙이고, 필요에 따라 각 층의 배선 패턴을 접속하기 위한 스루홀을 형성한 것이다. 이 스루홀의 내부에는 도체층이 형성되고, 이 도체층이 외측면에 형성된 단면 전극부인 랜드와 접속되어 있다.
도 30은, LSI칩을 접착하고 또한 접속한 다층 유기 기판 위에, 도 1에 도시한 배선용 전자 부품의 수직 배선을 고정시키고, 접속한 상태로 도시하는 도면이다. 수직 배선은 유기 기판의 배선 패턴의 소정의 위치에, 땜납 접속 또는 은 페이스트 등의 도전성 페이스트에 의한 접속 등에 의해, 고정되고 또한 전기적으로 접속된다. 수직 배선이 유기 기판의 배선 패턴 위의 소정의 위치에 배치한 접속 전극용 금속 패드부에 고정된 단계에서는, 전자 디바이스 패키지 전체가 판상의 지지판에 의해 일체로 연결되어 있다.
도 31은 수지 봉지한 상태로 도시하는 도면이다. 일체로 연결되어 있는 배선용 전자 부품의 수직 배선이 고정된 후, 이 상태에서, 유기 기판의 상면은 배선 기판의 하면까지 트랜스퍼 몰드되고, 또는 액상 수지(재질은, 예를 들면 에폭시계)를 사용하여 수지 봉지된다.
도 32는 지지판을 박리한 후의 상태로 도시하는 도면이다. 상기한 바와 같이, 본 발명의 배선용 전자 부품의 지지판은 온수로 용이하게 박리 가능한 접착제를 사용하여 붙여져 있기 때문에, 도 31에 도시하는 구성 전체를 물 또는 온수에 침지하고, 팽윤시킴으로써, 접착력은 소실되고, 지지판은 자기 박리된다. 이 때 물의 온도를 높이면 박리까지의 시간이 짧아진다. 실시예 1에 사용한 접착제의 조성을 표 1에 기재한다.
Figure pct00001
이 단계의 구성에 의해, 완성 제품으로서 사용 가능하다. 이와 같이, 소정의 강성을 갖는 지지판에 의해 일체가 된 배선용 전자 부품을 형성하고, 그리고, 이 전자 부품을 LSI칩이 탑재된 다층 기판에 접속한 후, 지지판과 다층 기판에 수지를 충전하고, 수지가 고화된 후에, 강성을 필요로 하지 않게 된 지지판이 박리된다. 배선용 전자 부품의 솔더 레지스트는 완성 제품의 보호막으로서 기능한다. 솔더 레지스트에 형성되어 있는 개구에 있어서 노출된 외측 배선을 외부 전극으로서 사용할 수 있다.
이 후, 도 33에 도시하는 바와 같이, 유기 기판의 이면측 및 표면측에 있어서는 거기에 형성된 단면 전극부(랜드)에 외부 접속용의 뱀프 전극(외부 전극)을 형성할 수 있다. 이 후, 또한, 칩 개편화를 위한 절단을 행하여, 제품으로서 완성시킨다.
실시예 2
다음에, 도 34 내지 도 39를 참조하여, 제 2 예의 배선용 전자 부품(도 11 참조)을, 편면 배선 기판 타입의 전자 디바이스 패키지에 내장한 경우를 예로 하여, 그 제조에 관해서 설명한다. 도 34는 기판 위에 전자 부품으로서 반도체 칩(LSI칩)을 접착하고, 또한 접속한 상태로 도시하는 도면이고, 도 34a는 단면도를, 도 34b는 사시도를 도시하고 있다. 예시의 기판은 상면에 배선층(배선 패턴)을 형성한 실리콘 기판(반도체 기판)으로서 예시하고 있다.
반도체 기판 위에 배선층을 형성하기 위해서, 반도체 기판의 전면에 배선 패턴이 되어야 할 금속의 시드층을 형성한다(예를 들면 스퍼터층 또는 나노 금속 재료를 도막). 이 시드층으로서는, 예를 들면, 구리 도금을 가능하게 하는 금, 은, 구리, 팔라듐박을 사용할 수 있다. 배선층의 패턴은 시드층 위에 레지스트를 도포하고, 패턴을 노광, 현상하여 다시 에칭을 행하고, 레지스트를 제거하여 완성시킨다. 이 시드층 위에 도금에 의해 배선층을 성장시킨다. 또는, 나노 금속 입자로 직접 시드층을 패터닝하여 리소그래피 공정을 생략할 수도 있다. 이 직접 패터닝은 유기 용매 중에 구리 등의 나노 금속 입자를 함유시키고, 그것을 프린터에서 실용되고 있는 잉크젯법으로 원하는 패턴을 그리는 방법이다.
반도체 LSI칩은 기판 위의 배선층과는 플립 칩 본드 접속하는 것으로서 예시하고 있다. 이 플립 칩 본드 접속 대신에, 기판 위의 배선층에 본딩 와이어 접속 전극이 되는 본딩용 금속 패드부를 형성하고, 본딩 와이어에 의해 접속하는 것도 가능하다. 이 경우, 배선층 위의 금속 패드부와 반도체 LSI칩은, 예를 들면, Au 본딩 와이어에 의해 접속된다.
도 35는 상기의 배선용 전자 부품의 제 2 예(도 11 참조)를 반도체 LSI칩을 장착한 기판(도 34 참조) 위에 배치한 상태로 도시하는 도면이다. 또한, 여기에서는, 배선용 전자 부품의 제 2 예를 사용하는 것으로서 설명하지만, 배선용 전자 부품의 제 1 예(도 1 참조) 또는 제 3 예(도 28 참조)도 마찬가지로 사용할 수 있다.
도 36은 배선용 전자 부품을 반도체 LSI칩을 장착한 반도체 기판 위에 접속한 상태로 도시하는 도면이다. 또한, 도시한 바와 같이, 기판측을 이면으로 하고, 그 위에 배치되는 배선용 전자 부품측을 표면이라고 칭한다. 기판 상면에 형성한 배선층의 소정의 위치에는 배선용 전자 부품의 수직 배선이 고정되고, 또한 전기적으로 접속된다. 수직 배선을 고정 및 접속하는 수법으로서는, (1) 초음파에 의한 접합, (2) 은 페이스트 등의 도전성 페이스트에 의한 접속, (3) 땜납 접속, (4) 반도체 기판측에 형성한 접속 전극용 금속 패드부에 오목부를 형성하는 한편, 배선용 전자 부품측은 볼록부를 형성하여 삽입 압착 또는 삽입하여 코킹하는 방법에 의해서 행할 수 있다.
도 37은 수지 봉지한 상태로 도시하는 도면이다. 일체로 연결되어 있는 수직 배선이 배선층의 소정의 위치에 고정된 후, 이 상태에서, 기판의 상면은 지지판의 하면까지 트랜스퍼 몰드되고, 또는 액상 수지(재질은, 예를 들면 에폭시계)를 사용하여 수지 봉지된다.
도 38은 지지판을 박리한 후의 상태로 도시하는 도면이다. 예를 들면, 실시예 1에 관해서 상기한 바와 같이, 도 37에 도시하는 구성 전체를 물 또는 온수에 침지함으로써 지지판을 박리한다. 실시예 2에 사용한 접착제의 조성을 표 2에 기재한다. 이것에 의해 도 38의 상측에 노출된 배선 기판(또는 도 28에 도시하는 박막 테이프)은 완성 제품의 보호막으로서 기능한다. 배선용 전자 부품의 제 1 예(도 1참조)를 사용한 경우에는, 솔더 레지스트가 보호막이 된다.
Figure pct00002
도 39는 완성된 전자 디바이스 패키지를 도시하는 단면도이다. 도 39에 도시하는 바와 같이, 표면측에 있어서는, 보호막(배선 기판)에 구멍을 뚫고, 개구에 의해 노출된 수평 배선과 접속되는 외부 접속용 전극(뱀프 전극)을 형성한다. 이 수평 배선에 의해, 수직 배선 선단과는 상이한 위치에 외부 접속용 전극을 형성할 수 있다.

Claims (19)

  1. 반도체 칩을 포함하는 회로 소자를 배치하고, 상기 회로 소자로부터 수직 배선 및 수평 배선을 개재하여 외부 전극에 접속되는 전자 디바이스 패키지에 내장하여 사용하기 위한 배선용 전자 부품에 있어서,
    상기 수평 배선, 및 상기 수평 배선에 접속되고 거기로부터 수직 방향으로 연신되는 상기 수직 배선을 구비한 배선 기재와,
    상기 수평 배선 및 수직 배선을 구비하고 있는 상기 배선 기재가 물로 박리 가능한 접착제를 사용하여 접착되어 있는 지지판으로 이루어지는 배선용 전자 부품.
  2. 제 1 항에 있어서, 상기 접착제는 에틸렌글리콜 골격을 가지고 양 말단에 에폭시기를 갖는 에폭시 수지, 프로필렌글리콜 골격을 가지고 양 말단에 에폭시기를 갖는 에폭시 수지, 및, 양이온 중합 개시제를 함유하는 배선용 전자 부품.
  3. 제 2 항에 있어서, 상기 에틸렌글리콜 골격을 가지고 양 말단에 에폭시기를 갖는 에폭시 수지를 A, 상기 프로필렌글리콜 골격을 가지고 양 말단에 에폭시기를 갖는 에폭시 수지를 B, 및, 상기 양이온 중합 개시제를 C로 하고, 성분 A를 100중량부로 하면 성분 B가 10 내지 70중량부, 성분 C는 A와 B의 합계에 대해 0.1에서 10중량부 함유하는 배선용 전자 부품.
  4. 제 2 항에 있어서, 상기 수평 배선은 상기 배선 기재의 한쪽 면 위에서 상기 수직 배선에 직접 접속되는 내측 배선과, 그 반대면 위에 형성된 외측 배선과, 상기 배선 기재를 관통하여 상기 내측 배선과 상기 외측 배선을 접속하는 비아 배선에 의해 구성되어 있는 배선용 전자 부품.
  5. 제 2 항에 있어서, 상기 외측 배선을 구비한 상기 배선 기재의 외측에는 솔더 레지스트를 도포하고, 또한 그 위에 상기 지지판이 접착되어 있는 배선용 전자 부품.
  6. 제 2 항에 있어서, 상기 접착제는 막 두께가 필요한 개소에서 일정해지도록 구 형상의 스페이서를 혼입시킨 배선용 전자 부품.
  7. 제 1 항에 있어서, 상기 지지판은 상기 배선 기재에 강성을 부여하여 평탄성을 유지할 수 있는 도전성 또는 절연성의 재료에 의해 형성되고, 또한, 상기 배선 기재는 폴리이미드재 또는 유리 에폭시재에 의해 형성되는 배선용 전자 부품.
  8. 제 1 항에 있어서, 상기 접착제는 상기 지지판의 측면 및 표리 양면에 도포되어 있는 배선용 전자 부품.
  9. 반도체 칩을 포함하는 회로 소자를 배치하고, 상기 회로 소자로부터 수직 배선 및 수평 배선을 개재하여 외부 전극에 접속되는 전자 디바이스 패키지에 내장하여 사용하기 위한 배선용 전자 부품의 제조 방법에 있어서,
    배선 기재에 이것을 관통하는 비아 배선을 형성하고, 또한, 이 배선 기재의 내측 및 외측의 각각에 상기 비아 배선에 접속되는 내측 배선 및 외측 배선을 형성하고, 이 내측 배선, 비아 배선, 및 외측 배선에 의해 상기 수평 배선을 구성하고,
    상기 내측 배선에 접속되고 거기로부터 수직 방향으로 연신되는 상기 수직 배선을 형성하고,
    상기 배선 기재의 최외측 배선 형성측에, 외부 접속용의 개구 위치를 제외하고, 솔더 레지스트를 도포하고,
    상기 솔더 레지스트를 도포한 상기 배선 기재를 물로 박리 가능한 접착제를 사용하여 지지판에 접착하는 것으로 이루어지는 배선용 전자 부품의 제조 방법.
  10. 제 9 항에 있어서, 상기 배선 기재의 상기 지지판으로의 접착은 에틸렌글리콜 골격을 가지고 양 말단에 에폭시기를 갖는 에폭시 수지, 프로필렌글리콜 골격을 가지고 양 말단에 에폭시기를 갖는 에폭시 수지, 및, 양이온 중합 개시제를 함유하는 액체상의 상기 접착제를 지지판 위에 필요량을 떨어뜨리거나 또는 도포하고, 자외선 UV의 조사를 행한 후에 가압하여 붙이거나 또는 붙인 후에 자외선 UV의 조사를 행하고, 가열함으로써 행하는 배선용 전자 부품의 제조 방법.
  11. 제 9 항에 있어서, 상기 수직 배선은, 상기 배선 기재의 내측 배선 형성측에 레지스트를 도포하고, 노광, 현상하여, 수직 배선용의 개구를 형성한 후, 상기 내측 배선을 도금을 위한 전류 패스로서 이용하여, 개구 내를 도금 금속에 의해 메움으로써 형성되는 배선용 전자 부품의 제조 방법.
  12. 제 9 항에 있어서, 또한, 배선층, 및 상기 배선층에 접속된 LSI칩 접속 영역 및 수직 배선 접속 영역을 상면에 가지고, 또한, 상기 LSI칩 접속 영역과의 사이에서 배선한 LSI칩을 상면에 장착한 기판을 구비하고, 또한, 이 기판 위의 상기 수직 배선 접속 영역에 상기 수직 배선을 고정시키고 전기적으로 접속하고, 수지 봉지한 후, 물 또는 온수에 침지하고 상기 접착제를 팽윤시키고 상기 지지판을 박리함으로써 구성되는 전자 디바이스 패키지에 내장하여 사용되는 배선용 전자 부품의 제조 방법.
  13. 반도체 칩을 포함하는 회로 소자를 배치하고, 상기 회로 소자로부터 수직 배선 및 수평 배선을 개재하여 외부 전극에 접속되는 전자 디바이스 패키지에 내장하여 사용하기 위한 배선용 전자 부품의 제조 방법에 있어서,
    배선 기재면 위에 상기 수평 배선을 형성하고,
    상기 수평 배선에 접속되고 거기로부터 수직 방향으로 연신되는 상기 수직 배선을 형성하고,
    상기 수평 배선 및 상기 수직 배선을 형성한 상기 배선 기재를 수분으로 박리 가능한 접착제를 사용하여 지지판에 접착하는 것으로 이루어지는 배선용 전자 부품의 제조 방법.
  14. 제 13 항에 있어서, 상기 수평 배선의 형성을 위해, 상기 배선 기재에 하층 금속층을 형성하고,
    상기 하층 금속층 위에 그것과는 상이한 재질의 상층 금속층을 형성한 후, 상기 상층 금속층을 수평 배선 패턴으로 가공하고,
    상기 수직 배선을 형성한 후, 상기 상층 금속층을 에칭용 마스크로서 사용하여, 상기 하층 금속층의 에칭을 행함으로써, 동일 패턴의 하층 금속층과 상층 금속층의 양자에 의해 상기 수평 배선을 구성하는 배선용 전자 부품의 제조 방법.
  15. 제 13 항에 있어서, 상기 배선 기재의 상기 지지판으로의 접착은 에틸렌글리콜 골격을 가지고 양 말단에 에폭시기를 갖는 에폭시 수지, 프로필렌글리콜 골격을 가지고 양 말단에 에폭시기를 갖는 에폭시 수지, 및, 양이온 중합 개시제를 함유하는 액체상의 상기 접착제를 지지판 위에 필요량을 떨어뜨리거나 또는 도포하고, 자외선 UV의 조사를 행한 후에 가압하여 붙이거나 또는 붙인 후에 자외선 UV의 조사를 행하고, 가열함으로써 행하는 배선용 전자 부품의 제조 방법.
  16. 제 13 항에 있어서, 또한, 배선층, 및 상기 배선층에 접속된 LSI칩 접속 영역 및 수직 배선 접속 영역을 상면에 가지고, 또한, 상기 LSI칩 접속 영역과의 사이에서 배선한 LSI칩을 상면에 장착한 기판을 구비하고, 또한, 이 기판 위의 상기 수직 배선 접속 영역에 상기 수직 배선을 고정시키고 전기적으로 접속하고, 수지 봉지한 후, 물 또는 온수에 침지하고 상기 접착제를 팽윤시켜 상기 지지판을 박리함으로써 구성되는 전자 디바이스 패키지에 내장하여 사용되는 배선용 전자 부품의 제조 방법.
  17. 반도체 칩을 포함하는 회로 소자를 배치하고, 상기 회로 소자로부터 수직 배선 및 수평 배선을 개재하여 외부 전극에 접속되는 전자 디바이스 패키지에 내장하여 사용하기 위한 배선용 전자 부품의 제조 방법에 있어서,
    수평 배선용 하층 금속과, 수평 배선용 상층 금속과, 수직 배선용 금속으로 이루어지는 적어도 3층의 금속층으로 이루어지는 금속 적층재를 형성하고,
    수평 배선용 하층 금속 패턴을 형성하고, 또한, 이 수평 배선용 하층 금속 패턴을 형성한 금속 적층재를 배선 기재 위에 붙인 후, 패터닝을 행함으로써 수직 배선부를 형성하고,
    수직 배선부를 마스크로 하여, 수평 배선용 상층 금속의 패터닝을 행함으로써, 패터닝한 수평 배선용 하층 금속 및 수평 배선용 상층 금속에 의해 수평 배선부를 형성하고,
    상기 수직 배선부 및 수평 배선부를 형성한 상기 배선 기재를 물로 박리 가능한 접착제를 사용하여 지지판에 접착하는 것으로 이루어지는 배선용 전자 부품의 제조 방법.
  18. 제 17 항에 있어서, 상기 배선 기재의 상기 지지판으로의 접착은 에틸렌글리콜 골격을 가지고 양 말단에 에폭시기를 갖는 에폭시 수지, 프로필렌글리콜 골격을 가지고 양 말단에 에폭시기를 갖는 에폭시 수지, 및, 양이온 중합 개시제를 함유하는 액체상의 상기 접착제를 지지판 위에 필요량을 떨어뜨리거나 또는 도포하고, 자외선 UV의 조사를 행한 후에 가압하여 붙이거나 또는 붙인 후에 자외선 UV의 조사를 행하고, 가열함으로써 행하는 배선용 전자 부품의 제조 방법.
  19. 제 17 항에 있어서, 또한, 배선층, 및 상기 배선층에 접속된 LSI칩 접속 영역 및 수직 배선 접속 영역을 상면에 가지고, 또한, 상기 LSI칩 접속 영역과의 사이에서 배선한 LSI칩을 상면에 장착한 기판을 구비하고, 또한, 이 기판 위의 상기 수직 배선 접속 영역에 상기 수직 배선을 고정시켜 전기적으로 접속하고, 수지 봉지한 후, 물 또는 온수에 침지하고 상기 접착제를 팽윤시켜 상기 지지판을 박리함으로써 구성되는 전자 디바이스 패키지에 내장하여 사용되는 배선용 전자 부품의 제조 방법.
KR1020127016108A 2009-12-22 2010-11-24 배선용 전자 부품 및 그 제조 방법 KR20120096024A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2009-290235 2009-12-22
JP2009290235A JP5665020B2 (ja) 2009-12-22 2009-12-22 配線用電子部品の製造方法

Publications (1)

Publication Number Publication Date
KR20120096024A true KR20120096024A (ko) 2012-08-29

Family

ID=44195425

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020127016108A KR20120096024A (ko) 2009-12-22 2010-11-24 배선용 전자 부품 및 그 제조 방법

Country Status (5)

Country Link
US (1) US8952261B2 (ko)
JP (1) JP5665020B2 (ko)
KR (1) KR20120096024A (ko)
TW (1) TW201145466A (ko)
WO (1) WO2011077886A1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5801685B2 (ja) * 2011-10-24 2015-10-28 新光電気工業株式会社 配線基板、発光装置及び配線基板の製造方法
US9601467B1 (en) * 2015-09-03 2017-03-21 Invensas Corporation Microelectronic package with horizontal and vertical interconnections
US9806052B2 (en) * 2015-09-15 2017-10-31 Qualcomm Incorporated Semiconductor package interconnect
KR101792381B1 (ko) * 2016-01-04 2017-11-01 삼성전기주식회사 전자부품 및 그 제조방법
TWI618157B (zh) * 2016-11-02 2018-03-11 Shinkawa Kk Electronic component mounting device
CN110027902B (zh) * 2018-01-12 2021-02-12 神讯电脑(昆山)有限公司 触控面板真空吸附装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63153814A (ja) * 1986-07-09 1988-06-27 F S K Kk ウエハ貼着用粘着シ−ト
DE3787680T2 (de) 1986-07-09 1994-03-10 Lintec Corp Klebestreifen zum Kleben von Plättchen.
JPH04182140A (ja) 1990-11-16 1992-06-29 Seiko Epson Corp インクジェット記録装置
JP3772066B2 (ja) * 2000-03-09 2006-05-10 沖電気工業株式会社 半導体装置
TW550997B (en) * 2001-10-18 2003-09-01 Matsushita Electric Ind Co Ltd Module with built-in components and the manufacturing method thereof
JP3861669B2 (ja) * 2001-11-22 2006-12-20 ソニー株式会社 マルチチップ回路モジュールの製造方法
JP4731809B2 (ja) * 2002-12-17 2011-07-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6881975B2 (en) 2002-12-17 2005-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US7141884B2 (en) * 2003-07-03 2006-11-28 Matsushita Electric Industrial Co., Ltd. Module with a built-in semiconductor and method for producing the same
JP2006165252A (ja) * 2004-12-07 2006-06-22 Shinko Electric Ind Co Ltd チップ内蔵基板の製造方法
JP4682645B2 (ja) * 2005-02-28 2011-05-11 セイコーエプソン株式会社 半導体装置の製造方法及び電子機器
KR100892935B1 (ko) 2005-12-14 2009-04-09 신꼬오덴기 고교 가부시키가이샤 칩 내장 기판 및 칩 내장 기판의 제조방법
JP4610515B2 (ja) * 2006-04-21 2011-01-12 株式会社半導体エネルギー研究所 剥離方法
JP5690466B2 (ja) * 2008-01-31 2015-03-25 インヴェンサス・コーポレイション 半導体チップパッケージの製造方法
JP2009246104A (ja) * 2008-03-31 2009-10-22 Kyushu Institute Of Technology 配線用電子部品及びその製造方法
JP5512992B2 (ja) * 2009-03-27 2014-06-04 国立大学法人 鹿児島大学 ヒートシンク一体化パッケージ及びその製造方法
US8597983B2 (en) * 2011-11-18 2013-12-03 Freescale Semiconductor, Inc. Semiconductor device packaging having substrate with pre-encapsulation through via formation

Also Published As

Publication number Publication date
JP2011134747A (ja) 2011-07-07
JP5665020B2 (ja) 2015-02-04
US20120261169A1 (en) 2012-10-18
WO2011077886A1 (ja) 2011-06-30
US8952261B2 (en) 2015-02-10
TW201145466A (en) 2011-12-16

Similar Documents

Publication Publication Date Title
US6706564B2 (en) Method for fabricating semiconductor package and semiconductor package
CN104332417B (zh) 内埋式半导体封装件的制作方法
KR101730344B1 (ko) 칩 패키지
CN103871998B (zh) 单层无芯基板
EP2592915A1 (en) Laminated wiring board and manufacturing method for same
US20110001245A1 (en) Semiconductor device including sealing film for encapsulating semiconductor chip and projection electrodes and manufacturing method thereof
US7936061B2 (en) Semiconductor device and method of manufacturing the same
KR20120096024A (ko) 배선용 전자 부품 및 그 제조 방법
JP2017034059A (ja) プリント配線板、半導体パッケージおよびプリント配線板の製造方法
JP4446772B2 (ja) 回路装置およびその製造方法
JP5599860B2 (ja) 半導体パッケージ基板の製造方法
JP2009260165A (ja) 半導体装置
KR101324223B1 (ko) 리드 프레임의 제조방법
JP5429890B2 (ja) 配線用電子部品及びその製造方法、並びに該配線用電子部品を組み込んで用いる電子デバイスパッケージ及びその製造方法
JP7257463B2 (ja) 埋め込み構造およびその作製方法ならびに基板
CN215266272U (zh) 基于铜箔载板的高散热板级扇出封装结构
JP5491722B2 (ja) 半導体装置パッケージ構造及びその製造方法
US20090309208A1 (en) Semiconductor device and method of manufacturing the same
KR20100107936A (ko) 박형 패키지 기판 제조 방법
CN113327900A (zh) 基于铜箔载板的高散热板级扇出封装结构及其制备方法
WO2010058595A1 (ja) 配線用電子部品及びその製造方法、並びに該配線用電子部品を組み込んで用いる電子デバイスパッケージ及びその製造方法
JP5982414B2 (ja) 半導体装置パッケージ構造及びその製造方法
KR101231443B1 (ko) 인쇄회로기판 및 그의 제조 방법
JP2012015546A (ja) 半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
NORF Unpaid initial registration fee