CN105304602A - 半导体衬底、半导体封装结构及其制造方法 - Google Patents

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CN105304602A CN201410344399.5A CN201410344399A CN105304602A CN 105304602 A CN105304602 A CN 105304602A CN 201410344399 A CN201410344399 A CN 201410344399A CN 105304602 A CN105304602 A CN 105304602A
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Abstract

本发明涉及一种半导体衬底、半导体封装结构及其制造方法。半导体衬底包含第一介电层、多个接垫、图案化金属层以及第二介电层。第一介电层具有多个开口。每一接垫分别安置于每一开口中。每一接垫具有第一表面和相对于第一表面的第二表面。第一表面的面积小于第二表面的面积。每一开口显露第二表面。图案化金属层安置于第一介电层上并延伸到多个开口中以接触多个接垫的第一表面。第二介电层包覆且显露部分图案化金属层。

Description

半导体衬底、半导体封装结构及其制造方法
技术领域
本发明涉及一种半导体衬底、半导体封装结构及其制造方法。
背景技术
半导体衬底多使用预浸合成纤维(Pre-pregnatedcompositefibers/Prepreg/P.P.)作为介电层的材料。由于预浸合成纤维的主要成分是树脂和玻璃纤维，因此在设计上需要相对较厚的介电层以维持半导体衬底的结构强度，因此衬底的厚度相对较大，例如具有110～120微米(μm)的衬底厚度。
另外，可使用激光钻孔技术在由预浸合成纤维组成的介电层中形成导通孔(via)。然而，激光钻孔的设备相对较为昂贵且制造过程也需要相对较久的时间。
可使用电镀技术在衬底中形成接垫(ballpad)以电连接外部电路元件。电镀过程一般需要相对较长的时间，且使用的电镀液的成本也相对较高。此外，电流大小、电镀面积等参数的控制也会影响形成的接垫的高度。未精准地控制上述参数的情况下可能导致接垫的高度不平均而无法达成接垫共平面(coplanarity)的要求，进而影响后续封装结构的质量。
发明内容
本发明的实施例涉及一种半导体衬底。半导体衬底包含第一介电层，所述第一介电层具有多个开口；多个接垫，每一所述多个接垫分别位于每一所述多个开口中，且所述多个接垫具有第一表面和相对于所述第一表面的第二表面，所述第一表面的面积小于所述第二表面的面积，所述多个开口显露所述第二表面；图案化金属层，所述图案化金属层位于所述第一介电层上并延伸到所述多个开口中以接触所述多个接垫的第一表面；以及第二介电层，所述第二介电层包覆且显露部分所述图案化金属层。
本发明的另一实施例涉及一种半导体衬底。半导体衬底包含多个接垫，所述多个接垫具有第一表面和相对于所述第一表面的第二表面，所述第一表面的面积小于所述第二表面的面积；图案化金属层，所述图案化金属层位于所述多个接垫上方且部分所述图案化金属层接触所述多个接垫的第一表面；以及介电层，所述介电层包覆所述图案化金属层以及所述多个接垫，且所述介电层显露部分所述图案化金属层以及所述多个接垫的第二表面。
本发明的另一实施例涉及一种半导体衬底。半导体衬底包含第一介电层，所述第一介电层具有多个开口、上表面以及相对于所述上表面的下表面；多个接垫，每一所述多个接垫分别位于每一所述多个开口中，且每一所述多个接垫具有第一表面和相对于所述第一表面的第二表面，所述多个接垫的第一表面与所述第一介电层的下表面间的距离相同，所述多个开口显露所述第二表面；图案化金属层，所述图案化金属层位于所述第一介电层上并延伸到所述多个开口中以接触所述多个接垫的第一表面；以及第二介电层，所述第二介电层包覆且显露部分所述图案化金属层。
本发明的另一实施例涉及一种半导体衬底。半导体衬底包含多个接垫，每一所述多个接垫具有第一表面和相对于所述第一表面的第二表面；图案化金属层，所述图案化金属层位于所述多个接垫上方且部分所述图案化金属层接触所述多个接垫的第一表面；以及介电层，所述介电层具有下表面，所述介电层包覆所述图案化金属层以及所述多个接垫，且所述介电层显露部分所述图案化金属层以及所述多个接垫的第二表面，所述多个接垫的第一表面与所述介电层的下表面间的距离相同。
本发明的另一实施例涉及一种半导体衬底。半导体衬底包含第一介电层，所述第一介电层具有多个开口；多个接垫，每一所述多个接垫分别位于每一所述多个开口中，且每一所述多个接垫具有第一表面和相对于所述第一表面的第二表面，所述多个接垫的第一表面和第二表面间的距离为所述接垫的高度，不同接垫的高度差小于预定值，所述多个开口显露所述第二表面；图案化金属层，所述图案化金属层位于所述第一介电层上并延伸到所述多个开口中以接触所述多个接垫的第一表面；以及第二介电层，所述第二介电层包覆且显露部分所述图案化金属层。
本发明的另一实施例涉及一种半导体衬底。半导体衬底包含多个接垫，每一所述多个接垫具有第一表面和相对于所述第一表面的第二表面；图案化金属层，所述图案化金属层位于所述多个接垫上方且部分所述图案化金属层接触所述多个接垫的第一表面；以及介电层，所述介电层具有下表面，所述介电层包覆所述图案化金属层以及所述多个接垫，且所述介电层显露部分所述图案化金属层以及所述多个接垫的第二表面，每一所述多个接垫的第一表面和第二表面间的距离为所述接垫的高度，不同接垫的高度差小于预定值。
本发明的另一实施例涉及一种半导体衬底。半导体衬底包含第一图案化金属层，第一图案化金属层具有第一表面和相对于所述第一表面的第二表面；第一介电层，所述第一介电层具有上表面以及相对于所述上表面的下表面，所述第一介电层位于所述第一图案化金属层上且具有多个开口以显露部分所述第一表面，所述第一图案化金属层被开口显露的第一表面与所述第一介电层的下表面间的距离相同；第二图案化金属层，所述第二图案化金属层位于所述第一介电层上并延伸到所述多个开口中以接触所述第一图案化金属层的第一表面；以及第二介电层，所述第二介电层包覆且显露部分所述第二图案化金属层。
本发明的另一实施例涉及一种半导体衬底。半导体衬底包含第一图案化金属层，第一图案化金属层具有第一表面和相对于所述第一表面的第二表面；第二图案化金属层，所述第二图案化金属层位于所述第一图案化金属层上方且部分所述第二图案化金属层接触所述第一图案化金属层的第一表面；以及介电层，所述介电层具有下表面，所述介电层包覆所述第一图案化金属层以及所述第二图案化金属层，且所述介电层显露部分所述第二图案化金属层，所述第一图案化金属层的第一表面与所述介电层的下表面间的距离相同。
本发明的另一实施例涉及一种半导体衬底。半导体衬底包含第一图案化金属层，第一图案化金属层具有第一表面和相对于所述第一表面的第二表面；第一介电层，所述第一介电层具有上表面以及相对于所述上表面的下表面，所述第一介电层位于所述第一图案化金属层上且具有多个开口以显露部分所述第一表面，各被显露的第一表面和第二表面之间的距离实质上相同；第二图案化金属层，所述第二图案化金属层位于所述第一介电层上并延伸到所述多个开口中以接触所述第一图案化金属层的第一表面；以及第二介电层，所述第二介电层包覆且显露部分所述第二图案化金属层。
本发明的另一实施例涉及一种半导体衬底。半导体衬底包含第一图案化金属层，第一图案化金属层具有第一表面和相对于所述第一表面的第二表面；第二图案化金属层，所述第二图案化金属层位于所述第一图案化金属层上方且部分所述第二图案化金属层接触所述第一图案化金属层的第一表面；以及介电层，所述介电层具有下表面，所述介电层包覆所述第一图案化金属层以及所述第二图案化金属层，且所述介电层显露部分所述第二图案化金属层，各被显露的第一表面和第二表面之间的距离实质上相同。
本发明的另一实施例涉及一种半导体衬底的制造方法。半导体衬底的制造方法包含以下步骤：提供第一导体层，所述第一导体层具有第一表面和第二表面，所述第一表面相对于所述第二表面；从所述第一导体层的第一表面，图案化所述第一导体层以形成第一图案化导体层；在所述第一图案化导体层上方形成第一图案化介电层以显露所述第一图案化导体层的第一表面；以及在所述第一图案化介电层上形成第二图案化导体层，使得部分所述第二图案化导体层接触被显露的所述第一图案化导体层的第一表面。
附图说明
图1为根据本发明的一实施例的半导体衬底的示意图。
图2为根据本发明的另一实施例的半导体衬底的示意图。
图3为根据本发明的一实施例的半导体封装结构的示意图。
图4A到4J为根据本发明的一实施例的半导体封装结构的制造方法的示意图。
图5为根据本发明的另一实施例的半导体衬底的示意图。
具体实施方式
图1为根据本发明的一实施例的半导体衬底的示意图。图1所示的半导体衬底1a可包括多个接垫(ballpad)11"、第一介电层12、图案化金属层13以及第二介电层14。
第一介电层12可包括但不限于感光(photosensitive)材料，例如绿漆、阻(防)焊剂或聚酰亚胺(Polyimide,PI)等。根据本发明的另一实施例，第一介电层12可包括但不限于液态树脂(liquidresin)。第一介电层12可具有多个开口12O。第一介电层12可具有从15微米(μm)到25μm的厚度。第一介电层12具有上表面121以及相对于所述上表面121的下表面122。
每一接垫11"分别位于每一开口12O中。每一接垫11"具有第一表面111'和相对于第一表面111'的第二表面112'。
第一表面111'的面积小于第二表面112'的面积。第一表面111'可为但不限于一圆形表面，且可依需求改变其形状或大小。第二表面112'可为但不限于一圆形表面，且可依需求改变其形状或大小。接垫11"的侧剖面可为但不限于一梯形的轮廓。
所述多个接垫11"的第一表面111'与第一介电层12的下表面122间的距离实质上相同。
第一表面111'和第二表面112'间的距离为所述接垫11"的高度。不同接垫11"的高度差可小于预定值，例如但不限于2μm。
接垫11"可包括但不限于铜或其它金属。接垫11"可具有但不限于从15μm到20μm的厚度。
第一介电层12可包覆接垫11"的侧面以及部分第一表面111'。开口12O可显露接垫11"的第一表面111'。开口12O可显露接垫11"的第二表面112'。
图案化金属层13可包括第一部份图案化金属层131和第二部分图案化金属层132。图案化金属层13位于第一介电层12上并延伸到多个开口12O中以接触多个接垫11"的第一表面111'。第一部份图案化金属层131可接触多个接垫11"的第一表面111'。
图案化金属层13可包括但不限于铜或其它金属。图案化金属层13可具有但不限于从15μm到30μm的厚度。
第二介电层14包覆且显露部分图案化金属层13。第二介电层14包覆第二部分图案化金属层132。第二介电层14显露第一部份图案化金属层131。
第二介电层14的组成材料可与第一介电层12的组成材料相同。第二介电层14可具有从15微米(μm)到30μm的厚度。
图2为根据本发明的另一实施例的半导体衬底的示意图。图2所示的半导体衬底1b可包括多个接垫11"、介电层12'以及图案化金属层13。半导体衬底1b可相同或相似于图1所示的半导体衬底1a，其不同之处在于：半导体衬底1b的介电层12'取代了半导体衬底1a的第一介电层12和第二介电层14。
接垫11"具有第一表面111'和相对于第一表面111'的第二表面112'。
第一表面111'的面积小于第二表面112'的面积。第一表面111'可为但不限于一圆形表面，且可依需求改变其形状或大小。第二表面112'可为但不限于一圆形表面，且可依需求改变其形状或大小。接垫11"的侧剖面可为但不限于一梯形的轮廓。
第一表面111'和第二表面112'之间的距离为所述接垫11"的高度。不同接垫11"的高度差可小于预定值，例如但不限于2μm。
接垫11"可包括但不限于铜或其它金属。接垫11"可具有但不限于从15μm到20μm的厚度。
图案化金属层13可包括第一部份图案化金属层131和第二部分图案化金属层132。
图案化金属层13可包括但不限于铜或其它金属。图案化金属层13可具有但不限于从10μm到30μm的厚度。
图案化金属层13位于接垫11"上方。第二部分图案化金属层132接触多个接垫11"的第一表面111'。
介电层12'包覆第二部分图案化金属层132。介电层12'包覆多个接垫11"。介电层12'包覆接垫11"的侧面以及部分第一表面111'。介电层12'显露第一部分图案化金属层131。介电层12'可显露多个接垫11"的第二表面112'。
介电层12'可包括但不限于感光材料，例如绿漆、阻(防)焊剂或聚酰亚胺等。根据本发明的另一实施例，介电层12'可包括但不限于液态树脂。介电层12'可具有多个开口12O。介电层12'可具有从20微米(μm)到80μm的厚度。介电层12'具有下表面122'。所述多个接垫11"的第一表面111'与介电层12'的下表面122'间的距离相同。
图3为根据本发明的一实施例的半导体封装结构的示意图。如图3所示，半导体封装结构1可包括如图1所示的半导体衬底1a、半导体裸片15、接合导线16、封装体17以及锡球18。
半导体裸片15位于第二介电层14上。半导体裸片15通过接合导线16电连接第一部份图案化金属层131。
封装体17包覆图案化金属层13、第二介电层14、半导体裸片15以及接合导线16。
锡球18位于开口12O且接触接垫11"的第二表面112'。锡球18可通过接垫11"、图案化金属层13以及接合导线16而与半导体裸片15电连接。
虽然图3未绘示，但根据本发明的另一实施例，半导体封装结构1可包括如图2所示的半导体衬底1b、半导体裸片15、接合导线16、封装体17以及锡球18。
半导体裸片15可位于介电层12'上。半导体裸片15通过接合导线16电连接第一部份图案化金属层131。
封装体17包覆图案化金属层13、介电层12'、半导体裸片15以及接合导线16。
锡球18位于开口12O且接触接垫11"的第二表面112'。锡球18可通过接垫11"、图案化金属层13以及接合导线16而与半导体裸片15电连接。
图4A到4J为根据本发明的一实施例的半导体封装结构的制造方法的示意图。
参看图4A，提供载体30，并于载体30上形成金属薄膜31。
载体30可包括但不限于FR4材料。FR4材料可由玻璃布(Wovenglass)和环氧树脂(Epoxy)组成。
可使用但不限于层压(lamination)方式形成金属薄膜31。金属薄膜31可包括但不限于铜或其它金属。金属薄膜31具有但不限于3μm的厚度。
可使用单侧工艺(single-sidedprocess)制造如图4A到4J所示的半导体封装结构。根据本发明的另一实施例，可使用双侧工艺(double-sidedprocess)在载体30的两侧同时制造如图4A到4J所示的半导体封装结构。
参看图4B，可在金属薄膜31上形成金属层11。可使用但不限于层压方式形成金属层11。金属层11可包括但不限于铜或其它金属。金属层11具有但不限于35μm的厚度，只要是用以形成接垫的所需厚度即可。金属层11可具有第一表面111和相对于第一表面111的第二表面112。第二表面112邻接金属薄膜31。
参看图4C，可使用光刻和蚀刻技术，例如但不限于半蚀刻(half-etching)技术，去除部分金属层11而形成图案化金属层11'。图案化金属层11'可具有第一表面111'。第一表面111'可包括高表面111a'、低表面111b'和位于高表面111a'与低表面111b'之间的侧表面111c'。
可在金属层11的第一表面111上形成掩模(mask，未图示)，接着以蚀刻方式去除未被掩模覆盖的金属层11以形成图案化金属层11'。由于接近高表面111a'处的金属层11处于蚀刻环境的时间相对较长，而接近低表面111b'处的金属层11处于蚀刻环境的时间相对较短，因此会造成位于高表面111a'与低表面111b'之间的侧表面111c'的剖面为斜面。
由于高表面111a'被掩模覆盖而未受到蚀刻，因此其表面高度相同于图4B所示的金属层11的第一表面111的表面高度。也就是说，高表面111a'与第二表面112间的垂直距离为35μm。
低表面111b'与第二表面112间的垂直距离可为但不限于10μm。换句话说，高表面111a'与低表面111b'间的垂直距离可为但不限于25μm。
参看图4D，可在图案化金属层11'上形成第一介电层12。可使用但不限于层压方式形成第一介电层12。第一介电层12可包括但不限于感光材料，例如绿漆、阻(防)焊剂或聚酰亚胺等。可使用光学技术，例如曝光技术，在包括感光材料的第一介电层12中形成多个开口或导通孔12O。多个开口12O可显露部分图案化金属层11'的第一表面111'。多个开口12O可显露部分高表面111a'。
根据本发明的另一实施例，第一介电层12可包括但不限于液态树脂。可通过涂布方式将液态树脂涂布到图案化金属层11'的表面以形成第一介电层12。可使用激光钻孔技术在第一介电层12中形成多个开口或导通孔12O。
第一介电层12可具有从15μm到25μm的厚度。第一介电层12具有上表面121以及相对于所述上表面121的下表面122。
参看图4E，可在第一介电层12上形成图案化金属层13。可通过但不限于在曝露出的图案化金属层11'以及第一介电层12的表面形成晶种层(seedlayer，未图示)，接着通过黄光光刻、电镀、去膜以及蚀刻等工艺在晶种层上形成图案化金属层13。图案化金属层13可包括第一部份图案化金属层131和第二部份图案化金属层132。
图案化金属层13可包括但不限于铜或其它金属。图案化金属层13具有从15μm到30μm的厚度。
可在第一介电层12上和开口12O内直接形成图案化金属层13，使得形成于开口12O内的第二部分图案化金属层132与图案化金属层11'的第一表面111'直接接触。
参看图4F，可在第一介电层12上形成第二介电层14以形成半导体衬底1c。可使用但不限于层压方式形成第二介电层14。第二介电层14可包括但不限于感光材料，例如绿漆、阻(防)焊剂或聚酰亚胺等。第二介电层14可包覆第二部分图案化金属层132。可使用光学技术，例如曝光技术，在包括感光材料的第二介电层14中形成多个开口(未标示)以显露第一部份图案化金属层131。
第二介电层14可具有从15μm到30μm的厚度。
在将第二介电层14层压到第一介电层12后，可进行加热步骤而使第二介电层14固化(curing)。如果第一介电层12的组成材料与第二介电层14的组成材料相同，那么固化后的第一介电层12和第二介电层14从组成或结构上可视为同一层介电层，例如图2所示的介电层12'。
由于半导体衬底1c的图案化金属层11'是以蚀刻方式形成，因此和图案化金属层13所接触的第一表面111'与第二表面112的距离相同。或者说，和图案化金属层13所接触的第一表面111'与介电层12的下表面122间的距离相同。半导体衬底1c(不包含载体30和金属薄膜31)具有但不限于60μm的厚度。
参看图4G，可将半导体裸片15固定于第二介电层14上。可使用连接材料，例如但不限于粘胶，将半导体裸片15贴合到第二介电层14上。可使用接合导线16将半导体裸片15电连接到图案化金属层13。可使用接合导线16将半导体裸片15电连接到第一部份图案化金属层131。
参看图4H，可使用封装材料包覆图案化金属层13、第二介电层14、半导体裸片15以及接合导线16以形成封装体17。
参看图4I，可使用机器或其它方式去除图4H所示的载体30以及金属薄膜31。可分别施力于载体30和封装体17上以分离载体30以及金属薄膜31。由于载体30和封装体17的结构较为强韧，因此在分离的过程中不会受到损坏。
参看图4J，可至少使用例如蚀刻的方式去除图4I所示的部分图案化金属层11'。可以蚀刻方式从图案化金属层11'的第二表面112去除部分的图案化金属层11'，以形成多个接垫11"。
由于图4A到4J的步骤，使得接垫11"的侧剖面为梯形。多个接垫11"的第一表面111'与第一介电层12的下表面122间的距离实质上相同。
第一表面111'和第二表面112'间的距离为所述接垫11"的高度。不同接垫11"的高度差可小于预定值，例如但不限于2μm。
接垫11"相对于接垫21具有较好的共面性。
可调整去除的方式，例如延长蚀刻的时间，以去除覆盖第二介电层12的下表面122的图案化金属层11'。接垫11"的下表面112'的水平位置相对高于第一介电层12的下表面122的水平位置。接垫11"的下表面112'会从第一介电层12的下表面122凹陷。
由于接垫11"的第一表面111'和第一介电层12的下表面122的距离相同，因此在工艺中所产生的不同接垫11"的高度的偏差(Deviation)，例如因蚀刻所产生的偏差，可控制在±1μm以内。即，不同接垫11"的第一表面111'和第二表面112'间的距离的差可小于2μm。第二表面112'和下表面122间可具有但不限于从5μm到10μm的距离。
可使用植球技术(ballmount)在开口12O处形成锡球18以形成图3所示的半导体封装结构1。
锡球18位于开口12O且接触接垫11"的第二表面112'。锡球18可通过接垫11"、图案化金属层13以及接合导线16而与半导体裸片15电连接。
图5为根据本发明的另一实施例的半导体衬底的示意图。参看图5，半导体衬底2可包含载体30、金属薄膜31、接垫21、介电层22、图案化金属层23以及介电层24。
半导体衬底2的载体30和金属薄膜31可相似于图4F所示的半导体衬底1c的载体30和金属薄膜31。
介电层22可包括但不限于预浸合成纤维(Pre-pregnatedcompositefibers/Prepreg/P.P.)。介电层22可具有但不限于80μm的厚度。介电层22位于金属薄膜31上且包覆接垫21和图案化金属层23。
部分图案化金属层23接触接垫21。
介电层24位于介电层22上且包覆部分图案化金属层23。介电层24显露部分图案化金属层23。介电层22可具有但不限于40μm的厚度。半导体衬底2(不包含载体30和金属薄膜31)具有但不限于120μm的厚度。
在制造半导体衬底2的过程中，可使用电镀方式形成接垫21，接着将介电层22层压到金属薄膜31，以使介电层22包覆接垫21。
接垫21具有上表面211和下表面212。由于接垫21以电镀方式形成，因此不同接垫21间的高度的误差也相对较大。图5中位于右侧的接垫21的上表面211的水平位置高于位于左侧的接垫21的上表面211的水平位置。由于右侧接垫21高于左侧接垫21，因此位于右侧接垫21上方的介电层22和图案化金属层23的上表面(未标示)会高于位于左侧接垫21上方的介电层22和图案化金属层23的上表面(未标示)。
接垫21可为但不限于一金属圆柱。换句话说，上表面211和下表面212实质上具有相同的面积。接垫21具有实质上垂直的侧表面(未标示)。
此外，由于影响电镀质量的因素不易控制，例如但不限于电镀液PH值、添加剂、电流密度、电流波形、温度或搅拌等因素，容易造成接垫21的高度(即，上表面211和下表面212间的距离)不平均。一般来说，使用电镀技术形成的接垫21高度的误差可能是10μm。也就是说，上表面211和下表面212间的距离的差可能达到10μm。或者，上表面211和介电层22底面间的距离的差可能达到10μm。由于接垫21的上表面211的高度相对较为不平均，因此不仅会影响接垫21的共面性，也会进一步影响封装的半导体衬底2的质量，例如层压介电层22于高度不平均的接垫21上时，介电层22会随着高度不平均的接垫21而具有高低起伏的上表面，进而影响后续介电层22开口的形成(例如，光线可能无法抵达位于较低接垫21(图5左侧)的介电层22与接垫21相接之处而产生曝光不足的问题)以及图案化金属层23的电镀工艺，造成衬底产量不好。接垫21的上表面211的高度相对较为不平均也会遭遇到锡球在接合时常见的问题(solderballjointissue)。
此外，由于介电层22的材质为预浸合成纤维(P.P.)，因此必须使用激光技术钻孔以使图案化金属层23可以延伸到开口中与接垫21电接触。
上述实施例仅为说明本发明的原理及其功效，而不是用以限制本发明。因此，所属领域的技术人员对上述实施例进行修改及变化仍不脱离本发明的精神。本发明的权利范围应如随附权利要求书所列。

Claims (21)

1.一种半导体衬底，其包含：
第一介电层，所述第一介电层具有多个开口；
多个接垫，每一所述多个接垫分别位于每一所述多个开口中，且所述多个接垫具有第一表面和相对于所述第一表面的第二表面，所述第一表面的面积小于所述第二表面的面积，
所述多个开口显露所述第二表面；
图案化金属层，所述图案化金属层位于所述第一介电层上并延伸到所述多个开口中以接触所述多个接垫的第一表面；以及
第二介电层，所述第二介电层包覆且显露部分所述图案化金属层。
2.一种半导体衬底，其包含：
多个接垫，所述多个接垫具有第一表面和相对于所述第一表面的第二表面，所述第一表面的面积小于所述第二表面的面积；
图案化金属层，所述图案化金属层位于所述多个接垫上方且部分所述图案化金属层接触所述多个接垫的第一表面；以及
介电层，所述介电层包覆所述图案化金属层以及所述多个接垫，且所述介电层显露部分所述图案化金属层以及所述多个接垫的第二表面。
3.一种半导体衬底，其包含：
第一介电层，所述第一介电层具有多个开口、上表面以及相对于所述上表面的下表面；
多个接垫，每一所述多个接垫分别位于每一所述多个开口中，且每一所述多个接垫具有第一表面和相对于所述第一表面的第二表面，所述多个接垫的第一表面与所述第一介电层的下表面间的距离相同，所述多个开口显露所述第二表面；
图案化金属层，所述图案化金属层位于所述第一介电层上并延伸到所述多个开口中以接触所述多个接垫的第一表面；以及
第二介电层，所述第二介电层包覆且显露部分所述图案化金属层。
4.一种半导体衬底，其包含：
多个接垫，每一所述多个接垫具有第一表面和相对于所述第一表面的第二表面；
图案化金属层，所述图案化金属层位于所述多个接垫上方且部分所述图案化金属层接触所述多个接垫的第一表面；以及
介电层，所述介电层具有下表面，所述介电层包覆所述图案化金属层以及所述多个接垫，且所述介电层显露部分所述图案化金属层以及所述多个接垫的第二表面，所述多个接垫的第一表面与所述介电层的下表面间的距离相同。
5.一种半导体衬底，其包含：
第一介电层，所述第一介电层具有多个开口；
多个接垫，每一所述多个接垫分别位于每一所述多个开口中，且每一所述多个接垫具有第一表面和相对于所述第一表面的第二表面，所述多个接垫的第一表面和第二表面间的距离为所述接垫的高度，不同接垫的高度差小于预定值，所述多个开口显露所述第二表面；
图案化金属层，所述图案化金属层位于所述第一介电层上并延伸到所述多个开口中以接触所述多个接垫的第一表面；以及
第二介电层，所述第二介电层包覆且显露部分所述图案化金属层。
6.一种半导体衬底，其包含：
多个接垫，每一所述多个接垫具有第一表面和相对于所述第一表面的第二表面；
图案化金属层，所述图案化金属层位于所述多个接垫上方且部分所述图案化金属层接触所述多个接垫的第一表面；以及
介电层，所述介电层具有下表面，所述介电层包覆所述图案化金属层以及所述多个接垫，且所述介电层显露部分所述图案化金属层以及所述多个接垫的第二表面，每一所述多个接垫的第一表面和第二表面间的距离为所述接垫的高度，不同接垫的高度差小于预定值。
7.根据权利要求5或6所述的半导体衬底，其中所述预定值为2μm。
8.一种半导体衬底，其包含：
第一图案化金属层，所述第一图案化金属层具有第一表面和相对于所述第一表面的第二表面；
第一介电层，所述第一介电层具有上表面以及相对于所述上表面的下表面，所述第一介电层位于所述第一图案化金属层上且具有多个开口以显露部分所述第一表面，所述第一图案化金属层被开口显露的第一表面与所述第一介电层的下表面间的距离相同；
第二图案化金属层，所述第二图案化金属层位于所述第一介电层上并延伸到所述多个开口中以接触所述第一图案化金属层的第一表面；以及
第二介电层，所述第二介电层包覆且显露部分所述第二图案化金属层。
9.一种半导体衬底，其包含：
第一图案化金属层，所述第一图案化金属层具有第一表面和相对于所述第一表面的第二表面；
第二图案化金属层，所述第二图案化金属层位于所述第一图案化金属层上方且部分所述第二图案化金属层接触所述第一图案化金属层的第一表面；以及
介电层，所述介电层具有下表面，所述介电层包覆所述第一图案化金属层以及所述第二图案化金属层，且所述介电层显露部分所述第二图案化金属层，所述第一图案化金属层的第一表面与所述介电层的下表面间的距离相同。
10.一种半导体衬底，其包含：
第一图案化金属层，所述第一图案化金属层具有第一表面和相对于所述第一表面的第二表面；
第一介电层，所述第一介电层具有上表面以及相对于所述上表面的下表面，所述第一介电层位于所述第一图案化金属层上且具有多个开口以显露部分所述第一表面，各被显露的第一表面和第二表面之间的距离实质上相同；
第二图案化金属层，所述第二图案化金属层位于所述第一介电层上并延伸到所述多个开口中以接触所述第一图案化金属层的第一表面；以及
第二介电层，所述第二介电层包覆且显露部分所述第二图案化金属层。
11.一种半导体衬底，其包含：
第一图案化金属层，所述第一图案化金属层具有第一表面和相对于所述第一表面的第二表面；
第二图案化金属层，所述第二图案化金属层位于所述第一图案化金属层上方且部分所述第二图案化金属层接触所述第一图案化金属层的第一表面；以及
介电层，所述介电层具有下表面，所述介电层包覆所述第一图案化金属层以及所述第二图案化金属层，且所述介电层显露部分所述第二图案化金属层，各被显露的第一表面和第二表面之间的距离实质上相同。
12.根据权利要求8、9、10或11所述的半导体衬底，其进一步包含金属薄膜，所述金属薄膜邻接于所述第一图案化金属层的第二表面。
13.根据权利要求12所述的半导体衬底，其进一步包含载体，所述载体邻接于所述金属薄膜。
14.一种半导体封装结构，其包括：
根据权利要求1到6所述的半导体衬底；以及
裸片，所述裸片电连接被显露的图案化金属层。
15.一种半导体衬底的制造方法，其包含以下步骤：
提供第一导体层，所述第一导体层具有第一表面和第二表面，所述第一表面相对于所述第二表面；
从所述第一导体层的第一表面，图案化所述第一导体层以形成第一图案化导体层；
在所述第一图案化导体层上方形成第一图案化介电层以显露所述第一图案化导体层的第一表面；以及
在所述第一图案化介电层上形成第二图案化导体层，使得部分所述第二图案化导体层接触被显露的所述第一图案化导体层的第一表面。
16.根据权利要求15所述的半导体衬底的制造方法，其进一步包含提供载体，并在所述载体上形成金属薄膜以便在所述金属薄膜上提供所述第一导体层，且所述第一导体层的第二表面邻接所述金属薄膜。
17.根据权利要求16所述的半导体衬底的制造方法，其进一步包含去除所述载体。
18.一种半导体封装结构的制造方法，其包含以下步骤：
提供根据权利要求1到6所述的半导体衬底；以及
将裸片固接于所述半导体衬底并将所述裸片电连接到显露的图案化金属层。
19.一种半导体封装结构的制造方法，其包含以下步骤：
提供根据权利要求13所述的半导体衬底；以及
将裸片固接于所述半导体衬底并将所述裸片电连接到显露的第二图案化金属层。
20.根据权利要求19所述的半导体封装结构的制造方法，其进一步包含去除所述载体及所述金属薄膜。
21.根据权利要求20所述的半导体衬底的制造方法，其进一步包含从所述第二表面去除部分所述第一图案化导体层。
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