KR100395862B1 - 플립 칩형 반도체 장치 및 플립 칩형 반도체 장치 제조 방법 - Google Patents

플립 칩형 반도체 장치 및 플립 칩형 반도체 장치 제조 방법 Download PDF

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KR100395862B1
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Abstract

평탄한 금속판 상에 다층 배선 구조를 형성하고 그 다음 금속판의 전체 표면을 에칭하여 다층 배선층만을 남긴다. 다층 배선층에 관통 홀 섹션을 가진 절연 기판을 접합시키고, 관통 홀 섹션내로 도전성 접착제를 매립하며, 반도체 칩을 탑재하고 땜납을 접합한다.

Description

플립 칩형 반도체 장치 및 플립 칩형 반도체 장치 제조 방법{FLIP CHIP TYPE SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 칩들이 다층 배선 기판상에 탑재된 플립 칩형(flip chip type)의 반도체 장치 및 이를 제조하는 방법에 관한 것이다. 특히, 본 발명은 저렴한 비용으로 제조할 수 있으며 다층 배선 기판의 배선 패턴 피치(wiring pattern pitch)를 10㎛ 이하로 설정할 수 있는 플립 칩 반도체 장치 및 이를 제조하는 방법에 관한 것이다.
도 1a 및 도 1b는 통상적인 플립 칩형 반도체 장치(101)를 도시한다. 도 1a에 도시한 플립 칩형 반도체 장치에서, 반도체 칩(102)의 주변 섹션 또는 반도체 칩(102)상의 능동 영역에는 영역 어레이 배열로 외부 단자들(도시 안함)이 형성된다. 외부 단자상에는 돌출 범프(bump)(103)가 금속 재료 예를 들어 땜납, Au, Sn-Ag 합금 또는 동종의 것들로 형성된다.
이 플립 칩형 반도체 장치(101)는 도 1b에 도시한 바와 같이 다층 배선 장착 기판(multilayer wiring mounted substrate)(104)상에 장착된다. 다층 배선 장착 기판(104)상에는 전극 패드들이 플립 칩형 반도체 장치(101)의 범프 어레이 패턴과 동일한 패턴을 갖도록 형성된다. 최종 사용자는 플립 칩형 반도체 장치(101)의 범프(103)들이 다층 배선 장착 기판(104)의 전극 패드들에 제각기 정렬되는 상태로 장치(101)를 다층 배선 장착 기판(104)상에 장착시킨다. 땜납을 범프 재료로 사용하는 경우에는, 플럭스(flux)를 사용하는 IR 리플로우(reflow) 단계에 의해 플립 칩형 반도체 장치(101)를 다층 배선 장착 기판(104)상에 장착시킨다.
그러나, 통상적인 플립 칩형 반도체 장치(101)는 다층 배선 장착 기판상의 반도체 장치(101)의 장착 후 장착 신뢰성 요소들 중에서도 특히 온도 사이클 특성이 다층 배선 장착 기판(104)과 플립 칩형 반도체 장치(101) 간의 선형 팽창 계수불일치로 인해서 열화된다는 단점을 가진다. 이러한 단점을 해소시키기 위해 통상적으로 다음과 같은 방안들이 취해져 왔다.
먼저, 다층 배선 장착 기판(104)의 선형 팽창 계수를 실리콘의 선형 팽창 계수에 근접하게 할 목적으로, 고가의 세라믹 재료 예를 들어 AlN, 멀리트(mullite) 또는 유리 세라믹을 사용하여 선형 팽창 계수 불일치를 최소화시킴으로써 장착 신뢰성을 향상시키고자 하였다. 이러한 시도가 장착 신뢰성을 향상시키는 데에는 효과적이기는 하지만 고가의 세라믹 재료는 다층 배선 기판용으로 사용되므로 하이-엔드(high-end) 슈퍼 컴퓨터, 대형 컴퓨터 또는 동종의 것에만 적용가능하다.
최근, 저가이고 선형 팽창 계수가 높은 다층 배선 기판과 반도체 칩 간에 언더-필 수지(under-fill resin)를 배치하는 상태로 플립 칩 반도체 장치를 장착시키는 것에 의해 장착 신뢰도를 향상시킬 수 있는 기법이 제안되었다. 유기 재료의 다층 배선 기판과 반도체 칩 간에 언더-필 수지를 배치하는 것에 의해, 유기 재료의 다층 배선 기판과 반도체 칩 간에 존재하는 범프 접속 부분에 대한 전단력(shearing force)을 분산시킬 수 있다. 이런 식으로, 유기 재료의 다층 배선 기판과 반도체 칩 간에 언더-필 수지를 삽입 배치하는 것에 의해 값싼 유기 재료로 만들어 진 다층 배선 기판을 이용할 수 있다.
그럼에도 불구하고, 이같은 통상적인 기법에 있어서는, 언더-필 수지에 공극이 존재하는 경우나 언더-필 수지와 반도체 칩 간의 경계부 및 유기 재료의 다층 배선 기판과 언더-필 수지 간의 경계부에 있어서의 접합 특성이 양호하지 못한 경우, 제품에 대한 습기를 흡수하는 리플로우 단계에서 상기한 경계부에서 접합 부분이 분리되어 제품에 결함이 생기게 된다. 이러한 이유에서 상기한 통상적인 기법에 의해서는 플립 칩형 반도체 장치의 제조 단가를 낮출 수 없다.
또한, 범프 어레이 패턴의 최단 피치 및 핀의 수 때문에 플립 칩형 반도체 칩 장치에 있어서 유기 재료의 다중 배선 기판용으로 통상 빌드업(buildup) 기판을 사용한다. 이러한 빌드업 기판을 제조하는 방법을 도 2a 내지 도 2f를 참조하여 설명한다.
먼저, 도 2a에 도시한 바와 같이, 절연 유리 에폭시 재료로 만든 코어(core) 기판(110)의 양면에 10㎛ 내지 40㎛의 소정의 두께를 가진 Cu 호일(foil)층(111)을 접합시키고, 이 Cu 호일층에 대해 패터닝을 수행한다. 드릴링 등에 의해 코어 기판(110)내에 홀(hole)을 형성한 후, 그 관통 홀(through hole)에 대해 도금 처리를 수행하여 코어 기판(110)의 양 표면상에 있는 Cu 호일층(111)들을 전기적으로 상호 접속시키기는 관통 홀 섹션(112)을 형성한다. 이 경우, 후속 단계들에서의 프로세스 안정성 및 기판의 질적 안정성을 고려하여 관통 홀 섹션(112)에는 통상 절연성 수지층(113)을 채운다.
다음, 도 2b에 도시한 바와 같이, 제각기 코어 기판(110)의 전면과 후면에 존재하는 Cu 배선 패턴상에 절연성 수지층(114)을 배치하고, 포토레지스트 기법, 레이저 처리 기법 등을 이용하는 화학적 에칭법에 의해서 절연성 수지층(114)의 소정 위치에 개구(115)를 형성한다.
그 다음, 도 2c에 도시한 바와 같이, 절연성 수지층(114)상에 Cu를 전해 도금하는 것에 의해서 또는 Ti 또는 Cu와 같은 금속을 스퍼터링하는 것에 의해서 금속 박막층(116)을 형성하여 코어 기판상의 Cu 배선 패턴과 Cu의 전해 분해를 위한 공급층 간의 전기적인 접속이 안전하게 되도록 한다.
그런 후, 도 2d에 도시한 바와 같이, Cu의 전해 도금에 의해서 배선 패턴을 형성하기 위해, 금속 박막층(116)의 양면상에 20㎛ 내지 40㎛ 두께의 건식막 또는 포토레지스트(117)를 배치하고, 이것에 대해 노광 및 현상 처리를 수행한다.
다음, 도 2e에 도시한 바와 같이, 공급층으로서 노광된 금속 박막층(116)을 사용하여, Cu의 전해 도금을 수행함으로써 배선 패턴 섹션(118)을 형성한다.
다음, 도 2f에 도시한 바와 같이, 건식막 또는 포토레지스트(117)를 분리시킨 후, 배선 패턴 섹션(118)을 마스크로서 사용하여, 금속 박막층(116)들을 습식 에칭에 의해 제거시켜서 배선 패턴 섹션(118)들이 전기적으로 독립되게 한다.
도 2b 내지 2f의 단계들을 반복하는 것에 의해, 필요에 따라서 6개 또는 8개 금속층을 가진 다층 배선 기판을 형성할 수 있다.
그러나, 상기한 빌드업 기판 제조 방법에서는, 코어 기판(110)과 빌드업 기판 간의 열 팽창 계수 차이로 인해 생기는 스트레스의 완화 및 홀 섹션을 통한 접속의 신뢰도 등과 같은 다층 배선 기판의 신뢰도를 고려하여 빌드업층 배선 패턴 섹션의 두께가 안전하게 되도록 제각기 20㎛ 내지 40㎛의 두께를 가진 건식막 또는 포토레지스트(117)를 이용해야만 한다. 이 때문에, 제각기 20㎛ 내지 40㎛의 두께를 가진 건식막 또는 포토레지스트(117)를 이용해야만 한다. 따라서, 실현될 수 있는 패턴 형성 특성은 노광 및 현상 단계에 있어서 최단 피치가 약 30㎛에 불과하다. 따라서, 배선 패턴 피치가 가장 짧게는 30㎛로 되므로 다층 배선 기판을 고밀도화하고 기판의 외형을 작은 사이즈로 할 수 없다. 또한, 통상의 빌드업 기판 제조 방법에서는 약 500㎜ × 600㎜의 대형 패널상에 모든 제품을 생성하고 최종 단계에서 패널을 절개하는 것에 의해 복수개의 다층 배선 기판을 만들어 내는 제조 단계들을 채용한다. 이 때문에, 단일 다층 배선 기판의 외관 치수를 작게 할 수 있으면, 패널당 다층 배선 기판의 수를 증가시킬 수 있다. 그러나, 통상적인 빌드업 기판 제조 방법에 따르면, 상기한 배선 패턴 피치를 최소 약 30㎛로 짧게 할 수 있을 뿐이다. 그러므로, 단일 다층 배선 기판의 외관 치수를 짧게 하는 것이 불가능하며 다층 배선 기판의 제조 단가를 크게 낮추는 것이 어렵다.
상기한 다층 배선 기판 제조 방법은 또한 뒤틀림의 문제에 당면하게 된다. 즉, 코어 기판(110)이 뒤틀린다. 빌드업 배선 패턴을 형성하기 위한 노광 및 현상 단계에서, 코어 기판(110)의 뒤틀림으로 인해 레지스트 패턴들이 오정렬된다. 이러한 오정렬로 인해 제조 수율이 열화된다.
또한, 코어 기판(110)의 뒤틀림을 억제하기 위해서 반드시 필요한 것이 아님에도 불구하고 코어 기판(110)의 전면 및 후면상에 제각기 빌드업층을 형성해야만 한다. 따라서, 유기 다층 배선 기판이 필요 이상의 층들을 갖게 되므로, 제조 수율이 떨어져 제조 단가를 낮추기 어렵게 된다.
상기한 단점들을 해소하고자 하는 방안으로서, 본 출원의 발명자들은 (1999년에 일본에 출원된) 일본 특허 출원 제11-284566호에 개시된 기법을 제안했다. 이 선행 출원에 의하면, 평탄하고 고강도의 제1 기판(베이스 기판)상에 제2 기판층으로서 작용하는 빌드업 배선층을 형성하는 구성이 제공된다. 이 선행 출원은 본 출원의 출원시에 공개되지 않았으므로 선행 기술로 채택될 수 없다는 사실에 주목해야 할 것이다.
다음, 평탄하고 고강도의 제1 기판(베이스 기판)을 선택적으로 에칭하여 외부 전극 컬럼(column) 섹션을 형성한다. 각 외부 전극 컬럼 섹션 주변에 절연 스트레스 완충 수지층을 형성한 후, 외부 단자로서 땜납 볼(solder ball)을 형성한다.
이러한 구성에 의해, 배선층, 또는 특히 높은 평탄도를 유지할 수 있는 베이스층이나 재료에 의해 동적으로 제한되는 다층 배선이 형성된다. 따라서, 다층 배선층에 대한 내부 스트레스 발생이 억제됨으로써 반도체 장치 제조 단계들에서의 수율이 향상될 수 있게 된다.
또한, 최종 사용자가 기판상에 장착하는데 사용하는 땜납 볼 섹션을 절연 스트레스 완충 수지층에 의해 둘러싸인 외부 전극 컬럼 섹션상에 형성한다. 이 때문에, 각 땜납 볼의 스탠드오프(standoff) 높이를 증대시킬 수 있다. 게다가, 절연 스트레스 완충 수지층의 스트레스 완충 효과가 추가되므로, 장착 신뢰도가 우수한 플립 칩형 반도체 장치를 얻을 수 있다.
또한, 통상적인 기법에 따른 빌드업 기판과는 달리 약 10㎛ 내지 30㎛ 두께의 금속 박막 배선을 형성하는 것이 항상 필요하지 않고, 반도체 웨이퍼 금속화 구조 제조 방법 및 그 방법에 대한 제조 장치를 사용할 수 있다. 따라서, 1㎛ 정도로 얇은 소정 영역의 금속 박막 배선부의 두께 및 각 포토레지스트의 두께를 용이하게 처리할 수 있고 또한 소형 배선 패턴을 용이하게 형성할 수 있다. 또한, 배선 패턴을 작은 사이즈로 만드는 것에 의해, 유기 다층 배선 기판의 밀도를 증가시키고 단일 다층 배선 기판의 외관 치수를 줄여 제조 단가를 상당히 낮출 수 있다.
또한, 각 패키지를 웨이퍼 레벨 처리에 의해 제조하여 단계의 수를 단일편으로부터 패키지를 제조하는 패키징 방법에 비해 크게 감소시키고 제조 단가를 상당히 감소시킬 수 있다.
그럼에도 불구하고, 일본 특허 출원 제11-284566호에서 제안하고 있는 구조의 경우, 평탄하고 고강도의 제1 기판(베이스 기판) 층을 선택적으로 에칭하여 외부 전극 컬럼 섹션을 형성하는 단계에서, 제1 기판(베이스 기판)의 두께가 적어도 1.0㎜ 정도로 상당히 크면, 외부 전극 컬럼 섹션을 형성하는 에칭 단계를 실행하는 것이 상당히 어렵게 된다.
에칭 단계를 실행하기 위한 방법으로서는, 다음과 같은 두가지 방법 즉 습식 에칭법과 건식 에칭법이 있다. 화학제를 사용하는 습식 에칭법의 경우에는, 제1 기판을 등방적으로 에칭한다. 즉, 두께 방향 및 측 방향으로 동시에 에칭을 행한다. 이 때문에, 제1 기판(베이스 기판)의 두께가 적어도 1㎜ 정도로 상당히 크면, 특히 외부 전극 컬럼 섹션의 형상의 안정성을 확보하고 형상의 불규칙성을 최소화하고 제품의 품질을 확보하는 것이 어렵다.
한편, 플라즈마 기법을 이용하는 건식 에칭법의 경우에는, 제1 기판을 이방적으로 에칭한다. 즉, 두께 방향으로 에칭을 행한다. 이렇게 하면, 외부 전극 컬럼 섹션의 형상의 안정성이 용이하게 확보되고 또한 형상의 불규칙성이 용이하게 억제된다. 그러나, 건식 에칭법의 통상적인 에칭 속도가 10㎚/분 내지 100Å/분으로 느리다. 제1 기판(베이스 기판)의 두께가 적어도 1.0㎜ 정도로 큰 경우, 에칭을 완료하는데에 걸리는 시간이 길어지므로, 제조 시간이 길어져서 제조 단가 증대된다.
따라서, 본 발명의 목적은 10㎛ 미만의 미세한 배선 피치를 갖고 제조 단가가 낮은 다층 배선 기판을 제조함으로써 기판의 뒤틀림으로 인한 포토리소그래픽(photolithographic) 단계에서의 오정렬 발생을 방지하고 긴 에칭 시간 및 긴 제조 시간의 단점을 회피할 수 있는 플립 칩형 반도체 장치 및 이를 제조하는 방법을 제공하고자 하는 것이다.
도 1a 및 도 1b는 통상적인 플립 칩형 반도체 칩의 단면도.
도 2a 내지 도 2f는 통상적인 빌드업 기판을 제조하는 방법을 제조 단계 순서에 따라 도시한 단면도.
도 3a 내지 3u는 본 발명의 제 1 실시예에 따른 플립 칩형 반도체 장치를 제조하는 방법을 제조 단계 순서에 따라 도시한 단면도.
도 4는 본 발명의 제 2 실시예에 의해서 제조한 플립 칩형 반도체 장치의 단면도.
도 5는 본 발명의 제 3 실시예에 따라 제조한 플립 칩형 반도체 장치의 단면도.
도 6a 내지 6h는 본 발명의 제 4 실시예에 따른 플립 칩형 반도체 장치를 제조하는 방법을 제조 단계 순서에 따라 도시한 단면도.
도 7a는 제 4 실시예에서 양면 배선 기판의 단면 확대도.
도 7b는 제 4 실시예에서 양면 배선 기판의 평면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 금속판 2 : 외부 전극 패드
3 : 절연성 수지 박막층 4 : 개구
5 : 금속 박막층 6 : 금속 박막 배선부
7 : 패드 전극 8 : 땜납 레지스트 막
8a : 개구 9 : 다층 배선층
10 : 접착제 11 : 절연 기판
12 : 관통 홀 13 : 도전성 접착제
14 : 반도체 칩 15 : 범프 전극
16 : 절연성 수지층 17 : 땜납 볼
18 : 방열 접착제 19 : 열 확산기
20 : 언더-필 수지 21 : 접착제
22 : 스티프너 23 : 절연 수지 코어 기판
24 : 도체 패턴층 25 : 관통 홀 가공부
26 : 신호 단자 27 : 전원 단자
28 : GND 단자 29 : 전원 평면
30 : GND 평면 31 : 양면 배선 기판
32 : 접착층
본 발명에 따른 플립 칩형 반도체 장치는 다층 배선 구조를 가진 다층 배선층과; 관통 홀 내에 도전성 재료가 매립된 절연성 기판 또는 다층 배선 기판 중의 하나로 구성되는 기판과; 다층 배선층과 기판 사이에 삽입 배치되어 다층 배선층을 기판에 접착시키는 접착제 막과; 다층 배선층상에 탑재된 반도체 칩을 구비한다.
이 플립 칩형 반도체 장치에서, 예를 들어, 도전성 재료는 도전성 접착제이다. 또한, 단자 볼은 기판 표면상의 도전성 접착제에 접합된다. 또한, 예를 들어, 플립 칩형 반도체 장치는 다층 배선층의 최상층상에 형성된 외부 전극 패드와; 반도체 칩상에 제공되고 외부 전극 패드에 접속된 범프 전극을 가진다.
또한, 본 발명의 플립 칩형 반도체 장치는 반도체 칩의 측부를 매립하기 위한 절연성 수지층과; 반도체 칩에 접합된 방열용 열 확산기를 구비할 수도 있다. 한편, 본 발명의 플립 칩형 반도체 장치는 반도체 칩에 접합된 방열용 열 확산기와; 반도체 칩의 양측부에 배치되고 열 확산기와 다층 배선층 사이에 삽입 배치된 스티프너를 구비할 수도 있다.
한편, 본 발명의 플립 칩형 반도체 장치 제조 방법은 평탄한 금속판으로 구성된 제1 기판상에 다층 배선 구조를 형성하는 단계와; 제1 기판을 제거하여 다층 배선층으로 구성되는 제2 기판을 형성하는 단계와; 다층 배선층으로 구성되는 제2 기판에 제3 기판을 접합하여 다층 배선 기판을 획득하는 단계와; 제2 기판상에 반도체 칩을 탑재하는 단계를 포함한다.
이 플립 칩형 반도체 장치 제조 방법에서, 제3 기판은 홀들이 제공되는 것으로서 다층 기판과 절연 기판 중의 하나일 수 있다.
또한, 제2 기판은 제1 기판상에 외부 전극 패드를 형성하는 단계와; 외부 전극 패드의 전체 표면상에 절연성 박막층을 형성하고 외부 전극 패드상의 절연 박막을 제거하여 개구를 형성하는 단계와; 전체 표면상에 금속 박막층을 형성하고 그 결과의 기판을 패터닝하여 개구내에 외부 전극 패드에 접속된 금속 박막 배선부를 형성하는 단계와; 절연성 박막층의 형성 및 금속 박막 배선부의 형성을 반복하는 단계와; 전체 표면상에 절연성 수지 박막층을 형성하고, 절연성 수지 박막층 아래에 있는 금속 박막 배선부 상에 개구를 형성하며 개구내에 패드 전극을 형성하는 단계에 의해서 제조될 수 있다.
또한, 제3 기판의 홀에 도전성 접착제를 매립하는 단계와 도전성 접착제상에 땜납 볼을 접합하는 단계를 제공할 수 있다.
반도체 장치는 범프 전극을 가지며; 반도체 칩 장착 단계에서 범프 전극은 제2 기판의 외부 전극 패드에 결합된다.
또한, 열 전달 접착제를 통해 반도체 칩의 반대 표면에 방열체를 접합하는 단계를 제공할 수 있다. 이 경우, 스티프너와 제2 기판 간에 반도체 칩을 놓는 위치에서 제2 기판상에 스티프너를 결합하는 단계와; 스티프너와 반도체 칩상에 방열체를 장착하는 단계를 제공하는 단계가 제공된다. 따라서, 플립 칩형 반도체 장치를 구성하여 다층 배선 구조의 평탄성을 얻을 수 있다.
본 발명에 따르면, 다층 배선 기판 제조 단계들에서 평탄도를 높게 유지하여 다층 배선층에 대한 내부 스트레스 발생을 억제할 수 있다. 또한, 다층 배선층에 대한 절연 기판의 접합 후에 반도체 칩을 장착하므로, 반도체 장치를 높은 수율로 제조할 수 있다. 또한, 다층 배선층의 하부층상에서 최종 사용자가 사용하는 장착 표면의 선형 팽창 계수와 유사한 선형 팽창 계수를 가진 재료로 만들어진 절연 기판을 이용할 수 있다. 또한, 땜납 볼을 절연 기판내의 관통 홀내로 채워진 도전성 접착제 상에 형성하므로, 장착 동안 스탠드오프 높이를 용이하게 향상시킬 수 있다. 게다가, 선형 팽창 계수의 불일치를 최소화할 수 있어, 장착 신뢰도가 우수한 플립 칩형 반도체 장치를 용이하게 제조할 수 있다.
또한, 본 발명에 따르면, 통상적인 경우와는 달리 약 10㎛ 내지 30㎛ 두께의 금속 박막 배선부를 형성해야만 하는 것이 아니고, 반도체 웨이퍼 금속화 구조 제조 방법 및 그 방법에 대한 제조 장치를 사용할 수 있다. 이 덕분에, 1㎛ 미만의 얇은 범위로 금속 박막 배선부의 두께 및 각 포토레지스트의 두께를 처리하여 미세한 배선 패턴을 용이하게 얻을 수 있다. 또한, 배선 패턴을 더욱 미세하게 하는 것에 의해, 유기 다층 배선 기판의 밀도를 증가시키고 단일 다층 배선 기판의 외관 치수를 줄여 제조 단가를 상당히 낮출 수 있다.
또한, 본 발명에 따르면, 높은 평탄도의 베이스 기판이 전체적으로 제거된다. 따라서, 그 기판을 선택적으로 제거해야만 하는 것이 아니므로, 제조 처리를 아주 간단하게 할 수 있다.
또한, 본 발명에 의하면, 웨이퍼 레벨 처리에 의해 각 패키지를 제조할 수 있다. 따라서, 단일편으로부터 패키지를 제조하는 패키지 방법과 비교해 볼 때, 단계 수를 크게 감소시켜 제조 단가를 상당히 낮출 수 있다.
이하, 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도 3a 내지 3u는 본 발명의 제 1 실시예에 따른 플립 칩형 반도체 장치를 제조하는 방법을 제조 단계 순서에 따라 도시한 단면도이다. 먼저, 도 3a에 도시한 바와 같이, 높은 평탄도의 금속판(1)을 제조한다. 금속판(1)은 금속으로 만들거나 주로 Cu, Ni, Al 등으로 이루어진 합금으로 만든다. 높은 평탄도를 가진 금속판(1)은 반도체 제조 단계에서 사용되는 웨이퍼 형상을 가질 수도 있다.
다음, 도 3b에 도시한 바와 같이, 금속판(1)에 대한 접합 금속층으로서 작용하도록 Ti, Cr, Mo, W 합금 등을 금속판(1)상에 스퍼터링하여 상기한 금속 또는 합금으로 만들어진 박막을 형성한다. 그런 후, 접합 금속층을 형성한 다음에 전극 금속층으로서 작용하는 박막을 형성하기 위해 Cu, Ni, Al 등과 같은 재료를 전극 재료로서 스퍼터링한다. 다음, 결과의 기판상에 포토레지스트를 코팅한 후, 노광및 현상 처리를 수행하여 레지스트를 패터닝한다. 다음, 레지스트 막을 마스크로서 사용하여, 접합 금속층과 전극층 박막을 플라즈마 표면 처리 기법을 이용하는 건식 에칭법이나 습식 에칭법에 의해 패터닝한다. 그 결과, 도 3b에 도시한 바와 같이, 제각기 전극 금속층과 접합 금속층의 다층으로 이루어진 외부 전극 패드(2)가 형성된다.
다음, 도 3c에 도시한 바와 같이, 외부 전극 패드(2)가 위에 형성된 금속판(1)의 섹션상에 절연성 수지 박막층(3)을 배치한다. 이 절연성 수지 박막층(3)은 플라즈마 표면 처리 기법을 이용하는 PVD(물리적 증착법) 또는 CVD(화학적 증착법)에 의해서 또는 스핀 코팅에 의해서 액체 절연 재료로 형성한다.
도 3d에 도시한 바와 같이, 외부 전극 패드(2)상의 절연성 수지 박막층(3)을 부분적으로 제거하여 절연성 수지 박막층(3)내에 개구(4)를 형성한다. 이 경우, 포토레지스트를 코팅한 후, 노광 및 현상 처리를 수행하여 레지스트 패턴을 형성한다. 다음, 이 레지스트를 마스크로서 사용하여, 절연성 수지 박막층(3)을 에칭해서 개구(4)를 형성한다. 절연성 수지 박막층(3)을 에칭하기 위해, 절연성 박막층(3)이 화학적으로 에칭될 수 있는 재료로 만들어진 경우에는 습식 에칭법을 사용할 수도 있고 또는 절연성 박막층(3)이 화학적으로 에칭될 수 없는 재료로 만들어진 경우에는 건식 에칭법을 사용할 수도 있다.
다음, 도 3e에 도시한 바와 같이, 절연성 수지 박막층(3)의 전체 표면상에 금속 박막층(5)을 형성한다. 이 경우, 외부 전극(2)에 대한 접합 금속층으로서 스퍼터링 등에 의해 Ti, Cr, Mo 또는 Al 합금으로 만들어진 박막을 형성한 다음에 연속해서, Cu, Al 또는 Ni와 같은 전극 재료로 만들어진 박막을 스퍼터링, CVD, 무전해 도금 등에 의해 형성하여 금속 박막층(5)을 형성한다.
그런 후, 도 3f에 도시한 바와 같이, 금속 박막층(5)상에 포토레지스트를 코팅하고 노광 및 현상 처리를 수행하여 레지스트 패턴을 형성한다. 이 레지스트를 마스크로서 사용하여, 금속 박막층(5)을 플라즈마 표면 처리 기법을 이용하는 건식 에칭법 또는 습식 에칭법에 의해 에칭하여 금속 박막 배선부(6)를 형성한다.
본 발명의 배선 패턴 형성 단계에서는, 항상 금속 박막 배선부(6)를 빌드업 기판과는 달리 약 10㎛ 내지 30㎛의 큰 두께를 갖도록 형성해야만 하는 것은 아니고, 반도체 웨이퍼 금속화 구조 제조 방법 및 이 방법에 대한 제조 장치를 이용할 수 있다. 이 덕분에, 금속 박막 배선부(6)의 두께 및 포토레지스트의 두께를 1㎛ 이하로 작게 할 수 있다. 그 결과, 금속 박막 배선부(6)를 용이하게 처리할 수 있고 미세 배선 패턴을 용이하게 제공할 수 있다.
또한, 금속 박막 배선부(6)가 넓은 패턴 피치를 갖게 할 경우, 금속 박막 배선부(6)는 절연성 수지 박막층(3)의 전체 표면상에 금속 박막층(5)을 형성하며, 포토레지스트를 코팅하고 노광 및 현상을 수행하여 레지스트를 패터닝하며, 이 레지스트를 마스크로서 사용하여 금속 박막으로 구성된 배선 패턴을 형성하며, Cu 등을 사용하여 무전해 도금에 의해 배선 패턴을 형성하며, 포토레지스트를 분리시키고 그 배선 패턴을 마스크로서 사용하여 금속 박막층(5)을 에칭하는 것에 의해서 형성한다.
다음, 도 3g, 3h, 3i, 3j 및 3k에 도시한 바와 같이, 절연성 수지 박막층(3)의 형성(도 3c)으로부터 소정 패턴의 금속 박막 배선부(6)의 형성에 이르는 단계를 반복하는 것에 의해서, 소정 수의 층을 가진 다층 배선 구조를 형성한다. 예를 들어, 도 3g, 3i 및 3k는 절연성 수지 박막층(3)과 그에 대한 개구(4)를 형성한 것을 도시하고, 도 3h 및 도 3j는 제각기의 개구(4)내에 매립될 금속 박막 배선부(6)를 형성한 것을 도시한다.
다음, 도 3l에 도시한 바와 같이, 금속 박막 배선부(6)를 형성하는 기법을 사용하여, 플립 칩형 반도체 칩의 범프 전극 패턴들에 각각 대응하는 위치들에서 다층 배선 구조의 최상층상에 패드 전극(7)을 형성한다.
그런 후, 도 3m에 도시한 바와 같이, 땜납 레지스트 막(8)을 형성하여 다층 배선 구조를 보호하고 패드 전극(7)상의 땜납 레지스트 막(8)내에 개구(8a) 및 패드 전극(7)을 형성한다. 땜납 레지스트 막(8)을 비감광성 재료로 만든 경우에는, 포토레지스트들을 막(8)들 상에 제각기 코팅하고 노광 및 현상 처리를 수행한다. 다음, 플라즈마 표면 처리 기법을 이용하는 건식 에칭 기법이나 습식 에칭 기법에 의해서 개구(8a)들을 땜납 레지스트 막(8)들내에 제각기 형성한다. 땜납 레지스트 막(8)을 감광성 재료로 만든 경우에는, 노광 및 현상 처리를 막(8)들에 직접 수행하여 땜납 레지스트 막(8)들내에 개구(8a)들을 제각기 형성한다. 다층 배선 구조내의 절연성 수지 박막층이 기계적 및 화학적 스트레스에 대해 내성을 가진 아주 높은 신뢰도를 갖는 경우에는 땜납 레지스트 막(8)을 형성할 필요가 없다는 점에 주목한다.
다음, 도 3n에 도시한 바와 같이, 높은 평탄도를 가지며 다층 배선 구조 아래에 있는 금속판(1)을 금속판(1)의 전체 표면을 에칭하는 것에 의해 제거하여 다층 배선층(9)만을 남긴다. 이 경우, 높은 평탄도를 가진 금속판(1)을 Cu로 만들면, 염화 구리(cupric chloride), 염화 제 1 철(ferrous chloride) 등의 에칭액을 사용하여 금속판(1)의 전체 표면을 에칭하는 것에 의해 금속판(1)을 용이하게 제거할 수 있다.
그런 후, 도 3o에 도시한 바와 같이, 접착제(10)가 위에 부착된 절연 기판(11)을 준비하고, 제각기 다층 배선층(9)의 최하층상에 존재하는 외부 전극 패드(2)들을 노광하는 위치에서 절연 기판(11)내에 관통 홀(12)을 형성한다.
다음, 도 3p에 도시한 바와 같이, 접착제가 부착된 천공된 절연 기판(11)을 다층 배선층(9)의 소정 위치와 정렬시키고 다층 배선층(9)에 접합시켜서 외부 전극 패드(2)를 노광시킨다.
도 3q에 도시한 바와 같이, 다층 배선층(9)에 접합된 접착제 부착 절연 기판(11)내에 제공된 관통 홀(12)에 도전성 접착제(13)를 채워서 다층 배선 기판을 완성한다.
상기한 경우에서, 단계들을 줄이기 위해, 접착제 부착 절연 기판(11)내에 제공되고 도전성 재료가 채워지는 관통 홀(12)을 가진 기판을 다층 배선층(9)에 사전에 접합시킬 수도 있다.
상기한 단계들의 완료 후에 단일의 다층 배선 구조에 대해서만 전기적 특성 테스트를 수행하는 경우에는, 양호한 플립 칩형의 반도체 장치를 차후의 플립 칩 장착 단계에서 전기적으로 양호하다고 결정되는 섹션에만 장착할 수도 있다.
다음, 도 3r에 도시한 바와 같이, 범프 전극(15)이 위에 제공되는 칩 표면을 아래로 향하게 한 상태에서 제각기 패드 전극(7)들상에 플립 칩형 반도체 칩(14)들을 장착하여, 플립 칩 장착 처리를 수행한다. 이 경우, 각 플립 칩형 반도체 칩(14)의 범프 전극(15)이 주로 Sn, Pb 등으로 이루어진 땜납이면, 플립 칩 장착은 플럭스를 사용하는 가열 리플로우 단계에 의해 수행할 수 있다. 또한, 각 플립 칩형 반도체 칩(14)의 범프 전극(15)이 주로 Au, In 등으로 이루어진 땜납이면, 플립 칩 장착을 열적 프레싱(thermal pressing)에 의해 수행할 수 있다.
그런 후, 도 3s에 도시한 바와 같이, 플립 칩 반도체 칩(14)들의 측면, 플립 칩 접합부들 및 다층 배선층(9)이 노출되는 영역들을 절연성 수지층(16)으로 채워 플립 칩 반도체 칩(14), 플립 칩 접합부들 및 다층 배선층(9)을 보호한다.
이 경우, 절연성 수지층(16)을 제공하기 위해서는, 진공 시일링 기법을 포함하는 전달 시일링 기법이나 주입 수지 도입 기법을 이용할 수 있다.
다음, 도 3t에 도시한 바와 같이, 접착제 부착 절연 기판(11)내에 제공된 관통 홀(12)에 채워진 도전성 접착제(13)에 대해 Sn 또는 Pb와 같은 금속 재료로 이루어진 땜납 볼(17)을 외부 단자로서 부착시킨다. 이 경우, 관통 홀(12)내에 채워진 도전성 접착제(13)에 플럭스를 선택적으로 적용한 후에, 땜납 볼(17)을 접착제(13)상에 놓고 가열 처리를 IR 리플로우 단계에 의해 수행하여 땜납 볼(17)을 장착시킨다.
그런 후, 도 3u에 도시한 바와 같이, 결과의 기판을 절단 및 다이싱 블레이드(dicing blade) 등을 사용하는 분리 기법에 의해 복수개의 편으로 절단하여 플립칩형 반도체 장치를 완성한다.
본 발명에 따른 다층 배선 기판 제조 방법에서는, 평탄도를 높게 유지할 수 있고 또한 다층 배선층(9)에 대한 내부 스트레스 발생을 억제할 수 있다. 즉, 본 발명에 따르면, 다층 배선 구조(다층 배선층(9))를 높은 평탄도를 가진 금속판(1)상에 형성하므로, 다층(9)은 평탄도가 높고 뒤틀림이 적고 내부 스트레스가 적다. 그러므로, 다층 배선층(9)에 절연 기판(11)을 접합한 후에 반도체 칩(14)을 장착하는 경우, 수율이 높은 반도체 장치를 제조할 수 있다.
또한, 본 발명의 반도체 장치에 따르면, 땜납 볼(17)을 제공하여 최종 사용자가 본 발명의 반도체 장치를 최종 사용자의 기판상에 장착할 수 있도록 한다. 절연 기판(11)내에 제공된 관통 홀(12)을 도전성 접착제(13)로 채우고 땜납 볼(17)을 도전성 접착제 섹션(13)에 대해 접합시키므로, 도전성 접착제 섹션(13)이 외부 전극 컬럼 섹션으로서 작용하여 땜납 볼(17)의 스탠드오프 높이를 증가시킬 수 있다. 또한, 수지 기판을 절연 기판(11)으로서 사용하면, 절연 수지의 스트레스 완충 효과도 부가되고, 장착 신뢰도가 높은 플립 칩형 반도체 장치를 얻을 수 있다. 또한, 최종 사용자가 준비한 장착 기판의 선형 팽창 계수와 유사한 선형 팽창 계수를 갖는 재료를 절연 기판(11)용으로 용이하게 사용할 수 있다. 절연 기판(11)용의 재료는 최종 사용자가 사용하는 장착 기판용의 재료에 좌우된다. 예를 들어, 폴리이미드, 유리 에폭시, 알루미늄, 멀리트 등을 절연 기판(11)용의 재료로서 사용할 수도 있다. 절연 기판(11)용의 재료를 광범위한 재료 중에서 선택할 수 있으므로, 최종 사용자가 플립 칩형 반도체 장치를 장착 기판상에 장착한 후에 선형 팽창 계수 불일치를 방지하여 장착 신뢰도 요소들 중에서도 특히 온도 사이클 특성을 향상시킬 수 있다.
상기한 바로부터 이해할 수 있듯이, 본 발명의 플립 칩형 반도체 장치에 의하면, 장착 중에 스탠드오프 높이를 용이하게 향상시키고 선형 팽창 계수 불일치를 최소화시킬 수 있다. 따라서, 장착 신뢰도가 우수한 플립 칩형 반도체를 용이하게 제조할 수 있다. 또한, 본 발명의 플립 칩형 반도체 장치에 의하면, 각 땜납 볼의 스탠드오프 높이가 크고 스트레스가 땜납 볼에 의해서 흡수될 수 있다. 이 덕분에, 통상의 장치와는 달리, 굵은 배선을 제공하는 것에 의해 스트레스를 흡수할 필요가 없다.
또한, 본 발명에 따른 다층 배선 기판의 배선 패턴을 형성하는 단계에서, 통상적인 기법에 따른 빌드업 기판과는 달리 약 10㎛ 내지 30㎛ 두께의 금속 박막 배선을 형성해야만 하는 것이 아니고, 반도체 웨이퍼 금속화 구조 제조 방법 및 그 방법에 대한 제조 장치를 사용할 수 있다. 이 덕분에, 1㎛ 미만의 얇은 범위로 금속 박막 배선부의 두께 및 각 포토레지스트의 두께를 처리하여 배선 패턴을 작은 사이즈로 용이하게 얻을 수 있다. 또한, 배선 패턴을 더욱 미세하게 하는 것에 의해, 유기 다층 배선 기판의 밀도를 증가시키고 단일 다층 배선 기판의 외관 치수를 줄여 제조 단가를 상당히 낮출 수 있다.
또한, 일본 특허 출원 제11-284566호에서 제안하는 구조를 사용하면, 높은 평탄도와 고강도의 제1 기판(평탄도가 높은 베이스 기판)을 선택적으로 제거하여 외부 전극 컬럼 섹션을 형성하는 단계에서, 외부 전극 컬럼 섹션을 형성하는 에칭 단계의 실행이 어렵다는 문제점이 특히 제1 기판(베이스 기판)의 두께가 아주 크거나 1.0㎜ 이상인 경우에 발생한다. 이와는 반대로, 본 발명에 따르면, 평탄도가 높은 베이스 기판의 전체 표면이 제거되므로, 일본 특허 출원 제11-284566호와는 달리 베이스 기판을 선택적으로 제거해야만 하는 것이 아니므로, 제조 처리를 아주 간단하게 할 수 있다.
또한, 본 발명에 의하면, 웨이퍼 레벨 처리에 의해 각 패키지를 제조할 수 있다. 따라서, 단일편으로부터 패키지를 제조하는 패키지 방법과 비교해 볼 때, 단계 수를 크게 감소시켜 제조 단가를 상당히 낮출 수 있다.
플립 칩형 반도체 장치 제조 방법에 관해서는, 절연성 수지 박막층(3)용으로 사용되는 절연 수지를 주로 에폭시 수지, 실리콘 수지, 폴리이미드 수지, 폴리올레핀, 시안산염 에스테르 수지, 페놀 수지 및 나프탈렌 수지 중의 하나로 구성하는 것이 바람직하다.
다음, 본 발명의 제 2 실시예를 도 4를 참조하여 설명한다. 플립 칩형 반도체 칩은 다중 핀의 고속 로직 장치에 가끔 적용된다. 이 점에서, 반도체 칩의 열을 효과적으로 방열하는 방법이 중요하다. 제 2 실시예는 본 발명에 따른 플립 칩형 반도체 장치의 열적 특성을 향상시킨다.
제 2 실시예에서의 플립 칩형 반도체 장치 제조 방법은 도 3u에 도시한 단계까지는 제 1 실시예의 것과 완전히 동일하다. 제 2 실시예에서는, 도 4에 도시한 단계가 추가된다. 즉, 방열 접착제(18)를 사용하여, 열 확산기(19)를 플립 칩형 반도체 칩(14)의 반대 표면에 부착한다. 이 열 확산기(19)를 제공하는 것에 의해반도체 칩(14)의 방열 효과를 얻을 수 있다.
방열 열 확산기(19)는 주로 Cu, Al, W, Mo, Fe, Ni, Cr 등과 같은 금속 재료로 형성할 수 있다. 열 확산기(19)는 또한 알루미나, AIN, SiC, 멀리트 등과 같은 세라믹 재료로 형성할 수도 있다.
방열 접착제(18)는 주로 에폭시 수지, 실리콘 수지, 폴리이미드 수지, 폴리올레핀 수지, 시안산염 에스테르 수지, 페놀 수지 및 나프탈렌 수지 중의 하나로 이루어진다. 접착제(18)는 주 성분외에도 Ag, Pd, Cu, Al, Au, Mo, W, 다이아몬드, 알루미나, AIN, 멀리트, BN, SiC 등과 같은 세라믹 재료를 포함한다.
다음, 본 발명의 제 3 실시예를 도 5를 참조하여 설명한다. 제 3 실시예에서는, 언더-필 수지(20)를 플립 칩 반도체 칩(14)과 다층 배선 기판 사이에 제공한다. 다음, 접착제(21)를 사용하여, 금속 또는 세라믹으로 된 스티프너(22)를 부착시켜 다층 배선 기판의 평탄도가 안전하게 되도록 한다. 그런 후, 방열 접착제(18)를 사용하여, 방열용 열 확산기(19)를 플립 칩형 반도체 칩(14)의 반대 표면에 부착시킨다.
상기한 제 3 실시예에 따른 플립 칩형 반도체 장치에 있어서는, 제 1 및 제 2 실시예에서 이용되는 전달 시일링 방법 또는 주입 방법에 의해 절연성 수지층(16)을 배치하는 방법을 이용하지 않고 통상적인 플립 칩형 반도체 장치 제조 기법에서 주로 이용하는 언더-필(20)을 이용한다. 그러므로, 특수 제조 장치를 이용할 필요없이 본 발명의 다층 배선 기판을 가진 플립 칩형 반도체 장치를 제조할 수 있다.
또한, 언더-필 수지(20)를 주로 에폭시 수지, 실리콘 수지, 폴리이미드 수지, 폴리올레핀 수지, 시안산염 에스테르 수지, 페놀 수지 및 나프탈렌 수지 중의 하나로 구성할 수도 있다.
다음, 본 발명의 제 4 실시예를 도 6a 내지 도 6h를 참조하여 설명한다. 제 4 실시예는 제 1 실시예에서 사용하는 절연 기판(11) 대신에 패턴화된 양면 배선 기판(31)을 사용하여 고성능을 실현하고 제조 단가를 낮출 수 있는 플립 칩 형태 반도체 장치를 얻고자 하는 것이다.
통상적으로, 로직 플립 칩형 반도체 칩이 위에 장착된 제 1 실시예에서 사용하는 다층 배선층(9)은 예를 들어 GND 평면층/Sig 층/GND 평면층/전원 평면층/GND 평면층과 같은 GND 평면층들 사이에 Sig 층을 놓기 위한 스트립 라인 도체 채널 구성을 가진다. 이렇게 하면, Sig 배선의 임피던스 제어, 인덕턴스 감소, 크로스토크 노이즈 감소를 비롯한 전기적 특성이 향상될 수 있다.
한편, 기본적으로 안정한 전원 배선층 즉 전원 평면층 및 GND 평면층을 형성하여 제각기의 회로 동작을 안정화시키며, 많은 층들을 통상 Sig 층 아래에 부가한다. 그러나, 층의 수가 제 1 실시예에서 설명한 빌드업 방법에 의해 반복적으로 증가되면, 단계의 수가 증가되고 제조 수율이 떨어진다. 따라서, 제조 단가가 높아진다.
이러한 점을 고려하여, 본 발명의 제 4 실시예는 제 1 실시예의 단점을 해결하고자 한다. 제 4 실시예의 플립 칩형 반도체 장치는, 최소한의 다층 배선층(9)의 형성 후 이 다층 배선층(9)에 양면이 패턴화된 또한 전원 평면 기능 및 GND 평면 기능을 갖춘 양면 배선 기판(31)이 접합되도록 구성된다.
달리 말해서, 전원 평면 기능 및 GND 평면 기능을 양면 기판(31)에 부가하므로, 평면도가 우수한 금속판(1)상에 형성된 다층 배선층(9)을 예를 들어 GND 평면층/Sig 층/GND 평면층과 같은 감소된 수의 층들에 의해 구성할 수 있다. 따라서, 단계의 수를 용이하게 감소시키고 제조 수율을 용이하게 향상시켜 전체적인 제조 단가를 낮출 수 있다.
이후, 본 발명의 제 4 실시예를 상세히 설명한다. 제 4 실시예의 플립 칩형 반도체 장치 제조 방법은 도 6a에 도시한 단계까지는 제 1 실시예의 것들과 완전히 동일하다. 다음의 설명은 단계들의 일 예를 제공하고자 하는 것일 뿐이고 본 발명의 범주를 구조, 구성, 재료 등의 점에서 한정하고자 하는 것이 아님에 유의해야 한다.
먼저, 도 6a에 도시한 바와 같이, 평탄도가 높고 다층 배선층 아래에 있는 금속판(1)의 전체 표면을 에칭하여 다층 배선층(9)만을 남긴다. 이 경우, 평탄도가 높은 금속판(1)을 예를 들어 Cu로 만들면, 금속판(1)의 전체 표면을 염화 구리, 염화 제 1 철 등의 에칭액을 사용하여 용이하게 에칭할 수 있다.
다음, 도 6b에 도시한 바와 같이, 다층 배선 구조의 최하층상에 존재하는 외부 전극 패드(2)를 노출하도록 천공된 양면 배선 기판(31)과 접착층(32)을 제공한다.
도 7a는 확대된 양면 배선 기판의 단면도이고, 도 7b는 전원 평면(29)에서 본 양면 배선 기판의 평면도이다. 양면 배선 기판(31)의 절연 수지 코어 기판(23)의 양면상에는 Cu와 같은 금속 재료로 된 도체 패턴층(24)을 형성한다. 제각기 외부 전극 패드(2)들에 대응하는 위치들에서 절연 수지 코어 기판(23)내에는 관통 홀 가공부(25)를 형성한다. 관통 홀 가공부(25)의 측면은 Cu와 같은 금속 재료에 의해 관통 홀 도금 처리한다. 또한, 신호(Sig) 단자(26), 전원 단자(27), GND 단자(28) 및 전원 평면(29)은 도체 패턴층(24)에 의해 절연 수지 코어 기판(23)의 전면상에 형성한다. 이와 마찬가지로, Sig 단자(26), 전원 단자(27), GND 단자(28) 및 GND 평면(30)은 도체 패턴층(24)에 의해 기판(23)의 반대표면상에 형성한다. 즉, 절연 수지 코어 기판(23)의 전면은 주로 전원 평면(29)으로 덮여지고, Sig 단자(26) 및 GND 단자(28)는 링 형상의 홈에 의해서 전원 평면(28)으로부터 전기적으로 분리시킨다. 마찬가지로, 절연 수지 코어 기판(23)의 반대표면은 주로 GND 평면(30)으로 덮고, Sig 단자(26) 및 전원 단자(27)는 링 형상의 홈에 의해서 GND 평면(30)으로부터 전기적으로 분리시킨다. 기판(23)의 전면상에 위치하는 Sig 단자(26), 전원 단자(27) 및 GND 단자(28)와 반대표면상에 위치하는 Sig 단자(26), 전원 단자(27) 및 GND 단자(28)는 관통 홀 도금 처리에 의해 각 관통 홀의 내면상에 형성된 Cu 막 등에 의해서 상호 접속한다.
상술한 바와 같이 구성된 양면 배선 기판(31)의 양면은 소정 패턴으로 구성하여, Sig 단자(26), 전원 단자(27) 및 GND 단자(28)가 다층 배선층(9)의 외부 전극 패드(2)의 핀 기능에 대응하게 형성되도록 하고, 양면 배선 기판(31)의 상부면상에 위치하는 상부 도체 패턴층(9)이 전원 평면(29)으로서 작용하도록 하며, 양면 배선 기판(31)의 하부 도체 패턴층(24)이 GND 평면(30)으로서 작용하도록 한다.
또한, 상술된 바와 같이 구성된 양면 배선 기판(31)은 양면 Cu 호일 접합 기판이 통상적인 회로 기판용으로 사용되는 유리 에폭시 재료를 사용하는 경우에 저가로 용이하게 제조할 수 있다. 도 7a 및 도 7b에 도시한 양면 배선 기판(31)을 2개의 층으로 구성하였으나, 양면 배선 기판은 그에 한정되지 않으며 4개 층 또는 6개 층을 가진 다층 구조를 가질 수도 있다.
그런 후, 도 6c에 도시한 바와 같이, 양면 배선 기판(31)을 다중 배선층(9)의 소정 위치와 정렬시켜 외부 전극 패드(2)가 노출되도록 한다. 천공된 시이트형(sheet-like) 접착층(32)을 양면 배선 기판(31)과 다층 배선층(9) 사이에 삽입 배치시키고 양면 배선 기판(31)을 접착층(32)에 의해 다층 배선층(9)에 접합시킨다.
이 경우, 통상적인 회로 기판 제조 프로세스에서 이용되는 진공 라미네이션 유니트 또는 진공 압력기를 사용하는 경우, 양면 배선 기판(31)을 다층 배선층(9)에 접합시키는 처리를 용이하게 수행할 수 있다.
또한, 최종 사용자가 사용하는 장착 기판의 선형 팽창 계수와 유사한 선형 팽창 계수를 가진 재료를 양면 배선 기판(31)에 대하여 쉽게 사용할 수 있으므로, 최종 사용자가 플립 칩형 반도체 장치를 장착 표면상에 장착한 후에 선형 팽창 계수 불일치로 인해 장착 신뢰도 요소들 중에서도 특히 온도 사이클 특성이 열등하게 된다는 단점이 용이하게 해결될 수 있다.
다음, 도 6d에 도시한 바와 같이, 다층 배선층(9)에 접합된 양면 배선 기판(31)에 제공되는 관통 홀 가공부(25)는 도전성 접착제(13)로 채운다. 도전성 접착제(13)는 우수한 습식성 및 유기 절연 접착제를 가진 Cu, Ni 등과 같은 금속 분말의 혼합물 또는 땜납 분말 플럭스를 함유하는 땜납 페이스트일 수도 있다. 또한, 도전성 접착제(13)를 스크린 인쇄 등에 의해 관통 홀 가공부(25)내에 제공하고 채울 수 있다.
이 경우, 단계를 줄일 목적으로, 양면 배선 기판(31)내에 제공된 관통 홀 가공부(25)를 도전성 재료로 채운 후에 기판(31)을 다층 배선층(9)에 접합할 수도 있다.
또한, 전체 단계의 완료 후에 전기 특성 테스트를 단일 다층 배선 기판에 대해 실행하는 경우, 차후 플립 칩 장착 단계에서 전기적으로 양호하다고 결정되는 섹션에 대해서만 양호한 플립 칩형 반도체 칩을 장착하는 것만으로 족하다.
다음, 도 6e에 도시한 바와 같이, 범프 전극(15)이 위에 제공되는 칩 표면을 아래로 향하게 한 상태에서 다층 배선층의 최상층상에 형성된 패드 전극(7)들상에 플립 칩형 반도체 칩(14)들을 장착한다. 이 경우, 각 플립 칩형 반도체 칩(14)의 범프 전극(15)을 주로 Sn, Pb 등과 같은 금속 재료로 구성하면, 플립 칩 반도체 칩(14)을 플럭스를 사용하는 열적 리플로우 단계에 의해 패드 전극(7)상에 장착할 수 있다. 또한, 각 플립 칩형 반도체 칩(14)의 범프 전극(15)을 주로 Au, In 등과 같은 금속 재료로 구성하면, 플립 칩 반도체 칩(14)을 열적 프레싱에 의해 패드 전극(7)상에 장착할 수 있다.
그런 후, 도 6f에 도시한 바와 같이, 플립 칩 반도체 칩(14)들의 측면, 플립 칩 접합부들 및 다층 배선층(9)이 노출되는 영역들상에 절연성 수지층(16)을 제공하여 플립 칩 반도체 칩(14), 플립 칩 접합부들 및 다층 배선층(9)을 보호하도록 한다.
이 경우, 절연성 수지층(16)을 제공하기 위해서는, 진공 시일링 기법을 포함하는 전달 시일링 기법이나 주입 수지 도입 기법을 이용할 수도 있다.
다음, 도 6g에 도시한 바와 같이, 양면 배선 기판(31)내에 제공된 관통 홀 가공부(25)에 채워진 도전성 접착제(13)에 대해 Sn 또는 Pb 등과 같은 금속 재료로 주로 이루어진 땜납 볼(17)을 외부 단자로서 부착시킨다. 이 경우, 관통 홀 가공부(25)내에 채워진 도전성 접착제(13)에 플럭스를 선택적으로 적용한 후에, 땜납 볼(17)을 접착제(13)상에 놓고 가열 처리를 IR 리플로우 단계에 의해 수행하여 땜납 볼(17)을 도전성 접착제(13)상에 장착시킬 수 있다.
또한, 땜납 볼(17)이 위에 장착된 표면들을 양면 배선 기판(31)내에 제공된 관통 홀 가공부(25)로부터 변위시켜 도전성 패턴층(24)내의 GND 평면(30)들상에 땜납 볼 장착 랜드(land) 섹션들을 형성하기 위한 설계 사양(나선 비아 구조)을 가진 양면 배선 기판(31)을 사용할 수 있다.
그런 후, 도 6h에 도시한 바와 같이, 결과의 기판을 절단 및 다이싱 블레이드 등을 사용하는 분리 기법에 의해 복수개의 편으로 절단하여 플립 칩형 반도체 장치를 제조한다.
상기한 구성에 의하면, 패턴화된 양면 배선 기판(31)을 제 1 실시예에서 사용하는 절연 기판(11) 대신에 사용한다. 그러므로, 이 실시예는 제 1 실시예와 비교하여 전원 평면 기능이 향상되고 또한 GND 평면 기능이 향상되게 한다. 따라서, 고성능을 실현하고 다층 배선층의 구성 요소인 층들의 수를 감소시켜서 제조 단가를 낮출 수 있다.
본 발명에 따르면, 다층 배선 기판 제조 단계들에서 평탄도를 높게 유지하여 다층 배선층에 대한 내부 스트레스 발생을 억제할 수 있다. 또한, 다층 배선층에 대한 절연 기판의 접합 후에 반도체 칩을 장착하므로, 반도체 장치를 높은 수율로 제조할 수 있다. 또한, 다층 배선층의 하부층상에 최종 사용자가 사용하는 장착 표면의 선형 팽창 계수와 유사한 선형 팽창 계수를 가진 재료로 만들어진 절연 기판을 이용할 수 있다. 또한, 땜납 볼을 절연 기판내의 관통 홀내로 채워진 도전성 접착제상에 형성하므로, 장착 동안 스탠드오프 높이를 용이하게 향상시킬 수 있다. 게다가, 선형 팽창 계수의 불일치를 최소화할 수 있어, 장착 신뢰도가 우수한 플립 칩형 반도체 장치를 용이하게 제조할 수 있다.
또한, 본 발명에 따르면, 통상적인 경우와는 달리 약 10㎛ 내지 30㎛ 두께의 금속 박막 배선부를 형성해야만 하는 것이 아니고, 반도체 웨이퍼 금속화 구조 제조 방법 및 그 방법에 대한 제조 장치를 사용할 수 있다. 이 덕분에, 1㎛ 미만의 얇은 범위로 금속 박막 배선부의 두께 및 각 포토레지스트의 두께를 처리하여 미세한 배선 패턴을 용이하게 얻을 수 있다. 또한, 배선 패턴을 더욱 미세하게 하는 것에 의해, 유기 다층 배선 기판의 밀도를 증가시키고 단일 다층 배선 기판의 외관 치수를 줄여 제조 단가를 상당히 낮출 수 있다.
또한, 본 발명에 따르면, 높은 평탄도의 베이스 기판이 전체적으로 제거된다. 따라서, 그 기판을 선택적으로 제거해야만 하는 것이 아니므로, 제조 처리를아주 간단하게 할 수 있다. 또한, 본 발명에 의하면, 웨이퍼 레벨 처리에 의해 각 패키지를 제조할 수 있다. 따라서, 단일편으로부터 패키지를 제조하는 패키지 방법과 비교해 볼 때, 단계 수를 크게 감소시켜 제조 단가를 상당히 낮출 수 있다.

Claims (13)

  1. 다층 배선 구조를 가진 다층 배선층;
    관통 홀 내에 도전성 재료가 매립된 절연성 기판 또는 다층 배선 기판 중의 하나를 포함하는 기판;
    상기 다층 배선층과 상기 기판 사이에 삽입 배치되어 상기 다층 배선층을 상기 기판에 접착시키는 접착제 막; 및
    상기 다층 배선층 상에 탑재된 반도체 칩
    을 포함하는 플립 칩형 반도체 장치.
  2. 제1항에 있어서,
    상기 도전성 재료는 도전성 접착제이고,
    상기 기판 표면에 상기 도전성 접착제에 접합된 단자 볼들을 더 포함하는 플립 칩형 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 다층 배선층의 최상층 상에 형성된 외부 전극 패드; 및
    상기 반도체 칩 상에 제공되고 상기 외부 전극 패드에 접속된 범프 전극
    을 포함하는 플립 칩형 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 반도체 칩의 측부를 매립하기 위한 절연성 수지층; 및
    상기 반도체 칩에 접합된 방열용 열 확산기(radiating heat spreader)
    를 포함하는 플립 칩형 반도체 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 반도체 칩에 접합된 방열용 열 확산기; 및
    상기 반도체 칩의 양측부에 배치되고 상기 열 확산기와 상기 다층 배선층 사이에 삽입 배치된 스티프너(stiffener)
    를 포함하는 플립 칩형 반도체 장치.
  6. 평탄한 금속판으로 구성된 제1 기판 상에 다층 배선 구조를 형성하는 단계;
    상기 제1 기판을 에칭에 의해 제거하여 다층 배선층으로 구성되는 제2 기판을 형성하는 단계;
    상기 다층 배선층으로 구성되는 상기 제2 기판에 제3 기판을 접합하여 다층 배선 기판을 획득하는 단계; 및
    상기 제2 기판 상에 반도체 칩을 탑재하는 단계
    를 포함하는 플립 칩형 반도체 장치 제조 방법.
  7. 제6항에 있어서,
    상기 제3 기판은 절연 기판과 다층 기판 중의 하나이고 홀들이 제공되는 플립 칩형 반도체 장치 제조 방법.
  8. 제6항 또는 제7항에 있어서,
    상기 제2 기판을 형성하는 공정은,
    상기 제1 기판 상에 외부 전극 패드를 형성하는 단계;
    상기 외부 전극 패드의 전체 표면 상에 절연성 박막층을 형성하고, 상기 외부 전극 패드 상의 상기 절연성 박막층을 에칭하여 개구를 형성하는 단계;
    전체 표면 상에 금속 박막층을 형성하고, 상기 금속 박막층을 패터닝하여 상기 개구 내에 상기 외부 전극 패드에 접속된 금속 박막 배선부를 형성하는 단계;
    상기 절연성 박막층의 형성 및 상기 금속 박막 배선부의 형성을 반복하는 단계; 및
    전체 표면 상에 절연성 수지 박막층을 형성하고, 상기 절연성 수지 박막층 아래에 있는 상기 금속 박막 배선부 상에 개구를 형성하며, 상기 개구 내에 패드 전극을 형성하는 단계
    를 포함하는 플립 칩형 반도체 장치 제조 방법.
  9. 제8항에 있어서,
    상기 제3 기판의 홀에 도전성 접착제를 매립하는 단계를 포함하는 플립 칩형 반도체 장치 제조 방법.
  10. 제9항에 있어서,
    상기 도전성 접착제 상에 땜납 볼을 접합하는 단계를 포함하는 플립 칩형 반도체 장치 제조 방법.
  11. 제10항에 있어서,
    상기 반도체 장치는 범프 전극을 가지고,
    상기 반도체 칩 탑재 단계에서, 상기 범프 전극을 상기 제2 기판의 상기 외부 전극 패드에 접합하는 플립 칩형 반도체 장치 제조 방법.
  12. 제6항 또는 제7항에 있어서,
    상기 반도체 칩의 후면에 열 전달성 접착제를 통해 방열체를 접합하는 단계를 포함하는 플립 칩형 반도체 장치 제조 방법.
  13. 제12항에 있어서,
    상기 반도체 칩이 삽입되는 위치들에서 상기 제2 기판 상에 스티프너들을 접합하는 단계; 및
    상기 반도체 칩과 상기 스티프너 상에 상기 방열체를 탑재하는 단계를 포함하는 플립 칩형 반도체 장치 제조 방법.
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Families Citing this family (133)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3973340B2 (ja) * 1999-10-05 2007-09-12 Ｎｅｃエレクトロニクス株式会社 半導体装置、配線基板、及び、それらの製造方法
JP2002050716A (ja) * 2000-08-02 2002-02-15 Dainippon Printing Co Ltd 半導体装置及びその作製方法
US7498196B2 (en) 2001-03-30 2009-03-03 Megica Corporation Structure and manufacturing method of chip scale package
US6528892B2 (en) * 2001-06-05 2003-03-04 International Business Machines Corporation Land grid array stiffener use with flexible chip carriers
US7334326B1 (en) 2001-06-19 2008-02-26 Amkor Technology, Inc. Method for making an integrated circuit substrate having embedded passive components
US6930256B1 (en) * 2002-05-01 2005-08-16 Amkor Technology, Inc. Integrated circuit substrate having laser-embedded conductive patterns and method therefor
US6903278B2 (en) * 2001-06-29 2005-06-07 Intel Corporation Arrangements to provide mechanical stiffening elements to a thin-core or coreless substrate
US6633421B2 (en) 2001-06-29 2003-10-14 Xanoptrix, Inc. Integrated arrays of modulators and lasers on electronics
US7831151B2 (en) 2001-06-29 2010-11-09 John Trezza Redundant optical device array
US6724794B2 (en) 2001-06-29 2004-04-20 Xanoptix, Inc. Opto-electronic device integration
US6753199B2 (en) * 2001-06-29 2004-06-22 Xanoptix, Inc. Topside active optical device apparatus and method
US6731665B2 (en) 2001-06-29 2004-05-04 Xanoptix Inc. Laser arrays for high power fiber amplifier pumps
US6620642B2 (en) * 2001-06-29 2003-09-16 Xanoptix, Inc. Opto-electronic device integration
US6812560B2 (en) * 2001-07-21 2004-11-02 International Business Machines Corporation Press-fit chip package
US6639322B1 (en) * 2001-09-17 2003-10-28 Applied Micro Circuits Corporation Flip-chip transition interface structure
JP5092191B2 (ja) * 2001-09-26 2012-12-05 イビデン株式会社 Ｉｃチップ実装用基板
TW544882B (en) 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
US6673698B1 (en) 2002-01-19 2004-01-06 Megic Corporation Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers
TW584950B (en) 2001-12-31 2004-04-21 Megic Corp Chip packaging structure and process thereof
TW503496B (en) 2001-12-31 2002-09-21 Megic Corp Chip packaging structure and manufacturing process of the same
JP3908157B2 (ja) * 2002-01-24 2007-04-25 Ｎｅｃエレクトロニクス株式会社 フリップチップ型半導体装置の製造方法
JP3773896B2 (ja) 2002-02-15 2006-05-10 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP2003258189A (ja) * 2002-03-01 2003-09-12 Toshiba Corp 半導体装置及びその製造方法
JP3616605B2 (ja) * 2002-04-03 2005-02-02 沖電気工業株式会社 半導体装置
US20080043447A1 (en) * 2002-05-01 2008-02-21 Amkor Technology, Inc. Semiconductor package having laser-embedded terminals
US7399661B2 (en) * 2002-05-01 2008-07-15 Amkor Technology, Inc. Method for making an integrated circuit substrate having embedded back-side access conductors and vias
US7548430B1 (en) 2002-05-01 2009-06-16 Amkor Technology, Inc. Buildup dielectric and metallization process and semiconductor package
US7633765B1 (en) 2004-03-23 2009-12-15 Amkor Technology, Inc. Semiconductor package including a top-surface metal layer for implementing circuit features
US6930257B1 (en) 2002-05-01 2005-08-16 Amkor Technology, Inc. Integrated circuit substrate having laminated laser-embedded circuit layers
US7670962B2 (en) 2002-05-01 2010-03-02 Amkor Technology, Inc. Substrate having stiffener fabrication method
US9691635B1 (en) 2002-05-01 2017-06-27 Amkor Technology, Inc. Buildup dielectric layer having metallization pattern semiconductor package fabrication method
JP2003324183A (ja) * 2002-05-07 2003-11-14 Mitsubishi Electric Corp 半導体装置
JP3591524B2 (ja) * 2002-05-27 2004-11-24 日本電気株式会社 半導体装置搭載基板とその製造方法およびその基板検査法、並びに半導体パッケージ
US7474538B2 (en) 2002-05-27 2009-01-06 Nec Corporation Semiconductor device mounting board, method of manufacturing the same, method of inspecting the same, and semiconductor package
DE10234951B4 (de) * 2002-07-31 2009-01-02 Qimonda Ag Verfahren zur Herstellung von Halbleiterschaltungsmodulen
US6951778B2 (en) * 2002-10-31 2005-10-04 Hewlett-Packard Development Company, L.P. Edge-sealed substrates and methods for effecting the same
US7505862B2 (en) * 2003-03-07 2009-03-17 Salmon Technologies, Llc Apparatus and method for testing electronic systems
JP2005026364A (ja) * 2003-06-30 2005-01-27 Sanyo Electric Co Ltd 混成集積回路
US7408258B2 (en) * 2003-08-20 2008-08-05 Salmon Technologies, Llc Interconnection circuit and electronic module utilizing same
US7091124B2 (en) 2003-11-13 2006-08-15 Micron Technology, Inc. Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices
US8084866B2 (en) 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
US20050184376A1 (en) * 2004-02-19 2005-08-25 Salmon Peter C. System in package
US11081370B2 (en) 2004-03-23 2021-08-03 Amkor Technology Singapore Holding Pte. Ltd. Methods of manufacturing an encapsulated semiconductor device
US10811277B2 (en) 2004-03-23 2020-10-20 Amkor Technology, Inc. Encapsulated semiconductor package
US7145238B1 (en) 2004-05-05 2006-12-05 Amkor Technology, Inc. Semiconductor package and substrate having multi-level vias
US20050247894A1 (en) 2004-05-05 2005-11-10 Watkins Charles M Systems and methods for forming apertures in microfeature workpieces
US20050255722A1 (en) * 2004-05-07 2005-11-17 Salmon Peter C Micro blade assembly
TWI272683B (en) 2004-05-24 2007-02-01 Sanyo Electric Co Semiconductor device and manufacturing method thereof
US7220132B2 (en) * 2004-06-28 2007-05-22 Intel Corporation Tilted land grid array package and socket, systems, and methods
US7335979B2 (en) * 2004-06-28 2008-02-26 Intel Corporation Device and method for tilted land grid array interconnects on a coreless substrate package
US7232754B2 (en) 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
SG120200A1 (en) 2004-08-27 2006-03-28 Micron Technology Inc Slanted vias for electrical circuits on circuit boards and other substrates
US7300857B2 (en) 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
US7420282B2 (en) * 2004-10-18 2008-09-02 Sharp Kabushiki Kaisha Connection structure for connecting semiconductor element and wiring board, and semiconductor device
US7427809B2 (en) * 2004-12-16 2008-09-23 Salmon Technologies, Llc Repairable three-dimensional semiconductor subsystem
US7271482B2 (en) 2004-12-30 2007-09-18 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US20070007983A1 (en) * 2005-01-06 2007-01-11 Salmon Peter C Semiconductor wafer tester
US8049293B2 (en) * 2005-03-07 2011-11-01 Sony Corporation Solid-state image pickup device, electronic apparatus using such solid-state image pickup device and method of manufacturing solid-state image pickup device
US8826531B1 (en) 2005-04-05 2014-09-09 Amkor Technology, Inc. Method for making an integrated circuit substrate having laminated laser-embedded circuit layers
JP4790297B2 (ja) * 2005-04-06 2011-10-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4534062B2 (ja) * 2005-04-19 2010-09-01 ルネサスエレクトロニクス株式会社 半導体装置
JP4146864B2 (ja) 2005-05-31 2008-09-10 新光電気工業株式会社 配線基板及びその製造方法、並びに半導体装置及び半導体装置の製造方法
JP4322844B2 (ja) * 2005-06-10 2009-09-02 シャープ株式会社 半導体装置および積層型半導体装置
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
US20070023904A1 (en) * 2005-08-01 2007-02-01 Salmon Peter C Electro-optic interconnection apparatus and method
US7586747B2 (en) * 2005-08-01 2009-09-08 Salmon Technologies, Llc. Scalable subsystem architecture having integrated cooling channels
US20070023923A1 (en) * 2005-08-01 2007-02-01 Salmon Peter C Flip chip interface including a mixed array of heat bumps and signal bumps
US20070023889A1 (en) * 2005-08-01 2007-02-01 Salmon Peter C Copper substrate with feedthroughs and interconnection circuits
US7622377B2 (en) * 2005-09-01 2009-11-24 Micron Technology, Inc. Microfeature workpiece substrates having through-substrate vias, and associated methods of formation
US7863187B2 (en) 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7262134B2 (en) 2005-09-01 2007-08-28 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
JP2007123524A (ja) * 2005-10-27 2007-05-17 Shinko Electric Ind Co Ltd 電子部品内蔵基板
SG135066A1 (en) 2006-02-20 2007-09-28 Micron Technology Inc Semiconductor device assemblies including face-to-face semiconductor dice, systems including such assemblies, and methods for fabricating such assemblies
US7353591B2 (en) * 2006-04-18 2008-04-08 Kinsus Interconnect Technology Corp. Method of manufacturing coreless substrate
US7749899B2 (en) 2006-06-01 2010-07-06 Micron Technology, Inc. Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces
JP4155999B2 (ja) 2006-06-02 2008-09-24 株式会社ソニー・コンピュータエンタテインメント 半導体装置および半導体装置の製造方法
US7629249B2 (en) 2006-08-28 2009-12-08 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
JP2008091639A (ja) * 2006-10-02 2008-04-17 Nec Electronics Corp 電子装置およびその製造方法
US7589398B1 (en) 2006-10-04 2009-09-15 Amkor Technology, Inc. Embedded metal features structure
US7550857B1 (en) 2006-11-16 2009-06-23 Amkor Technology, Inc. Stacked redistribution layer (RDL) die assembly package
US7573138B2 (en) * 2006-11-30 2009-08-11 Taiwan Semiconductor Manufacturing Co., Ltd. Stress decoupling structures for flip-chip assembly
US7750250B1 (en) 2006-12-22 2010-07-06 Amkor Technology, Inc. Blind via capture pad structure
US7752752B1 (en) 2007-01-09 2010-07-13 Amkor Technology, Inc. Method of fabricating an embedded circuit pattern
US8323771B1 (en) 2007-08-15 2012-12-04 Amkor Technology, Inc. Straight conductor blind via capture pad structure and fabrication method
SG150410A1 (en) 2007-08-31 2009-03-30 Micron Technology Inc Partitioned through-layer via and associated systems and methods
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
TW200930173A (en) * 2007-12-31 2009-07-01 Phoenix Prec Technology Corp Package substrate having embedded semiconductor element and fabrication method thereof
WO2010013728A1 (ja) * 2008-07-31 2010-02-04 日本電気株式会社 半導体装置及びその製造方法
US8872329B1 (en) 2009-01-09 2014-10-28 Amkor Technology, Inc. Extended landing pad substrate package structure and method
US7960827B1 (en) 2009-04-09 2011-06-14 Amkor Technology, Inc. Thermal via heat spreader package and method
JP5147779B2 (ja) 2009-04-16 2013-02-20 新光電気工業株式会社 配線基板の製造方法及び半導体パッケージの製造方法
US8623753B1 (en) 2009-05-28 2014-01-07 Amkor Technology, Inc. Stackable protruding via package and method
US8222538B1 (en) 2009-06-12 2012-07-17 Amkor Technology, Inc. Stackable via package and method
US8471154B1 (en) 2009-08-06 2013-06-25 Amkor Technology, Inc. Stackable variable height via package and method
US8796561B1 (en) 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
US8742561B2 (en) * 2009-12-29 2014-06-03 Intel Corporation Recessed and embedded die coreless package
US8536462B1 (en) 2010-01-22 2013-09-17 Amkor Technology, Inc. Flex circuit package and method
US8300423B1 (en) 2010-05-25 2012-10-30 Amkor Technology, Inc. Stackable treated via package and method
US8294276B1 (en) 2010-05-27 2012-10-23 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8338229B1 (en) 2010-07-30 2012-12-25 Amkor Technology, Inc. Stackable plasma cleaned via package and method
US8717775B1 (en) 2010-08-02 2014-05-06 Amkor Technology, Inc. Fingerprint sensor package and method
US20120098129A1 (en) 2010-10-22 2012-04-26 Harris Corporation Method of making a multi-chip module having a reduced thickness and related devices
US8337657B1 (en) 2010-10-27 2012-12-25 Amkor Technology, Inc. Mechanical tape separation package and method
US8482134B1 (en) 2010-11-01 2013-07-09 Amkor Technology, Inc. Stackable package and method
US9748154B1 (en) 2010-11-04 2017-08-29 Amkor Technology, Inc. Wafer level fan out semiconductor device and manufacturing method thereof
US8525318B1 (en) 2010-11-10 2013-09-03 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8698303B2 (en) * 2010-11-23 2014-04-15 Ibiden Co., Ltd. Substrate for mounting semiconductor, semiconductor device and method for manufacturing semiconductor device
US8557629B1 (en) 2010-12-03 2013-10-15 Amkor Technology, Inc. Semiconductor device having overlapped via apertures
US8508037B2 (en) * 2010-12-07 2013-08-13 Intel Corporation Bumpless build-up layer and laminated core hybrid structures and methods of assembling same
US8535961B1 (en) 2010-12-09 2013-09-17 Amkor Technology, Inc. Light emitting diode (LED) package and method
US9721872B1 (en) 2011-02-18 2017-08-01 Amkor Technology, Inc. Methods and structures for increasing the allowable die size in TMV packages
US9013011B1 (en) 2011-03-11 2015-04-21 Amkor Technology, Inc. Stacked and staggered die MEMS package and method
JPWO2012137714A1 (ja) 2011-04-04 2014-07-28 ローム株式会社 半導体装置および半導体装置の製造方法
KR101140113B1 (ko) 2011-04-26 2012-04-30 앰코 테크놀로지 코리아 주식회사 반도체 디바이스
US8653674B1 (en) 2011-09-15 2014-02-18 Amkor Technology, Inc. Electronic component package fabrication method and structure
US8633598B1 (en) 2011-09-20 2014-01-21 Amkor Technology, Inc. Underfill contacting stacking balls package fabrication method and structure
US9029962B1 (en) 2011-10-12 2015-05-12 Amkor Technology, Inc. Molded cavity substrate MEMS package fabrication method and structure
TWI442852B (zh) * 2012-07-02 2014-06-21 Subtron Technology Co Ltd 基板結構的製作方法
KR101366461B1 (ko) 2012-11-20 2014-02-26 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9799592B2 (en) 2013-11-19 2017-10-24 Amkor Technology, Inc. Semicondutor device with through-silicon via-less deep wells
KR101488590B1 (ko) 2013-03-29 2015-01-30 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
TWI508157B (zh) * 2013-07-24 2015-11-11 矽品精密工業股份有限公司 半導體結構及其製法
KR101607981B1 (ko) 2013-11-04 2016-03-31 앰코 테크놀로지 코리아 주식회사 반도체 패키지용 인터포저 및 이의 제조 방법, 제조된 인터포저를 이용한 반도체 패키지
US9953908B2 (en) 2015-10-30 2018-04-24 International Business Machines Corporation Method for forming solder bumps using sacrificial layer
US9960328B2 (en) 2016-09-06 2018-05-01 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US10679919B2 (en) * 2018-06-25 2020-06-09 Qualcomm Incorporated High thermal release interposer
US10622292B2 (en) 2018-07-06 2020-04-14 Qualcomm Incorporated High density interconnects in an embedded trace substrate (ETS) comprising a core layer
JP7140969B2 (ja) * 2018-10-22 2022-09-22 富士通株式会社 アンテナ一体型増幅器及び通信機
US11502029B2 (en) * 2019-07-19 2022-11-15 Stmicroelectronics Pte Ltd Thin semiconductor chip using a dummy sidewall layer
US20210217707A1 (en) * 2020-01-10 2021-07-15 Mediatek Inc. Semiconductor package having re-distribution layer structure on substrate component

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0982857A (ja) * 1995-09-18 1997-03-28 Nec Corp マルチチップパッケージ構造

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW256013B (en) * 1994-03-18 1995-09-01 Hitachi Seisakusyo Kk Installation board
JPH09283925A (ja) * 1996-04-16 1997-10-31 Toppan Printing Co Ltd 半導体装置及びその製造方法
US6036809A (en) * 1999-02-16 2000-03-14 International Business Machines Corporation Process for releasing a thin-film structure from a substrate
JP3495300B2 (ja) * 1999-12-10 2004-02-09 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0982857A (ja) * 1995-09-18 1997-03-28 Nec Corp マルチチップパッケージ構造

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