KR101195266B1 - 반도체 패키지 및 반도체 패키지의 칩 선택방법 - Google Patents

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Abstract

본 발명의 반도체 패키지는, 제1관통전극이 형성된 제1반도체칩과, 상기 제1반도체칩 상부에 적층되며 제2관통전극이 형성된 제2반도체칩과, 그리고 상기 제1반도체칩 상부에 형성되어 전기적 신호에 따라 상기 제1관통전극 또는 제2관통전극에 전기적으로 연결되는 캔틸레버를 포함한다.

Description

반도체 패키지 및 반도체 패키지의 칩 선택방법{Semiconductor chip package and method for selecting chip}
본 발명은 반도체 패키지 및 반도체 패키지의 칩 선택방법에 관한 것으로서, 특히 캔틸레버를 이용하여 반도체 칩의 선택이 용이하도록 한 관통전극을 포함하는 적층 패키지 및 적층 패키지의 칩 선택방법에 관한 것이다.
최근 전자 제품의 소형화, 고성능화 및 휴대용 모바일(mobile) 제품의 수요 증가에 따라 초소형 대용량의 반도체 메모리에 대한 요구도 증대되고 있다. 일반적으로 반도체 메모리의 저장용량을 증대시키는 방법은, 반도체 칩의 집적도를 높여서 반도체 메모리의 저장용량을 증가시키는 방법과, 하나의 반도체 패키지 내부에 여러 개의 반도체 칩을 실장하여 조립하는 방법이 있다. 전자의 경우 많은 노력, 자본 및 시간이 소요되지만, 후자의 경우에는 패키징(packaging)하는 방법만을 변경하여 손쉽게 반도체 메모리의 저장용량을 늘릴 수 있다. 또한 후자의 경우, 전자보다 소요 자본, 연구 개발의 노력 및 개발 시간 측면에서 많은 장점이 있기 때문에 반도체 메모리 제조업체에서는 하나의 반도체 패키지에 여러 개의 반도체 칩을 실장하는 멀티 칩 패키지(Multi Chip Package)를 통하여 반도체 메모리 소자의 저장용량을 증대시키려고 노력하고 있다.
하나의 반도체 패키지 내부에 복수 개의 반도체 칩을 실장하는 방법은 반도체 칩을 수평으로 실장하는 방법과, 수직으로 실장하는 방법이 있다. 그러나 소형화를 추구하는 전자제품의 특징으로 인하여, 대부분의 반도체 메모리 제조업체는 반도체 칩을 수직으로 쌓아서 패키징하는 스택형 멀티 칩 패키지(Stack type Multi Chip Package)를 선호하고 있다.
적층 칩 패키지 기술은 단순화된 공정으로 패키지의 제조 단가를 낮출 수 있으며 대량 생산 등의 이점이 있는 반면, 적층되는 칩의 수 및 크기 증가에 따른 패키지 내부의 전기적 연결을 위한 배선 공간이 부족하다는 단점이 있다. 즉, 기존의 적층 칩 패키지는 기판의 칩 부착 영역에 복수 개의 칩이 부착된 상태에서, 각 칩의 본딩 패드와 기판의 전도성 회로 패턴이 와이어(wire)로 통전 가능하게 연결된 구조로 제조됨에 따라, 와이어 본딩을 위한 공간이 필요하고, 또한 와이어가 연결되는 기판의 회로패턴 면적이 필요하여 결국 반도체 패키지의 크기가 증가하는 단점이 있었다. 이러한 점들을 감안하여, 스택 패키지의 한 예로 관통전극(TSV: Through Silicon Via)을 이용한 패키지 구조가 제안되었다. 관통전극을 채용한 패키지는, 웨이퍼 단계에서 각 칩 내에 관통전극을 형성한 후 이 관통전극에 의해 수직으로 칩들간에 물리적 및 전기적 연결이 이루어지도록 한 구조를 취하고 있다. 다기능, 고성능 모바일 기기 등에 대응하기 위해 관통전극을 적용한 패키지에 대한 연구가 많이 이루어지고 있다. 이러한 적층 칩 패키지에서 어느 하나 이상의 특정 칩을 선택(selection)해서 전기적 신호를 인가해야 할 필요가 있다.
도 1은 종래기술에 따른 적층 패키지의 사시도, 도 2는 도1의 A 부분(칩선택패드 부분)의 단면도, 도 3은 재배열 배선을 통한 칩 선택 패드의 연결예를 나타낸 것이다.
도 1은 기판(10)에 반도체 칩(20, 30, 40, 50)이 적층되어 있고 관통전극(TSV, 24, 34, 44, 54)으로 연결된 경우를 나타낸 것이다. 기판 상에는 Vcc 패드(12), Vss 패드(14)가 존재하며, 각각의 칩에는 다양한 I/O 패드 등이 존재하고 일부 패드는 칩 선택을 위한 칩 선택 패드(22, 32, 42, 52)가 된다. 동일한 칩을 관통전극(24, 34, 44, 54)으로 적층할 경우 칩 선택 패드(22, 32, 42, 52)가 동일한 위치에 있기 때문에 동일한 관통전극으로 칩 선택을 할 수 없다. 따라서, 각각의 칩 선택 패드(22, 32, 42, 52)에 재배열 배선(RDL: Redistribution Layer, 26, 36, 46, 56)을 형성하여 서로 다른 위치에 존재하는 관통전극(28, 38, 48, 58)에 연결을 해야한다. 그러나 이러한 방법은 스택되는 칩의 재배열 배선이 서로 다른 패턴을 갖기 때문에 공정상의 비용을 상승시키고 공정관리에 많은 문제점을 야기한다.
도 4는 와이어를 통해 칩 선택하는 방법을 나타낸 사시도이다. 도 4를 참조하면, 동일한 반도체 칩(20, 30, 40, 50)이 적층되는 경우 칩 패드가 동일한 위치에 있기 때문에 반도체 칩을 계단식으로 쌓은 후 칩 선택 신호를 주기 위해 칩 선택 패드(22, 32, 42, 52)와 Vcc 패드(12)와 Vss 패드(14)를 와이어(W)로 본딩해야 한다. 칩 선택을 위한 와이어 본딩은 패키지의 두께를 증가시키고 반도체 칩의 갯수에 따라 연결되는 와이어의 길이가 길어져 신호 지연 및 구조적 신뢰성에 문제점을 일으킨다.
본 발명이 해결하려는 과제는, 패키지의 사이즈를 증가시키지 않고 재배열배선이 불필요하면서도 간단한 방법으로 칩 선택을 할 수 있는 반도체 패키지 및 반도체 패키지의 칩 선택방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 패키지는, 제1관통전극이 형성된 제1반도체칩과, 상기 제1반도체칩 상부에 적층되며 제2관통전극이 형성된 제2반도체칩과, 그리고 상기 제1반도체칩 상부에 형성되어 전기적 신호에 따라 상기 제1관통전극 또는 제2관통전극에 전기적으로 연결되는 캔틸레버를 포함한다.
일 실시예로, 상기 캔틸레버를 변형시키기 위해 상기 제1관통전극과 이격되어 상기 제1반도체칩 상부에 형성된 대전체를 포함할 수 있다.
일 실시예로, 상기 캔틸레버는 상기 제1관통전극과 이격되어 제1반도체칩 상부로 돌출된 제1돌출부; 상기 제1돌출부로부터 상기 제2관통전극을 향하여 수평방향으로 연장되는 연장부를 포함할 수 있으며, 상기 연장부로부터 상기 제2관통전극을 향하여 돌출된 제2돌출부를 포함할 수도 있다.
일 실시예로, 상기 캔틸레버를 상기 제1반도체칩 상부에 고정시키는 상기 캔틸레버 하부의 앵커를 포함할 수 있다.
일 실시예로, 상기 캔틸레버는 금, 은, 구리, 알루미늄, 니켈, 텅스텐, 티타늄, 백금, 팔라듐, 주석, 납, 아연, 인듐, 카드뮴, 크롬 및 몰리브덴 중 어느 하나 이상을 포함하는 단층막 또는 다층막일 수 있다.
일 실시예로, 상기 제1반도체칩은 상기 캔틸레버에 전기적 신호를 인가하기 위한 칩 선택용 배선을 포함할 수 있다.
일 실시예로, 상기 칩 선택용 배선 상에 형성되어 상기 캔틸레버의 변형 여부를 제어하는 스위칭 소자를 포함할 수 있으며, 구체적으로 상기 스위칭 소자는 전달게이트일 수 있다.
일 실시예로, 상기 칩 선택용 배선 상에 마련된 인버터를 포함할 수 있다.
일 실시예로, 상기 캔틸레버 주위를 실링하는 실링재를 포함할 수 있으며, 구체적으로 상기 실링재는 에폭시 수지, 페놀 수지, 아크릴 수지 및 이소시아네이트 수지 중 어느 하나 이상 선택된 수지를 포함할 수 있다.
일 실시예로, 상기 실링재 내부에 충진되어 상기 캔틸레버를 보호하는 충진재를 포함할 수 있으며, 구체적으로 상기 충진재는 액상의 에폭시 레진 또는 실리콘 오일을 포함할 수 있다.
일 실시예로, 상기 캔틸레버를 보호하도록 상기 캔틸레버를 피복하는 액상돔(liquid dome)을 포함할 수 있으며, 구체적으로 상기 액상돔은 액상의 에폭시 레진 또는 실리콘 오일을 포함할 수 있다.
일 실시예로, 상기 제1반도체칩과 제2반도체칩을 몰딩하는 몰딩재를 포함할 수 있다.
일 실시예로, 상기 캔틸레버는 상기 제1관통전극과 이격된 위치에서 상기 제1관통전극 또는 제2관통전극을 향해 연장되는 연장부를 포함하며, 상기 연장부의 하부에 제1관통전극이 위치하고 상기 제1관통전극과 이격되며 상기 연장부 단부의 하부에 위치하여 풀다운전극으로 사용되는 대전체를 포함할 수 있다.
일 실시예로, 상기 제1관통전극 상부의 도전성 돌기를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지의 칩 선택방법은 제1반도체칩에 제1관통전극과 상기 제1반도체칩 상부에 상기 제1관통전극과 이격된 대전체를 형성하는 단계, 상기 제1관통전극의 상부로 부상하는 캔틸레버를 형성하는 단계, 상기 제1관통전극과 대응하는 위치에 제2관통전극이 위치하도록 상기 제2관통전극이 형성된 제2반도체칩을 적층하는 단계 및 상기 캔틸레버에 전기적 신호를 인가하여 상기 캔틸레버를 상기 제1관통전극 또는 상기 제2관통전극에 전기적으로 연결되도록 변형시키는 단계를 포함한다.
일 실시예로, 상기 제1반도체칩에 제1관통전극과 상기 제1반도체칩 상부에 상기 제1관통전극과 이격된 대전체를 형성하는 단계는 상기 대전체를 플러스 또는 마이너스 전하로 대전시키는 단계를 포함할 수 있다.
일 실시예로, 상기 제1관통전극의 상부로 부상하는 캔틸레버를 형성하는 단계는 상기 제1관통전극과 이격되어 제1반도체칩 상부로 돌출된 제1돌출부를 형성하는 단계; 및 상기 제1돌출부로부터 상기 제2관통전극을 향하여 수평방향으로 연장되는 연장부를 형성하는 단계를 포함할 수 있다.
일 실시예로, 상기 제1돌출부로부터 상기 제2관통전극을 향하여 수평방향으로 연장되는 연장부를 형성하는 단계 이후, 상기 연장부로부터 상기 제2관통전극을 향하여 돌출된 제2돌출부를 형성하는 단계를 포함할 수 있다.
일 실시예로, 상기 제1관통전극의 상부로 부상하는 캔틸레버를 형성하는 단계 이후 상기 캔틸레버 주위를 실링하는 실링재를 형성하는 단계를 포함할 수 있다.
일 실시예로, 상기 캔틸레버에 전기적 신호를 인가하여 상기 캔틸레버를 상기 제1관통전극 또는 상기 제2관통전극에 전기적으로 연결되도록 변형시키는 단계는 상기 대전체에 전기적 신호를 인가하는 단계를 포함할 수 있다.
일 실시예로, 상기 캔틸레버에 전기적 신호를 인가하여 상기 캔틸레버를 상기 제1관통전극 또는 상기 제2관통전극에 전기적으로 연결되도록 변형시키는 단계는 상기 캔틸레버버에 바이너리 신호를 인가하는 단계를 포함할 수 있다.
본 발명의 반도체 패키지 및 반도체 패키지의 칩 선택방법은, 캔틸레버를 이용한 기계적 스윗칭 방식으로 칩 선택을 함으로써 재배열배선, 본딩 와이어가 불필요하며 신호지연이 없고 패키지의 경박단소화가 가능한 잇점이 있다.
도 1은 종래기술에 따른 적층 패키지의 사시도, 도 2는 도 1의 A 부분(칩선택패드 부분)의 단면도, 도 3은 재배열 배선을 통한 칩 선택 패드의 연결예를 나타낸 것이다.
도 4는 와이어를 통해 칩 선택하는 방법을 나타낸 사시도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 캔틸레버의 사시도, 도 7은 정면도이다.
도 8a 내지 도 8i는 본 발명의 일 실시예에 따른 캔틸레버 제조공정의 흐름도이다.
도 9는 본 발명의 일 실시예에 따른 캔틸레버의 작동원리를 설명하기 위한 단면도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 11 및 도 12는 본 발명의 일 실시예에 따른 반도체 칩의 선택 방법을 설명하기 위한 개념도이다.
도 13은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 14는 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다. 도 5를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지는 복수 개의 반도체 칩, 예를 들어 제1반도체칩(100), 제2반도체칩(200) 및 제3반도체칩(300)이 순차적으로 적층되어 있고, 각각의 반도체 칩 사이에는 전기적 신호에 의해 변형되어 칩 선택 기능을 수행하는 제1캔틸레버(120), 제2캔틸레버(220) 및 제3캔틸레버(320)가 존재한다. 반도체 칩(100, 200, 300)에는 칩 선택용 제1관통전극(102), 제2관통전극(202) 및 제3관통전극(302)이 존재하며, 캔틸레버(120, 220, 320)에 전기적 상호작용을 통해 캔틸레버(120, 220, 320)를 변형시키는 제1대전체(114), 제2대전체(214) 및 제3대전체(314)가 존재할 수 있다. 반도체 칩(100, 200, 300)에는 메모리소자, 로직로자, 광전소자 또는 파워소자 등의 반도체 소자가 형성될 수 있으며 상기 반도체 소자에는 저항, 콘덴서 등의 각종 수동소자가 포함될 수 있다.
캔틸레버(120, 220, 320)는 대전체(114, 214, 314)와의 전기적 반발력에 의해 관통전극(102, 202, 302)에 전기적으로 연결되며, 그 연결된 반도체 칩이 선택될 수 있다. 즉, 제1반도체칩(100)과 제2반도체칩(200) 사이의 제1캔틸레버(120)가 변형되어 제2반도체칩(200)의 관통전극(202)에 연결되면 제2반도체칩(200)이 선택되며, 제2반도체칩(200)과 제3반도체칩(300) 사이의 제2캔틸레버(220)이 변형되어 제3반도체칩(300)의 관통전극(302)에 연결되면 제3반도체칩(200)이 선택되도록 구성될 있다. 관통전극(102, 202, 302)은 통상의 관통전극 형성방법을 제한없이 사용할 수 있다. 예를 들어, 실리콘 웨이퍼의 일면에 레이저 드릴 또는 DRIE(Deep Reactive Ion Etching) 등을 이용하여 홈을 형성하고 절연층, 씨드 금속막을 형성한 다음 전해도금을 통해 도전성 물질을 매립하여 형성할 수 있다. 또한 홈 형성 공정 후, 홈 형성 시 발생한 잔사 제거 내지 이후의 도금 공정이 용이하도록 화학적 처리 또는 물리적 처리를 통해 도금 밀착성을 향상시킬 수 있으며 수직형 홈은 물론 테이퍼형(tapered) 홈도 가능하다.
도 6은 본 발명의 일 실시예에 따른 캔틸레버의 사시도, 도 7은 정면도이며, 설명의 편의를 위해 관통전극을 함께 표시하였다. 편의상 도 5의 제1반도체칩 상부에 형성된 캔틸레버를 기준으로 설명하나 다른 반도체 칩에 형성된 캔틸레버도 동일하다. 캔틸레버(120)는 전기적 신호에 따라 변형되며 제1돌출부(121), 연장부(122) 및 제2돌출부(126)로 이루어질 수 있다. 제1돌출부(121)는 제1관통전극(102)과 이격된 위치에서 제1반도체칩(100) 상부로 돌출되며, 연장부(122)는 제1돌출부(121)로부터 제1관통전극(102) 또는 제2관통전극(도 5 참조)을 향하여 수평방향으로 연장되며, 제2돌출부(126)는 연장부(122)의 끝단에서 제2관통전극(도 5 참조)을 향하여 돌출된 구조를 가질 수 있다. 제2돌출부(126)는 존재하지 않을 수도 있다.
제1돌출부(121), 연장부(122) 및 제2돌출부(126)는 도전성 물질을 포함하여 이루어지며, 서로 동일한 물질로 이루어질 수도 있고 서로 다른 물질로 이루어질 수도 있다. 예를 들어, 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr), 몰리브덴(Mo) 등의 금속물질, 도전성 유기물, 실리콘(Si) 및 금속질화물 중에서 어느 하나 이상 선택된 단층막 또는 다층막일 수 있다. 대전체(114)는 플러스(+) 또는 마이너스(-) 전하를 띠고 있는 부분으로서 캔틸레버에 전기적 반발력을 제공하는 역할을 한다. 대전체(114)는 순간적으로 플러스(+) 또는 마이너스(-) 전하를 띠는 대전체이거나 반영구적으로 플러스(+) 또는 마이너스(-) 전하를 띠고 있는 대전체일 수 있다. 예를 들어, 도체 사이에 고유전 박막물질을 삽입시킨 콘덴서일 수 있으며, 도체로 이루어져 캔틸레버에 플러스(+) 전하가 축적되는 순간에 대전체에도 플러스(+) 전하가 축적되도록 할 수도 있다. 즉, 대전체(114) 또한 금, 은, 구리, 알루미늄, 니켈, 텅스텐, 티타늄, 백금, 팔라듐, 주석, 납, 아연, 인듐, 카드뮴, 크롬 및 몰리브덴 중 어느 하나 이상을 포함하는 단층막 또는 다층막으로 이루어질 수 있으며, 상기 금속 단층막 또는 다층막 사이에 고유전물질이 삽입된 콘덴서 구조일 수도 있다.
상술한 캔틸레버 구조는 일 실시예에 불과할 뿐이고 다른 구조를 가질 수 있다. 예를 들어, 캔틸레버가 제2반도체칩(도 5의 200) 하부에 형성될 수도 있고, 압전박막과 압전박막 상부면의 상부전극과, 그리고 상기 압전박막 하부면의 하부전극을 포함하는 압전 캔틸레버일 수도 있다. 압전 캔틸레버는 대전체(114)가 필요하지 않으며 상부전극과 하부전극에 전기적 신호를 인가하면 변형되는 압전효과(piezoelectric effect)를 이용하는 것이다. 변형되는 방향을 조절하면 제1관통전극(도 5의 102) 또는 제2관통전극(도 5의 202) 중 어느 하나에 연결되도록 할 수 있다.
도 8a 내지 도 8i는 본 발명의 일 실시예에 따른 캔틸레버 제조공정의 흐름도이다.
도 8a를 참조하면, 반도체 칩(또는 실리콘 웨이퍼, 100) 상부에 절연층(110)을 형성하고 도전성 물질을 증착(코팅)하고 패터닝하여 앵커(anchor, 112)를 형성할 수 있다. 절연층(110)은 실리콘산화물, 실리콘질화물, 실리콘산질화물 및 금속산화물 등의 무기 절연물은 물론 유기 절연물로 이루어질 수도 있으며 양자를 혼합하여 형성할 수도 있다. 단층막은 물론 다층막도 가능하며, 일례로, SiO2와 SiN으로 이루어진 2층 구조의 절연층일 수 있다. 절연층(110)은 진공증착, 스퍼터링, 화학기상증착(CVD), 스핀코팅, 딥고팅, 스크린프린팅 등의 방법을 사용하여 형성할 수 있으며 그 형성방법에 제한이 있는 것은 아니다. 앵커(112)는 금, 은, 구리, 알루미늄, 니켈, 텅스텐, 티타늄, 백금, 팔라듐, 주석, 납, 아연, 인듐, 카드뮴, 크롬 및 몰리브덴 중 어느 하나 이상을 포함하는 단층막 또는 다층막으로 이루어질 수 있다. 구체적 예를 들어, TiN을 포함하는 단층막 또는 다층막일 수 있다. TiN은 전기저항이 20μΩ㎝ 정도로 작고, Young's modulus가 600GPa 정도로 높으며 스트레스에 강해 캔틸레버의 앵커로 사용하기 적당하다. 또한, 도면에 도시하지 않았으나 앵커(112)의 하부, 즉 반도체 칩(100)에는 앵커(112)에 전기신호를 주기 위한 배선패턴 등이 형성될 수 있다. 반도체 칩은 도 5의 제1반도체칩과 동일한 도면부호 100을 사용하였으나, 적층된 반도체 칩 중 어느 하나일 수 있다.
도 8b를 참조하면, 대전체(114)를 형성한다. 대전체(114)는 도체 사이에 고유전 박막물질을 삽입시킨 콘덴서 또는 도전성 물질로 이루어질 수 있다. 대전체(114)에 전기신호를 주기 위한 배선패턴이 반도체 칩(100)의 내부 또는 표면에 형성될 수 있다. 또한 상기 대전체(114)는 반도체 칩(100)에 형성된 제1관통전극(도시하지 않음)과 소정 거리 이격된 위치에 형성되며, 상기 대전체(114)를 형성하는 단계는 상기 대전체(114)를 플러스 또는 마이너스 전하로 대전시키는 단계를 포함할 수 있다.
도 8c를 참조하면, 제1희생층(sacrificial layer, 116)을 형성한다. 제1희생층(116)은 폴리실리콘(Poly-Si), 인-실리케이트유리(PSG: phosphor-silicate glass), 산화아연(ZnO), 또는 폴리머 등을 사용할 수 있으나 그 제한이 있는 것은 아니다. 제1희생층(116)이 폴리실리콘, 인-실리케이트유리로 이루어질 경우에는 화학 기상 증착 방법(CVD)을 사용할 수 있으며, 산화아연으로 구성될 경우에는 스퍼터링 방법으로 형성할 수 있으며, 폴리머로 이루어질 경우에는 스핀 코팅 방법으로 형성할 수 있다.
도 8d를 참조하면, 제1희생층(116)을 평탄화할 수 있다. 평탄화는 화학기계적연마(CMP: Chemical Mechanical Polishing) 등을 통해 수행될 수 있으며, 제1희생층(116)이 이미 평탄하거나 평탄화 공정이 불필요한 경우에는 평탄화 공정은 생략될 수 있다.
도 8e를 참조하면, 제1희생층(116)을 패터닝하여 개구부(116a)를 형성한 후 제2희생층(118)을 형성하고 패터닝하여 개구부(118a)를 형성한다. 또는 제2희생층(118)을 형성하고 제2희생층과 제1희생층을 순차적으로 패터닝하여 캔틸레버 형성을 위한 개구부(116a, 118a)를 형성한다. 제2희생층(118)은 제1희생층(116)과 동일한 물질일 수도 서로 다른 물질일 수도 있다. 예를 들어, 제2희생층(118)은 폴리실리콘(Poly-Si), 인-실리케이트유리(PSG: phosphor-silicate glass), 산화아연(ZnO), 또는 폴리머 등을 사용하여 형성할 수 있다.
도 8f를 참조하면, 제1희생층에 의해 형성된 개구부(116a), 제2희생층(118)에 의해 형성된 개구부(118a)에 도전성 물질을 매립하여 제1돌출부(121)와 연장부(122)를 형성한다. 상기 매립되는 도전성 물질은 금, 은, 구리, 알루미늄, 니켈, 텅스텐, 티타늄, 백금, 팔라듐, 주석, 납, 아연, 인듐, 카드뮴, 크롬, 몰리브덴 등의 금속물질, 도전성 유기물, 실리콘(Si) 및 금속질화물 중에서 어느 하나 이상 선택된 단층막 또는 다층막일 수 있으며, 진공증착, 스퍼터링, CVD, 스크린프린팅, 무전해도금, 전해도금 등에 의해 형성할 수 있다.
도 8g를 참조하면, 희생층을 증착하고 패터닝하여 개구부(124a)가 존재하는 제3희생층(124)을 형성한다. 제3희생층(124)은 제1희생층(116) 또는 제2희생층(118)과 동일한 물질일 수도 서로 다른 물질일 수도 있다. 일례로, 제3희생층(124)은 폴리실리콘, 인-실리케이트유리(PSG), 산화아연 또는 폴리머 등을 사용하여 형성할 수 있다.
도 8h를 참조하면, 제3희생층의 개구부(124a)에 도전성 물질을 형성하여 제2돌출부(126)를 형성한다. 상기 도전성 물질은 금, 은, 구리, 알루미늄, 니켈, 텅스텐, 티타늄, 백금, 팔라듐, 주석, 납, 아연, 인듐, 카드뮴, 크롬, 몰리브덴 등의 금속물질, 도전성 유기물, 실리콘(Si) 및 금속질화물 중에서 어느 하나 이상 선택된 단층막 또는 다층막일 수 있으며, 진공증착, 스퍼터링, CVD, 스크린프린팅, 무전해도금, 전해도금 등에 의해 형성할 수 있다.
도 8i를 참조하면, 희생층(116, 118, 124)을 제거하여 캔틸레버(120)를 완성한다. 희생층(116, 118, 124)이 폴리실리콘일 경우 CF4, C2F6, XeF2 또는 BrF2 등을 사용한 건식 식각으로 제거할 수 있고, 희생층(116, 118, 124)이 인-실리케이트유리나 산화아연으로 구성될 경우에는 BOE(Buffered Oxide Etch) 또는 플루오르화수소(HF) 등을 사용하여 제거할 수 있으며, 희생층(116, 118, 124)이 폴리머로 이루어진 경우에는 애싱(ashing) 또는 아세톤 등의 유기 용제를 사용하여 제거할 수 있다.
전술한 캔틸레버를 형성하는 단계 이후 상기 캔틸레버 주위를 실링하는 실링재를 형성하는 단계, 액삼돔을 형성하는 단계, 상기 실링재 내부를 충진재로 채우는 단계 등이 포함될 수 있다.
도 9는 본 발명의 일 실시예에 따른 캔틸레버의 작동원리를 설명하기 위한 단면도이다. 도 9를 참조하면, 칩 선택 작용을 하지 않는 경우, 캔틸레버(120)는 대전된 상태가 아니다. 대전체(114)는 일례로써, 플러스(+)로 대전된 상태로 존재하는 것을 나타내었으나 마이너스(-)로 대전된 상태로 존재할 수도 있고, 대전되지 않은 상태로 존재하다 캔틸레버(120)가 대전될 때 같이 대전되도록 할 수도 있다. 이를 위해 대전체(114)에 전기적 신호를 인가하기 위한 배선패턴(도시하지 않음)이 반도체 칩(100)의 내부 또는 상부면에 존재할 수 있다.
칩 선택 동작을 하기 위해 반도체 칩(100)의 내부 및/또는 상부면에는 칩 선택을 위한 배선(S2)과 그 배선 상에 스윗칭 소자(130)를 구비할 수 있다. 스윗칭 소자(130)는 예를 들어, 전달게이트(transmission gate)일 수 있다. 전달게이트는 신호 전달을 개폐하는 게이트 회로로써 온-오프 신호(0 또는 1의 바이너리 신호)를 캔틸레버에 전달하는 역할을 한다. 예를 들어, 바이너리 신호 0이 인가되었을 때 캔틸레버(120)와 대전체(114)가 척력을 갖도록 설정하면, 바이너리 신호 0이 인가됨에 따라 캔틸레버(120)에 플러스 전하가 대전되고 대전체(114)에 축적된 플러스 전하와의 반발력에 의해 캔틸레버(120)는 상측으로 휘게 되며, 그 상부에 존재하는 반도체 칩의 관통전극(도시하지 않음)에 전기적으로 연결되게 된다.
도 10은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도, 도 11 및 도 12는 본 발명의 일 실시예에 따른 반도체 칩의 선택 방법을 설명하기 위한 단면도이다. 도 10을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지는 2개 이상의 반도체 칩이 적층된 구조이며, 도면에는 일례로서 제1반도체칩(100), 제2반도체칩(200), 제3반도체칩(300), 제4반도체칩(400) 및 제5반도체칩(500)이 적층된 구조를 나타내었다. 각각의 반도체 칩에는 칩 선택을 위한 제1관통전극(102), 제2관통전극(202), 제3관통전극(302), 제4관통전극(402), 제5관통전극(502)이 형성되어 있으며, 각 관통전극(102, 202, 302, 402, 502)과 이격된 위치에 제1캔틸레버(120)와 제1대전체(114), 제2캔틸레버(220)와 제2대전체(214), 제3캔틸레버(320)와 제3대전체(314), 제4캔틸레버(420)와 제4대전체(414) 및 제5캔틸레버(520)와 제5대전체(514)가 형성되어 있다. 제5반도체칩(500)이 최상부에 위치하는 반도체 칩인 경우 제5캔틸레버(520)와 제5대전체(514)는 생략될 수 있다.
또한, 각각의 반도체 칩(100, 200, 300, 400, 500) 상부에 형성된 캔틸레버의 스윗칭 조작을 위한 스윗칭 소자(130, 230, 330, 430, 530)가 형성되어 있으며, 칩 선택을 위한 칩 선택용 배선(S1, S2, S3, S4)이 인코더(502)와 제어부(504)에 연결될 수 있다. 일례로서, 제1선택배선(S1)은 제1반도체칩(100)을 선택하기 위해 제1반도체칩(100)의 제1관통전극(102)에 전기적으로 연결될 수 있고, 제2선택배선(S2)은 제2반도체칩(200) 또는 제3반도체칩(300)을 선택하기 위해 제1캔틸레버(120)와 제2캔틸레버(220)에 전기적으로 연결될 수 있다. 각각의 반도체칩에 형성된 캔틸레버(120, 220, 320, 420, 520)에는 스윗칭소자(130, 230, 330, 430, 530)가 전기적으로 연결되어 있고, 제2선택배선(S2) 상에는 도면부호 141, 241의 인버터가, 제3선택배선(S3) 상에는 도면부호 142, 242, 342, 442의 인버터가, 제4선택배선(S4) 상에는 도면부호 143, 243, 343, 443, 543의 인버터가 전기적으로 연결될 수 있다. 각각의 선택배선(S2, S3, S4)과 반도체 칩(100, 200, 300, 400, 500) 상의 인버터는 모두 전기적으로 연결될 필요는 없으며, 칩 선택 동작의 작동 방식에 따라 연결 방식도 결정될 수 있다. 또한, 각각의 선택배선에 연결되지 않은 인버터는 생략될 수도 있다. 일례로서, 제2선택배선(S2)에는 도면부호 141, 241번의 인버터만이 전기적으로 연결되어 있으며, 나머지 도면부호 341, 441, 541번의 인버터는 전기적으로 단락되어 있으며 인버터 형성공정이 생략될 수도 있다. 각각의 선택배선(S2, S3, S4)의 반도체 칩 간의 연결은 솔더범프(도시하지 않음)로 연결될 수 있다. 예를 들어, 제2선택배선(S2)은 제1반도체칩(100)을 거쳐 제2반도체칩(200)에 연결되는데, 제1반도체칩(100)과 제2반도체칩(200) 사이에서의 전기적 연결이 솔더범프(도시하지 않음)에 의해 이루어질 수 있다. 제1반도체칩(100)의 선택은 제1반도체칩(100)의 칩 선택용 제1관통전극(102) 직접 연결된 제1선택배선(S1)에 전기적 신호(바이너리 신호 0 또는 1)를 인가하여 수행될 수 있다.
이하에서는 도 10 및 도 11을 참조하여, 제2반도체칩의 선택 동작의 일 실시예를 설명하기로 한다. 이하에서 설명하는 칩 선택 방법은 일 실시예에 불과하며 다양한 방법이 사용될 수 있다. 제2반도체칩(200)을 선택하기 위해 제2선택배선(S2)에 바이너리 신호 0을 인가한다. 본 실시예에서 바이너리 신호 0이 인가될 경우 칩 선택이 이루어지게 된다. 인가된 바이너리 신호 0은 제1노드(N1)에서 제1스윗칭소자(130)로 분기하고 이는 제1캔틸레버(120)에 플러스 대전을 일으키게 된다. 대전체(114)도 플러스로 대전된 상태를 유지하도록 설정되어 있으며 제1캔틸레버(120)와 제1대전체(114) 간에 척력이 작용하여 제1캔틸레버(120)는 상측으로 변형되고 결국 제2반도체칩(200)의 칩 선택용 제2관통전극(202)에 전기적으로 연결되어 제2반도체칩(200)이 선택된다. 한편, 제1노드(N1)을 거쳐 도면부호 141번의 인버터를 거친 바이너리 신호 0은 상기 인버터(141)에 의해 바이너리 신호 1로 변경된다. 바이너리 신호 1은 제2노드(N2)에서 제2스윗칭소자(230)로 분기하게 되는데, 바이너리 신호 1은 제2스윗칭소자(230)가 오프로 작용하도록 설정되어 있으므로 제2캔틸레버(220)에 플러스 대전을 발생시키지 않게 되어, 제2캔틸레버(220)에 의한 제3반도체칩(300)의 선택은 일어나지 않는다. 한편, 제2노드(N2)와 도면부호 241번의 인버터를 통과한 신호는 제2배선(S2)이 더 이상 연장되지 않아 그 상부에 존재하는 반도체 칩에는 신호가 가지 않게 되나, 한 번의 신호로 복수 개의 칩을 선택하고자 하는 경우에는 제2배선(S2)이 도면부호 241번의 인버터를 지나 계속 그 상부 반도체 칩으로 연결되도록 할 수도 있다.
이하에서는 도 10 및 도 12를 참조하여, 제3반도체칩의 선택 동작의 일 실시예를 설명하기로 한다. 제3반도체칩(300)을 선택하기 위해서는 제2선택배선(S2)에 바이너리 신호 1을 인가한다. 인가된 바이너리 신호 1은 제1노드(N1)에서 제1스윗칭소자(130)로 분기하고 바이너리 신호 1은 오프 신호이므로 제1캔틸레버(120)에 대전 현상을 일으키지 않아 제1캔틸레버(120)의 변형(휨)은 발생하지 않으며 이는 결국 제2반도체칩(200)이 선택되지 않게 된다. 제1노드(N1)를 거쳐 도면부호 141번의 인버터를 거친 바이너리 신호 1은 상기 인버터(141)에 의해 바이너리 신호 0으로 변경된다. 바이너리 신호 0은 제2노드(N2)에서 제2스윗칭소자(230)로 분기하게 되는데, 바이너리 신호 0은 제2스윗칭소자(230)가 온으로 작용하도록 설정되어 있으므로 제2캔틸레버(220)에 플러스 대전을 발생시키고 제2캔틸레버(220)가 제2대전체(214)와의 척력에 의해 변형되어 제3반도체칩(300)의 칩 선택용 제3관통전극(302)에 전기적으로 연결되어 제3반도체칩(300)이 선택된다.
도 13은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다. 본 발명의 일 실시예에 따른 반도체 패키지는 기판(S) 상에 복수 개의 반도체 칩이 적층될 수 있으나 일례로서 도 13에는 두 개의 반도체 칩(100, 200)만 도시하였다. 본 발명은 반도체 칩(100, 200)을 몰딩하는 몰딩재(606)가 필요없는 웨이퍼 레벨 칩사이즈 패키지(WLCSP: Wafer Level Chip Size Package)에 적용될 수 있으나, EMC(Epoxy Molding Compound)와 같은 몰딩재(606)가 존재하는 경우에는 몰딩재(606)에 의해 캔틸레버(120)가 움직일 수 없으므로 캔틸레버(120)의 운동이 가능하도록 할 필요가 있다. 이를 위해, 캔틸레버(120) 및 대전체(114) 주위에 실링재(sealant, 602)를 형성하고 그 내부는 빈 공간으로 두거나 충진재(604)를 채워넣을 수 있다. 또는 실링재(602) 없이 liquid encapsulation을 이용한 액상돔(dome)을 형성할 수도 있다.
실링재(602)는 디스펜스(dispense) 장치를 이용하여 디스펜싱하거나 스크린프린팅에 의해 프린팅할 수 있다. 실링재는 무기 실링재 또는 유기 실링재 중 어느 하나 이상을 포함하는 실링재를 사용할 수 있다. 유기 실링재로는 에폭시 수지, 페놀 수지, 아크릴 수지 및 이소시아네이트 수지 중 어느 하나 이상 선택된 수지를 포함하는 실링재를 사용할 수 있다. 실링재에는 각각의 주제와 경화제를 혼합하여 사용하는 2액성 타입과 주제와 경화제가 합쳐져 있는 1액성 타입이 있으며 양자 모두 사용할 수 있다. 또한 열경화형 실링재는 물론 자외선 경화형 실링재, 열경화형과 자외선 경화형의 혼합형 실링재도 사용할 수 있다. 실링재(602)는 필러(filler)를 포함할 수 있는데, 필러로는 무기 필러와 유기 필러 모두 사용 가능하며, 무기 필러는 탄산칼슘(CaCO3), 탄산마그네슘(MgCO3), 황산 바륨, 유산 마그네슘, 산화철, 산화티탄, 산화아연, 산화 알류미늄(Al2O3), 규산 알루미늄, 이산화 규소, 티탄산 칼륨, 활석, 석면가루, 석영분, 유리 섬유, 운모 등이 사용될 수 있고, 유기 필러로는 폴리 메타크릴산 메틸, 폴리스티렌 필러 등이 사용될 수 있다.
실링재(602) 내부에 채워넣는 충진재(604)는 액상의 에폭시 레진을 포함하는 물질, 실리콘 오일 등을 사용할 수 있으나 그 제한이 있는 것은 아니다. 액상돔은 충진재(604)와 동일한 물질일 수도 서로 다른 물질일 수도 있으며 충진재(604)에 준해 선정될 수 있다.
도 14는 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다. 도 14를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지는 반도체 칩(100), 캔틸레버(120) 및 대전체(114)를 포함한다. 반도체 칩(100) 상부에는 하나 이상의 반도체 칩이 적층되나 설명의 편의를 위해 이를 생략하였다. 반도체 칩(100)에는 칩 선택용 관통전극(102)이 형성되어 있고 관통전극(102)의 상부면에는 도전성 돌기(105)가 형성될 수 있다. 캔틸레버는 제1돌출부(121) 및 연장부(122)로 이루어질 수 있다. 캔틸레버(120)는 앵커(113)에 의해 지지될 수 있으며 연장부(122) 단부(끝단) 하부에 위치하는 대전체(114)는 풀다운전극(pull down electrode)으로 이용된다. 즉, 캔틸레버(120)와 대전체(114)에 전기적 신호가 인가되면 캔틸레버(120)가 대전체(114) 쪽으로 변형되고 캔틸레버(120)의 연장부(122)가 도전성 돌기(105)에 접촉되어 칩 선택 작용을 할 수 있다.
도전성 돌기(105)는 전기적 통로가 되므로 전도성 고분자와 그 유도체, 금속, 전도성 고분자와 금속의 복합체 등의 전도성 물질을 포함하여 구성될 수 있다. 예를 들어, olyaniline, polythiophene, poly(3,4-ethylene dioxythiophene), polypyrrole 및 PPV(polyphenylenevinylene)로 이루어진 전도성 고분자와 그 유도체로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있고, 금, 은, 구리, 알루미늄, 니켈, 텅스텐, 티타늄, 백금, 팔라듐, 주석, 납, 아연, 인듐, 카드뮴, 크롬 및 몰리브덴으로 이루어진 군에서 어느 하나 이상 선택된 금속을 포함할 수도 있다. 구체적 예를 들어, 도전성 돌기(105)는 솔더범프일 수 있다. 솔더범프는 진공증착, 전해도금, 스크린 인쇄(screen printing) 등에 의해 형성할 수 있으며, 솔더범프의 하부에는 UBM(Under Bump Metallurgy) 구조가 더 존재할 수 있다. 전해도금 방법은 공융 솔더를 사용하고 UBM은 TiW를 사용할 수 있다. 스크린 인쇄는 Pb/In/Ag, Sn/Pb/In, Cu/Sb/Ag/An과 같은 솔더를 스텐실 마스크(stencil mask)를 통해 형성하는 방법으로 삼성분계 이상의 무연 솔더를 사용할 수 있으며 공정이 간단하다는 장점이 있다. 또 다른 예를 들어, 도전성 돌기(105)는 골드 범프, 골드 스터드(stud) 범프, 니켈 범프 등을 사용할 수 있다. 골드 범프는 무전해도금 또는 전해도금 방법에 의해 형성할 수 있으며, Cr/Cu-Cr/Cu/Au, TiW/Au, Ti/Au 등의 UBM을 사용할 수 있다.
100,200,300,400,500...반도체 칩 102,202,302,402,502...관통전극
105...도전성 돌기 112, 113...앵커 114,214,314,414,514...대전체
120,220,320,420,520...캔틸레버
121...제1돌출부 122...연장부 126...제2돌출부 130,230,330,430,530...스윗칭소자
602...실링재

Claims (26)

  1. 제1관통전극이 형성된 제1반도체칩;
    상기 제1반도체칩 상부에 적층되며 제2관통전극이 형성된 제2반도체칩; 및
    상기 제1반도체칩 상부에 형성되어 전기적 신호에 따라 상기 제1관통전극 또는 제2관통전극에 전기적으로 연결되는 캔틸레버
    를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 캔틸레버를 변형시키기 위해 상기 제1관통전극과 이격되어 상기 제1반도체칩 상부에 형성된 대전체를 포함하는 반도체 패키지.
  3. 제1항에 있어서, 상기 캔틸레버는
    상기 제1관통전극과 이격되어 제1반도체칩 상부로 돌출된 제1돌출부;
    상기 제1돌출부로부터 상기 제2관통전극을 향하여 수평방향으로 연장되는 연장부를 포함하는 반도체 패키지.
  4. 제3항에 있어서,
    상기 캔틸레버는 상기 연장부로부터 상기 제2관통전극을 향하여 돌출된 제2돌출부를 포함하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 캔틸레버를 상기 제1반도체칩 상부에 고정시키는 상기 캔틸레버 하부의 앵커를 포함하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 캔틸레버는 금, 은, 구리, 알루미늄, 니켈, 텅스텐, 티타늄, 백금, 팔라듐, 주석, 납, 아연, 인듐, 카드뮴, 크롬 및 몰리브덴 중 어느 하나 이상을 포함하는 단층막 또는 다층막인 반도체 패키지.
  7. 제1항에 있어서,
    상기 제1반도체칩은 상기 캔틸레버에 전기적 신호를 인가하기 위한 칩 선택용 배선을 포함하는 반도체 패키지.
  8. 제7항에 있어서,
    상기 칩 선택용 배선 상에 형성되어 상기 캔틸레버의 변형 여부를 제어하는 스위칭 소자를 포함하는 반도체 패키지.
  9. 제8항에 있어서,
    상기 스위칭 소자는 전달게이트인 반도체 패키지.
  10. 제6항에 있어서,
    상기 칩 선택용 배선 상에 마련된 인버터를 포함하는 반도체 패키지.
  11. 제1항에 있어서,
    상기 캔틸레버 주위를 실링하는 실링재를 포함하는 반도체 패키지.
  12. 제11항에 있어서,
    상기 실링재는 에폭시 수지, 페놀 수지, 아크릴 수지 및 이소시아네이트 수지 중 어느 하나 이상 선택된 수지를 포함하는 반도체 패키지.
  13. 제11항에 있어서,
    상기 실링재 내부에 충진되어 상기 캔틸레버를 보호하는 충진재를 포함하는 반도체 패키지.
  14. 제13항에 있어서,
    상기 충진재는 액상의 에폭시 레진 또는 실리콘 오일을 포함하는 반도체 패키지.
  15. 제1항에 있어서,
    상기 캔틸레버를 보호하도록 상기 캔틸레버를 피복하는 액상돔(liquid dome)을 포함하는 반도체 패키지.
  16. 제15항에 있어서,
    상기 액상돔은 액상의 에폭시 레진 또는 실리콘 오일을 포함하는 반도체 패키지.
  17. 제1항에 있어서,
    상기 제1반도체칩과 제2반도체칩을 몰딩하는 몰딩재를 포함하는 반도체 패키지.
  18. 제1항에 있어서,
    상기 캔틸레버는 상기 제1관통전극과 이격된 위치에서 상기 제1관통전극 또는 제2관통전극을 향해 연장되는 연장부를 포함하며, 상기 연장부의 하부에 제1관통전극이 위치하고 상기 제1관통전극과 이격되며 상기 연장부 단부의 하부에 위치하여 풀다운전극으로 사용되는 대전체를 포함하는 반도체 패키지.
  19. 제18항에 있어서,
    상기 제1관통전극 상부의 도전성 돌기를 포함하는 반도체 패키지.
  20. 제1반도체칩에 제1관통전극과 상기 제1반도체칩 상부에 상기 제1관통전극과 이격된 대전체를 형성하는 단계;
    상기 제1관통전극의 상부로 부상하는 캔틸레버를 형성하는 단계;
    상기 제1관통전극과 대응하는 위치에 제2관통전극이 위치하도록 상기 제2관통전극이 형성된 제2반도체칩을 적층하는 단계; 및
    상기 캔틸레버에 전기적 신호를 인가하여 상기 캔틸레버를 상기 제1관통전극 또는 상기 제2관통전극에 전기적으로 연결되도록 변형시키는 단계
    를 포함하는 반도체 패키지의 칩 선택방법.
  21. 제20항에 있어서,
    상기 제1반도체칩에 제1관통전극과 상기 제1반도체칩 상부에 상기 제1관통전극과 이격된 대전체를 형성하는 단계는 상기 대전체를 플러스 또는 마이너스 전하로 대전시키는 단계를 포함하는 반도체 패키지의 칩 선택방법.
  22. 제20항에 있어서,
    상기 제1관통전극의 상부로 부상하는 캔틸레버를 형성하는 단계는 상기 제1관통전극과 이격되어 제1반도체칩 상부로 돌출된 제1돌출부를 형성하는 단계; 및 상기 제1돌출부로부터 상기 제2관통전극을 향하여 수평방향으로 연장되는 연장부를 형성하는 단계를 포함하는 반도체 패키지의 칩 선택방법.
  23. 제22항에 있어서,
    상기 제1돌출부로부터 상기 제2관통전극을 향하여 수평방향으로 연장되는 연장부를 형성하는 단계 이후, 상기 연장부로부터 상기 제2관통전극을 향하여 돌출된 제2돌출부를 형성하는 단계를 포함하는 반도체 패키지의 칩 선택방법.
  24. 제20항에 있어서,
    상기 제1관통전극의 상부로 부상하는 캔틸레버를 형성하는 단계 이후 상기 캔틸레버 주위를 실링하는 실링재를 형성하는 단계를 포함하는 반도체 패키지의 칩 선택방법.
  25. 제20항에 있어서,
    상기 캔틸레버에 전기적 신호를 인가하여 상기 캔틸레버를 상기 제1관통전극 또는 상기 제2관통전극에 전기적으로 연결되도록 변형시키는 단계는 상기 대전체에 전기적 신호를 인가하는 단계를 포함하는 반도체 패키지의 칩 선택방법.
  26. 제20항에 있어서,
    상기 캔틸레버에 전기적 신호를 인가하여 상기 캔틸레버를 상기 제1관통전극 또는 상기 제2관통전극에 전기적으로 연결되도록 변형시키는 단계는 상기 캔틸레버에 바이너리 신호를 인가하는 단계를 포함하는 반도체 패키지의 칩 선택방법.
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