KR102551909B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

반도체 패키지가 제공된다. 반도체 패키지는, 반도체 기판, 반도체 기판 상에 형성되는 전극 패드, 전극 패드 상에 형성되며 전극 패드를 노출하는 개구부를 포함하는 제1 유전층, 제1 유전층 상에 형성되어 전극 패드와 전기적으로 연결되는 재배선층(RDL: Redistribution Layer) 및 재배선층과 전기적으로 연결되는 범프를 포함하되, 재배선층은, 개구부 내에 형성되는 컨택부, 컨택부와 직접 연결되고, 반도체 기판의 상면을 따라 연장되는 배선부를 포함하며, 배선부는 제1 두께를 갖는 제1 부분과, 상기 제1 두께와 다른 제2 두께를 갖는 제2 부분을 포함한다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method for fabricating the same}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 재배선층(RDL: Redistribution Layer)을 포함하는 반도체 패키지 및 이들의 제조 방법에 관한 것이다.
최근 전자 제품들의 소형화 및 경량화가 지속적으로 요구되고 있다. 전자 제품 내 전자 부품들의 소형화 및 경량화를 위해, 반도체 패키지의 전체적인 두께는 감소하고 메모리 용량은 증가하고 있다.
반도체 패키지의 전체적인 두께 감소를 위해, 최근 반도체 패키지는 PCB를 사용하지 않고 재배선층(RDL: Redistribution layer) 공정을 통해 제조되고 있다.
하지만, 재배선층은 PCB 기판에 비해 상대적으로 낮은 두께를 갖는다. 따라서, 재배선층 공정을 통해 제조된 반도체 패키지의 내구성 문제가 야기된다.
본 발명이 해결하고자 하는 기술적 과제는 내구성이 향상된 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 내구성이 향상된 반도체 패키지를 제조할 수 있는 반도체 패키지의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지는, 반도체 기판, 반도체 기판 상에 형성되는 전극 패드, 전극 패드 상에 형성되며 전극 패드를 노출하는 개구부를 포함하는 제1 유전층, 제1 유전층 상에 형성되어 상기 전극 패드와 전기적으로 연결되는 재배선층(RDL: Redistribution Layer), 및 재배선층과 전기적으로 연결되는 범프를 포함하되, 재배선층은, 개구부 내에 형성되는 컨택부, 컨택부와 직접 연결되고, 반도체 기판의 상면을 따라 연장되는 배선부를 포함하며, 배선부는 제1 두께를 갖는 제1 부분과, 상기 제1 두께와 다른 제2 두께를 갖는 제2 부분을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 몇몇 실시예에 따른 반도체 패키지는, 반도체 기판, 반도체 기판 상에 형성되는 전극 패드, 전극 패드 상에 형성되며 전극 패드를 노출하는 개구부를 포함하는 제1 유전층, 제1 유전층 내에, 제1 패턴을 갖는 제1 트렌치, 제1 유전층 상에, 개구부 및 제1 트렌치를 채우는 재배선층, 및 재배선층과 전기적으로 연결되는 범프를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 몇몇 실시예에 따른 반도체 패키지 제조 방법은, 제1 유전층을 형성하고, 제1 유전층 상에 포토 레지스트를 형성하여 포토 공정을 통해 패터닝을 형성하고, 제1 유전층을 식각하여, 제1 유전층은 제1 두께를 갖는 제1 부분과, 제1 두께와 다른 제2 두께를 갖는 제2 부분을 포함하고, 제1 유전층 상에 재배선층을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 재배선층을 포함하는 반도체 패키지를 설명하는 예시적인 도면이다.
도 2는 도 1의 A 부분을 확대한 예시적인 도면이다.
도 3은 몇몇 실시예들에 따른 반도체 패키지에 적용된 재배선층의 내부를 설명하기 위한 사시도이다.
도 4는 몇몇 실시예들에 따른 반도체 패키지에 적용된 재배선층의 내부 패턴을 설명하기 위한 사시도이다.
도 5a 내지 도 5g는 도 4의 B를 나타내는 예시적인 상면도들이다.
도 6은 도 1의 A 부분을 확대한 예시적인 도면이다.
도 7은 몇몇 실시예들에 따른 반도체 패키지 제조 방법을 설명하는 순서도이다.
도 8은 도 7의 순서에 따른 반도체 패키지의 단면도이다.
도 9는 몇몇 실시예들에 따른 반도체 패키지 제조 방법을 설명하는 순서도이다.
도 10은 도 9의 순서에 따른 반도체 패키지의 단면도이다.
도 1은 본 발명의 몇몇 실시예들에 따른 재배선층을 포함하는 반도체 패키지를 설명하는 예시적인 도면이다.
도 1을 참조하면, 몇몇 실시예들에 따른 반도체 패키지(100)는 PCB(Printed Circuit Board)를 사용하지 않을 수 있다. 반도체 패키지(100)는 PCB를 사용하지 않고 재배선층(130)을 사용하는 WLP(Wafer Level Package), FOWLP(Fan-Out Wafer Level Package), FOPLP(Fan-Out Panel Level Package)가 될 수 있으며 이에 제한되지 않는다. 도 1은 FOWLP를 예시로 설명한다.
반도체 패키지(100)는 반도체 칩(예를 들어, AP(Application Processor) 칩(112) 및/또는 PMIC(Power Management Integrated Circuit) 칩(114))을 포함할 수 있다. 반도체 칩의 종류 및 개수는 이에 제한되지 않는다. 반도체 패키지(100)는 웨이퍼 상에서 만들어질 수 있다. 즉, 다이 레벨 패키지(DLP: Die Level Package)에서 웨이퍼 상의 반도체 칩(예를 들어, AP 칩(112) 또는 PMIC 칩(114))을 절단한 이후에 패키지를 하는 방식과 다르다. 또한, 반도체 패키지(100)는 고속 DRAM(Dynamic Random-Access Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), Flash 메모리, DSP(Digital Signal Processor), 이미지 센서 등에 적용 가능하나 이에 제한되지 않는다.
패키지가 칩의 개수가 증가함에 따라, 반도체 패키지의 패키징 가격이 선형적으로 증가하는 경향을 보일 수 있다. 하지만, 몇몇 실시예들에 따른 반도체 패키지(100)는 웨이퍼에서 일괄적으로 패키징을 하기 때문에 대량 생산 시 제조 단가가 대폭 절감될 수 있다. 리드프레임(Lead Frame) 계열의 패키지와는 다르게 반도체 패키지(100)는 리드 프레임 대신 솔더 범프(Solder Bump)(120)를 사용할 수 있다.
반도체 패키지(100)는 반도체 칩(예를 들어, AP 칩(112) 및/또는 PMIC 칩 (114)을 포함할 수 있으나 이에 제한되지 않는다.)과 마더 보드 전극의 연결이 PCB가 아니라 폴리머 층과 도전층의 적층으로 이루어진 얇은 재배선층(RDL: Redistribution Layer)(130)을 통하여 이루어질 수 있다.
재배선층(130)은 수 십 um 보다 얇으며, 반도체 패키지(100) 형성 시 솔더 범프(120)에 전기적으로 연결될 수 있다. 그 결과, 별개의 공정에서 미리 제조된 PCB에 반도체 칩(예를 들어, AP 칩(112) 및/또는 PMIC 칩(114)을 포함할 수 있으나 이에 제한되지 않는다.)을 연결하기 위한 와이어가 필요 없으므로 반도체 패키지(100)의 두께는 PCB를 사용한 패키지 보다 절반 이상 얇게 줄일 수 있다. 또한, PCB를 사용하는 패키지 공정에 비하여 원가도 싸다. 더욱이, 얇아진 반도체 패키지(100)의 두께에 의하여 방열 기능이 향상되고, 재배선층(130)의 길이가 짧아짐에 따라 신호 전송도 효율적으로 이루어질 수 있다.
하지만, PCB 기판은 재배선층(130)에 비해 두꺼운 두께를 가져, 단단한 내구성을 갖는다. 따라서, PCB 기판을 사용하지 않는 반도체 패키지(100)가 외부의 스트레스에 취약할 수 있다. 결론적으로, 반도체 패키지(100)가 PCB 기판이 없이, PCB 기판 보다 더 얇은 두께를 갖는 재배선층(130) 만으로 반도체 패키지(100)가 받게 되는 스트레스를 견뎌야 할 필요성이 대두 된다.
이하에서 몇몇 실시예에 따라, 재배선층(130)의 구조를 변화시켜 반도체 패키지(100)가 받게 되는 스트레스를 저감시키는 반도체 패키지 및 반도체 패키지의 제조 방법을 설명한다.
도 2는 도 1의 A 부분을 확대한 예시적인 도면이다. 참고적으로 도 2는 몇몇 실시예들에 따른 재배선층을 설명하기 위한 반도체 패키지의 단면도이다. 도 3은 몇몇 실시예들에 따른 반도체 패키지에 적용된 재배선층의 내부를 설명하기 위한 사시도이다. 도 4는 몇몇 실시예들에 따른 반도체 패키지에 적용된 재배선층의 내부 패턴을 설명하기 위한 사시도이다. 도 5a 내지 도 5g는 도 4의 B를 나타내는 예시적인 상면도들이다.
도 2를 참조하면, 몇몇 실시예들에 따른 반도체 패키지(100)는 반도체 기판(230), 전극 패드(270), 패시베이션층(240), 제1 유전층(220), 재배선층(210-1), 제2 유전층(250), 금속하지층(UBM: Under Bump Metal)(290) 및 솔더 범프(260)를 포함한다.
반도체 기판(230)은 벌크 실리콘 또는 SOI(Silicon-On-Insulator)일 수 있다. 반도체 기판(230)은 또 다른 물질, 예를 들어, 게르마늄, 실리콘 게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 제한되는 것은 아니다.
반도체 기판(230) 내부에는 트랜지스터, 저항, 커패시터, 전도성 배선 및 그들 사이에 배치되는 절연막을 포함하는 다수의 반도체 소자들이 형성되어 있을 수 있다.
반도체 기판(230) 내 반도체 소자들은 예를 들어, DRAM, Flash 메모리 등의 메모리 소자, 마이크로 컨트롤러 등의 로직 소자, 아날로그 소자, DSP 소자, SOC(System On Chip) 소자 또는 이들의 결합 등 다양하게 형성될 수 있다. 반도체 기판(230)은 매트릭스 형태로 배치되는 복수의 반도체 칩들이 스크라이브 레인(scribe lane, 도시되지 않음)에 의해 서로 구분되는 반도체 웨이퍼 기판일 수 있다.
전극 패드(270)는 반도체 기판(230) 상에 형성될 수 있다.
전극 패드(270)는 반도체 기판(230) 내 반도체 소자로 구성된 회로들과 전기적으로 연결될 수 있다. 전극 패드(270)는 반도체 기판(230) 내 반도체 소자들을 외부 장치와 전기적으로 연결할 수 있다. 또한 전극 패드(270)는 비아(via)를 통해 금속 배선과 전기적으로 연결될 수 있다. 전극 패드(270)는 반도체 기판(230)으로 전기적 신호가 입/출력되기 위해 알루미늄(Al), 구리(Cu) 등과 같이 비저항이 낮은 금속으로 이루어질 수 있으나 이에 제한되지 않는다.
전극 패드(270)는 반도체 기판(230) 상에 알루미늄(Al)과 같은 금속을 일정 두께로 형성한 후, 원하는 전극 패드(270) 모양을 포토 공정 및 식각 공정을 통하여 제작할 수 있다.
패시베이션층(240)은 전극 패드(270) 및 반도체 기판(230) 상에 형성될 수 있다.
패시베이션층(240)은 전극 패드(270)의 일부를 노출하는 제1 개구부(242)를 포함할 수 있다.
패시베이션층(240)은 제1 개구부(242) 이외의 영역에서 전극 패드(270)가 절연되도록 할 수 있다. 또한, 패시베이션층(240)은 반도체 기판(230)의 상면을 외부의 불순물, 물리적 충격 등으로부터 보호할 수 있다. 패시베이션층(240)은 복수의 층으로 형성될 수 있다.
패시베이션층(240)의 물질은 실리콘산화막, 실리콘질화막, 폴리이미드(PI: PolyImide), 벤조사이클로부텐(BCB: BenxoCycloButene), 폴리벤즈옥사졸(PBO: PolyBenzOxaxole), BT(BismaleimideTriazine), 페놀 수지(phenolic resin), 에폭시 또는 그 등가물 중 선택된 어느 하나로 이루어질 수 있으며 이에 제한되지 않는다.
제1 유전층(220)은 전극 패드(270) 및 패시베이션층(240) 상에 형성될 수 있다.
제1 유전층(220)은 전극 패드(270)의 일부를 노출하는 제2 개구부(282)를 포함할 수 있다.
제1 유전층(220)은 전극 패드(270)가 제2 개구부(282) 이외의 영역에서 전기적으로 절연되도록 할 수 있다. 제1 유전층(220)은 리소그래피 마스크를 이용하여 쉽게 패터닝될 수 있는 폴리벤족사졸(PBO: polybenzoxazole), 폴리이미드, 벤조사이클로부텐, 폴리벤즈옥사졸, BT, 페놀 수지, 에폭시, 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4) 및 그 등가물 중 선택된 어느 하나로 형성될 수 있으나 이에 제한되지 않는다.
제1 유전층(220)은 또한 고유전율 유전만을 포함할 수 있고, 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되지 않는다.
재배선층(210-1)은 전극 패드(270) 및 제1 유전층(220) 상에 형성될 수 있다.
재배선층(210-1)은 컨택부(216) 및 배선부(218)를 포함할 수 있다.
컨택부(216)는 제1 유전층(220) 내 제2 개구부(282)를 향한 경사 및 전극 패드(270) 상에 형성될 수 있다.
배선부(218)는 컨택부(216)를 제외한 나머지 부분으로 제1 유전층(220)의 상면을 따라 연장되어 형성될 수 있다. 제1 유전층(220)의 전극 패드(270)를 향하여 경사진 부분 상에, 재배선층(210-1)을 형성하기 위한 재배선 시드층(도시되지 않음)을 포함할 수 있다. 재배선 시드층은 재배선층(210-1)을 전해 도금 방식으로 형성하는 경우, 전류가 흐를 수 있는 경로를 제공하여 재배선 시드층 상에 재배선층(210-1)이 형성될 수 있도록 한다. 다만, 재배선층(210-1)이 무전해 도금으로 형성되는 경우, 재배선 시드층이 구비되지 않을 수 있다.
재배선층(210-1)의 재질은 구리 또는 알루미늄 또는 이들의 등가물일 수 있으며, 이에 제한되지는 않는다.
재배선층(210-1)은 제1 유전층(220)의 제1 개구부(282)의 경사를 따라 형성되어 전극 패드(282)와 전기적으로 연결되는 제1 컨택부(216)를 제외한 배선부(218)에 일정하지 않은 두께를 가질 수 있다. 재배선층(210-1)의 배선부(218)는 제1 두께를 갖는 제1 부분(212)과 제2 두께를 갖는 제2 부분(214)을 포함할 수 있다. 제1 두께는 제2 두께의 9/10보다 클 수 있으나 이에 제한되지 않는다. 재배선층(210)의 배선부(218)가 서로 두께가 다른 제1 부분(212)과 제2 부분(214)의 반복으로 내부에 음각이 형성될 수 있다. 따라서, 배선부(218) 내부는 음각이 형성될 수 있으며 이를 통해 재배선층(210-1)의 내구성이 향상되어 반도체 패키지(100)가 받는 스트레스를 감소시킬 수 있다. 재배선층(210-1)의 배선부(218)는 제1 부분 및 제2 부분과는 다른 부분을 포함하여 반복될 수도 있다.
구체적으로, 도 2 및 도 3을 참조하여, 도 2의 재배선층(210-1)의 배선부(218)가 서로 다른 두께를 갖는 서로 다른 부분(제1 부분(212) 및 제2 부분(214))을 포함함으로써 반도체 패키지(100)의 내구성이 향상됨을 설명한다.
도 3에서는, 도 2의 재배선층(210-1) 내부를 살펴본다. 재배선층(210-1)의 내부가 재배선층(210) 물질로 가득 차 있는 경우에는 재배선층(210-1) 내부에 재배선층(210-1) 단면 내부에 중심점이 생길 수 있다. 반도체 패키지(100)에 가해진 외부의 스트레스가 재배선층(210-1) 내부에 생긴 중심점으로 이동할 수 있다. 따라서, 반도체 패키지(100)에 가해진 외부의 스트레스가 재배선층(210-1)의 단면 전체에 가해지기 때문에, 반도체 패키지(100)의 내구성이 약해질 수 있다.
하지만, 재배선층(210-1)이 서로 다른 두께를 갖는 서로 다른 부분(제1 부분(212) 및 제2 부분(214))을 포함함으로써, 재배선층(210-1) 내부에 음각이 생길 수 있다. 재배선층(210-1) 내부에 빈 공간이 생길 수 있다. 즉, 재배선층(210-1)이 재배선층(210-1)을 이루는 물질로 채워지지 않은 경우, 반도체 패키지(100)에 가해진 외부의 스트레스가 재배선층(210-1)의 단면 전체에 가해지지 않을 수 있다. 따라서, 반도체 패키지(100)에 외부의 스트레스(예를 들어, 압력, 인장력 등)가 가해지는 경우 재배선층(210-1) 내부에서 세 방향(F1, F2 및 F3)으로 힘을 분산시킬 수 있다. 이를 통해 재배선층(210-1)의 내구성이 향상될 수 있다. 결과적으로, 재배선층(210-1)의 내구성의 향상을 통해 반도체 패키지(100) 전체의 내구성이 향상될 수 있다.
재배선층(210-1) 내 음각이 반복됨으로써 재배선층(210-1) 전체에 일정한 음각 패턴이 형성될 수 있다.
더 구체적으로, 도 2 및 도 4를 참조하면, 재배선층(210-1)이 서로 다른 두께를 갖는 서로 다른 부분(제1 부분(212) 및 제2 부분(214))을 포함함으로써, 음각을 형성할 수 있다. 이 음각이 재배선층(210-1) 전체에 반복되어 일정한 제1 패턴을 형성할 수 있다.
도 5a를 참조하면, 도 4의 일부분인 B를 상부에서 바라본 제1 패턴 모양이다. 제1 패턴(B)은 이에 제한되지 않고, 도 5b의 제2 패턴, 도 5c의 제3 패턴, 도 5d의 제4 패턴, 도 5e의 제5 패턴, 도 5f의 제6 패턴 및 도 5g의 제7 패턴이 될 수 있으며, 이에 제한되지 않고 공정상 가능한 또다른 음각 패턴이 될 수 있다.
참고적으로, 도 5f의 제6 패턴과 도 5g의 제7 패턴은 음각 패턴의 모양은 같으나 서로 음각의 형성 방향이 z 방향으로 반대된다.
다시 도 3을 참조하면, 제2 유전층(250)은 재배선층(210-1) 상에 형성될 수 있다.
제2 유전층(250)은 재배선층(210-1)의 일부를 노출시킬 수 있다.
제2 유전층(250)은 재배선층(250)을 전기적으로 절연시킬 수 있다. 다만, 제2 유전층(250)은 재배선층(250)의 일부 영역을 노출 시켜 재배선층(250)이 금속하지층(290)과 전기적으로 연결될 수 있는 경로를 제공할 수 있다. 제2 유전층(250)은 리소그래피 마스크를 이용하여 쉽게 패터닝될 수 있는 폴리벤족사졸, 폴리이미드, 벤조사이클로부텐, 폴리벤즈옥사졸, BT, 페놀 수지, 에폭시, 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4) 및 그 등가물 중 선택된 어느 하나로 형성될 수 있으나 이에 제한되지 않는다.
또한 제2 유전층(250)은 고유전율 유전막을 포함할 수 있고, 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되지 않는다.
금속하지 시드층(도시되지 않음)은 재배선층(210-1)의 노출된 부분을 채우면서 제2 유전층(250)의 일부를 덮을 수 있다. 금속하지 시드층은 금속하지층(290)을 전해 도금 방식을 이용하여 형성할 때, 전류가 흐르는 경로를 제공할 수 있다. 금속하지 시드층은 금속하지층(290)의 하부에 형성될 수 있다.
금속하지층(290)은 재배선층(210-1)을 노출시키는 제2 유전층(250)상에 형성될 수 있다.
금속하지층(290)은 재배선층(210-1)과 솔더 범프(260)의 결합을 돕기 위해 형성될 수 있다. 금속하지층(290)은 하나의 층으로 도시되어 있지만, 다수개의 층이 결합되어 형성된 구조일 수 있다. 금속하지층(290)은 크롬/크롬-구리합금/구리(Cr/Cr-Cu/Cu), 티타늄-텅스텐 합금/구리(Ti-W/Cu) 또는 알루미늄/니켈/구리(Al/Ni/Cu) 또는 이들의 등가물일 수 있으며, 이에 제한되지 않는다.
솔더 범프(260)는 금속하지층 상에 형성될 수 있다.
솔더 범프(260)는 반도체 기판(230)이 외부의 회로와 전기적으로 연결될 수 있도록 경로를 형성할 수 있다. 솔더 범프(260)는 주석(Sn), 납(Pb), 은(Ag) 등의 합금 또는 그 등가물을 이용하여 형성될 수 있으며, 이에 제한되지 않는다.
도 6은 도 1의 A 부분을 확대한 예시적인 도면이다.
도 2 및 도 6을 참조하면, 제1 트렌치(222) 및 제2 트렌치(252)를 제외하고 도 2의 설명과 같으므로 제1 트렌치(222) 및 제2 트렌치(252)를 제외한 설명은 생략한다.
반도체 패키지(100)의 제1 유전층(220)의 제1 트렌치(222)는 도 2에서 설명한 제1 부분(212) 및 제2 부분(214)을 통해 생성될 수 있다. 제1 트렌치(222)의 형상은 이에 제한되지 않는다. 재배선층(210-2)이 알루미늄인 경우, 재배선층(210-2)의 배선부(218)가 제2 유전층(250)와 만나는 일측면을 식각하여 제2 트렌치(252)를 형성할 수 있다.
제1 트렌치(222) 외에 제2 트렌치(252)의 형성을 통해 재배선층(210-3) 내부가 받는 스트레스를 더욱 감소시킬 수 있다.
도 7은 몇몇 실시예들에 따른 반도체 패키지 제조 방법을 설명하는 순서도이다. 도 8은 도 7의 순서에 따른 반도체 패키지의 단면도이다.
도 7 및 도 8을 참조하면, 먼저 반도체 기판 혹은 반도체 기판 상에 형성된 패시베이션층(도시되지 않음) 상에 제1 유전층(720)을 형성한다(S600).
제1 유전층(720)은 리소그래피 마스크를 이용하여 쉽게 패터닝될 수 있는 폴리벤족사졸, 폴리이미드, 벤조사이클로부텐, 폴리벤즈옥사졸, BT, 페놀 수지, 에폭시, 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4) 및 그 등가물 중 선택된 어느 하나로 형성될 수 있으나 이에 제한되지 않는다.
형성된 제1 유전층(720) 상에 포토레지스트(700)를 이용한 포토 공정을 통한 패터닝을 형성한다(S610). 포토레지스트(700)의 패턴을 통해 제1 유전층(720)의 일부를 노출시키는 패턴을 형성할 수 있다.
제1 유전층(720)을 식각하여 제1 유전층(720)이 제3 두께를 갖는 제3 부분(722)과 제4 두께를 갖는 제4 부분(724)을 포함하는 음각 형태를 갖도록 형성시킬 수 있다(S620). 식각시에는 포토레지스트(700)가 막을 형성하기 때문에 별도의 마스크가 사용되지 않을 수 있다.
음각이 형성된 제1 유전층(720) 상에 재배선층(710)을 형성할 수 있다(S630). 음각이 형성된 제1 유전층(720)에 금속을 채워 넣음으로써 재배선층(710)을 형성할 수 있다. 도시되지 않았으나, 재배선층(710)을 형성하는 방법으로 전해 도금 방법이 이용될 수 있다. 즉, 재배선 시드층을 시드로 하여 전류가 흐르게 하여, 재배선층(710)을 형성할 수 있다. 재배선층(710)은 구리 또는 이들의 등가물일 수 있으며 이에 제한되지 않는다.
도 9는 몇몇 실시예들에 따른 반도체 패키지 제조 방법을 설명하는 순서도이다. 도 10은 도 9의 순서에 따른 반도체 패키지의 단면도이다.
도 9 및 도 10을 참조하면, 제1 유전층을 형성하고(S800), 포토 공정을 통해 패터닝을 형성하고(S810), 제1 유전층을 식각하여 음각을 형성하는 것(S820)은 도 7의 설명과 중복되므로 생략한다.
음각이 형성된 제1 유전층(920) 상에 재배선층(910)을 형성할 수 있다(S930). 음각이 형성된 제1 유전층(920)에 금속을 채워 넣음으로써 재배선층(910)을 형성할 수 있다. 재배선층(910)은 상감 공정이 필요 없이 식각이 되는 알루미늄 또는 이들의 등가물일 수 있으며 이에 제한되지 않는다.
형성된 재배선층(910) 상에 포토레지스트(900)를 이용한 포토 공정을 통한 패터닝을 형성한다(S840). 포토레지스트(900)의 패턴을 통해 재배선층(910)의 일부를 노출시키는 패턴을 형성할 수 있다.
재배선층(910)을 식각하여 재배선층(910)이 제3 두께를 갖는 제3 부분(912)과 제4 두께를 갖는 제4 부분(914)을 포함하는 음각 형태를 갖도록 형성시킬 수 있다(S850). 식각시에는 포토레지스트(900)가 막을 형성하기 때문에 별도의 마스크가 사용되지 않을 수 있다.
음각이 형성된 재배선층(910) 상에 제2 유전층(950)을 형성할 수 있다(S860). 음각이 형성된 재배선층(910)에 제2 유전층(950)을 이루는 유전 물질을 채워 넣음으로써 제2 유전층(950)을 형성할 수 있다. 제2 유전층(950)은 리소그래피 마스크를 이용하여 쉽게 패터닝될 수 있는 폴리벤족사졸, 폴리이미드, 벤조사이클로부텐, 폴리벤즈옥사졸, BT, 페놀 수지, 에폭시, 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4) 및 그 등가물 중 선택된 어느 하나로 형성될 수 있으나 이에 제한되지 않는다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 반도체 패키지
210_1, 210_2: 재배선층(Redistribution Layer)
216: 컨택부 218: 배선부
220: 제1 유전층 230: 반도체 기판
240: 패시베이션층 242: 제1 개구부
250: 제2 유전층 260: 솔더 범프
270: 전극 패드 282: 제2 개구부
290: 금속하지층(Under Bump Metal)

Claims (9)

  1. 반도체 기판;
    상기 반도체 기판 상에 형성되는 전극 패드;
    상기 전극 패드 상에 형성되며 상기 전극 패드를 노출하는 제1 개구부를 포함하는 제1 유전층;
    상기 제1 유전층 상에 형성되어 상기 전극 패드와 전기적으로 연결되는 재배선층(RDL: Redistribution Layer);
    상기 재배선층 상에 형성되며, 상기 재배선층을 노출하는 제2 개구부를 포함하고, 상기 제2 개구부는 상기 제1 개구부와 수직적으로 오버랩되지 않는 위치에 배치되는 제2 유전층;
    상기 제2 개구부 및 상기 제2 유전층의 일부 상에 형성되는 금속 하지층; 및
    상기 금속 하지층을 통해 상기 재배선층과 전기적으로 연결되는 솔더 범프를 포함하되,
    상기 재배선층은,
    상기 제1 유전층 내 상기 제1 개구부를 향한 경사 및 상기 전극 패드 상에 상기 개구부 내에 형성되어, 상기 전극 패드와 직접적으로 맞닿게 배치되는 컨택부; 및
    상기 컨택부를 제외한 나머지 부분으로 상기 컨택부와 직접 연결되고, 상기 제1 유전층의 상면을 따라 연장되어, 상기 제2 개구부의 상기 금속 하지층을 통해 전기적으로 연결되는 배선부를 포함하며,
    상기 배선부는 제1 두께를 갖는 제1 부분과, 상기 제1 두께와 다른 제2 두께를 갖는 제2 부분을 포함하는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 제1 두께는 상기 제2 두께보다 작고,
    상기 제2 부분은 제1 패턴을 갖는 반도체 패키지.
  3. 반도체 기판;
    상기 반도체 기판 상에 형성되는 전극 패드;
    상기 전극 패드 상에 형성되며 상기 전극 패드를 노출하는 제1 개구부를 포함하는 제1 유전층;
    상기 제1 유전층 내에, 제1 패턴을 갖는 제1 트렌치;
    상기 제1 유전층 상에, 상기 제1 개구부 및 상기 제1 트렌치를 채우는 재배선층; 및
    상기 재배선층 상에 형성되며, 상기 재배선층을 노출하는 제2 개구부를 포함하고, 상기 제2 개구부는 상기 제1 개구부와 수직적으로 오버랩되지 않는 위치에 배치되는 제2 유전층;
    상기 제2 개구부 및 상기 제2 유전층의 일부 상에 형성되는 금속 하지층; 및
    상기 금속 하지층을 통해 상기 재배선층과 전기적으로 연결되는 솔더 범프를 포함하고
    상기 재배선층은 상기 제2 유전층과 만나는 일측면에 식각하여 형성된 제2 트렌치를 포함하는 반도체 패키지.
  4. 제 3항에 있어서,
    상기 전극 패드는 상기 제1 개구부를 통해 만나는 상기 재배선층과 직접 연결되는 반도체 패키지.
  5. 제 4항에 있어서, 상기 제2 트렌치는
    상기 제1 개구부와 상기 제2 개구부 사이의 상기 제2 유전층의 하면 일부에 형성되는, 반도체 패키지.
  6. 제 3항에 있어서,
    상기 재배선층은 알루미늄을 포함하는 반도체 패키지.
  7. 삭제
  8. 전극 패드를 노출하기 위한 제1 개구부를 갖는 제1 유전층을 형성하고,
    상기 제1 유전층 상에 포토 레지스트를 형성하여 포토 공정을 통해 패터닝을 형성하고,
    상기 제1 유전층을 식각하여,
    상기 제1 유전층은 제1 두께를 갖는 제1 부분과, 제1 두께와 다른 제2 두께를 갖는 제2 부분을 포함하고,
    상기 제1 유전층 상에 재배선층을 형성하고, 상기 재배선층 상에 제2 개구부를 갖는 제2 유전층을 형성하고,
    상기 제2 개구부 및 상기 제2 유전층의 일부 상에 금속 하지층을 형성하는 것을 포함하고,
    상기 재배선층은
    상기 제1 유전층 내 상기 제1 개구부를 향한 경사 및 상기 전극 패드 상에 형성되어, 상기 재배선층의 일부 하면이 상기 전극 패드와 직접적으로 맞닿게 배치되는 컨택부;
    상기 컨택부를 제외한 나머지 부분으로 상기 컨택부와 직접 연결되고, 상기 제1 유전층의 상면을 따라 연장되어, 상기 재배선층의 상면 일부가 상기 제2 개구부의 상기 금속 하지층을 통해 전기적으로 연결되는 배선부를 포함하며,
    상기 제2 개구부는 상기 제1 개구부와 수직적으로 오버랩되지 않는 위치에 배치되는 반도체 패키지 제조 방법.
  9. 제 8항에 있어서,
    상기 재배선층은 알루미늄을 포함하며,
    상기 재배선층 상에 포토 레지스트를 형성하여 포토 공정을 통해 패터닝을 형성하고;
    상기 재배선층을 식각하여 음각 패턴을 형성하고;
    상기 재배선층 상에 상기 제2 유전층을 형성하여 상기 음각 패턴을 채우는 것을 포함하는 반도체 패키지 제조 방법.
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