JP2757574B2 - 低誘電率ハイブリッド多層セラミック配線基板の製造方法 - Google Patents
低誘電率ハイブリッド多層セラミック配線基板の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、超高速ＬＳＩ素子を実
装するための低誘電率セラミック配線基板の製造方法に
関するものである。
装するための低誘電率セラミック配線基板の製造方法に
関するものである。
【０００２】
【従来の技術】従来、ＩＣやＬＳＩ等の半導体素子は、
ガラスエポキシ等のプリント回路基板或はアルミナセラ
ミック基板に実装されていたが、半導体素子の高集積
化，微細化，高速化に伴い、実装用基板に対しても高密
度微細配線化，高速伝送化，高周波数化，高熱放散化の
要求が増えてきた。
ガラスエポキシ等のプリント回路基板或はアルミナセラ
ミック基板に実装されていたが、半導体素子の高集積
化，微細化，高速化に伴い、実装用基板に対しても高密
度微細配線化，高速伝送化，高周波数化，高熱放散化の
要求が増えてきた。
【０００３】従来のプリント基板には、スルーホールメ
ッキ性，加工性，多層化接着，高温での熱変形等の問題
があり、高密度化には限界がある。そのため、高密度実
装基板としては未だ実用化には至っておらず、セラミッ
ク基板の方が可能性を秘めている。
ッキ性，加工性，多層化接着，高温での熱変形等の問題
があり、高密度化には限界がある。そのため、高密度実
装基板としては未だ実用化には至っておらず、セラミッ
ク基板の方が可能性を秘めている。
【０００４】しかし、アルミナ基板も１５００℃以上の
高温で焼結しなければならないため、同時焼成される配
線導体材料としては、比較的比抵抗の高いＷ，Ｍｏ等の
高融点金属に限定される。したがって、パルス信号の伝
送損失を考慮に入れた場合、配線パターンの微細化には
限界が生じてしまう。
高温で焼結しなければならないため、同時焼成される配
線導体材料としては、比較的比抵抗の高いＷ，Ｍｏ等の
高融点金属に限定される。したがって、パルス信号の伝
送損失を考慮に入れた場合、配線パターンの微細化には
限界が生じてしまう。
【０００５】一方、高速伝送化に対しても、パルス信号
の伝播遅延時間が基板材料の誘電率の平方根に比例する
ため、基板材料の低誘電率化が必要不可欠となる。しか
し、アルミナ基板は誘電率が約１０と比較的高い。
の伝播遅延時間が基板材料の誘電率の平方根に比例する
ため、基板材料の低誘電率化が必要不可欠となる。しか
し、アルミナ基板は誘電率が約１０と比較的高い。
【０００６】そこで、開発されたのが低温焼結性多層セ
ラミック基板である。絶縁材料としては、セラミックと
ガラスの複合材料系や結晶化ガラス系等があるが、いず
れも１０００℃以下で焼結するため、配線導体材料とし
て比抵抗の低いＡｕ，Ａｇ−Ｐｄ，Ｃｕ等の低融点金属
を用いることができる。また、低誘電率セラミックやガ
ラスを選定することで、絶縁材料の誘電率を５以下に下
げることも可能である。更に、グリーンシート多層化法
を用いることができるため、三次元配線が可能で高密度
化に非常に有利である。
ラミック基板である。絶縁材料としては、セラミックと
ガラスの複合材料系や結晶化ガラス系等があるが、いず
れも１０００℃以下で焼結するため、配線導体材料とし
て比抵抗の低いＡｕ，Ａｇ−Ｐｄ，Ｃｕ等の低融点金属
を用いることができる。また、低誘電率セラミックやガ
ラスを選定することで、絶縁材料の誘電率を５以下に下
げることも可能である。更に、グリーンシート多層化法
を用いることができるため、三次元配線が可能で高密度
化に非常に有利である。
【０００７】
【発明が解決しようとする課題】しかし、グリーンシー
ト多層化法における配線パターンの形成は、一般的には
厚膜スクリーン印刷法により行われており、量産レベル
ではライン＆スペースは７５μｍ幅が限界で、微細配線
化には新たな手法・構造が必要となる。
ト多層化法における配線パターンの形成は、一般的には
厚膜スクリーン印刷法により行われており、量産レベル
ではライン＆スペースは７５μｍ幅が限界で、微細配線
化には新たな手法・構造が必要となる。
【０００８】したがって、本発明の目的は、このような
従来の課題を解決した低誘電率ハイブリッド多層セラミ
ック配線基板の製造方法を提供することにある。
従来の課題を解決した低誘電率ハイブリッド多層セラミ
ック配線基板の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る低誘電率ハイブリッド多層セラミック
配線基板の製造方法においては、導体配線形成工程と、
絶縁層形成工程とを有する低誘電率ハイブリッド多層セ
ラミック配線基板の製造方法であって、導体配線形成工
程は、低誘電率を有する低温焼結性セラミック組成物か
らなる絶縁層を介して、複数の導体層が積層されている
多層セラミック配線基板上で、フォトレジストをコーテ
ィング後、露光・現像することでマスクパターンを形成
し、さらに選択的にメッキを施す工程であり、絶縁層形
成工程は、上記と同一のセラミック組成物及び感光性ビ
ヒクルからなる光硬化性絶縁層ペーストを印刷・乾燥
後、マスクを用いてビアホールパターンを露光・現像
し、さらにビアホール部分に導体ペーストを埋め込み焼
成する工程であり、導体配線形成工程と絶縁層形成工程
とを組み合わせて、微細な多層配線を形成するものであ
る。
め、本発明に係る低誘電率ハイブリッド多層セラミック
配線基板の製造方法においては、導体配線形成工程と、
絶縁層形成工程とを有する低誘電率ハイブリッド多層セ
ラミック配線基板の製造方法であって、導体配線形成工
程は、低誘電率を有する低温焼結性セラミック組成物か
らなる絶縁層を介して、複数の導体層が積層されている
多層セラミック配線基板上で、フォトレジストをコーテ
ィング後、露光・現像することでマスクパターンを形成
し、さらに選択的にメッキを施す工程であり、絶縁層形
成工程は、上記と同一のセラミック組成物及び感光性ビ
ヒクルからなる光硬化性絶縁層ペーストを印刷・乾燥
後、マスクを用いてビアホールパターンを露光・現像
し、さらにビアホール部分に導体ペーストを埋め込み焼
成する工程であり、導体配線形成工程と絶縁層形成工程
とを組み合わせて、微細な多層配線を形成するものであ
る。
【００１０】
【作用】本発明の低誘電率ハイブリッド多層セラミック
配線基板の製造方法は、低い誘電率を有し、かつ１００
０℃以下の低温焼結ができるセラミック組成物を用い、
微細な多層配線を形成することにより、高速伝送化と高
密度微細配線化を同時に実現するようにしたものであ
る。
配線基板の製造方法は、低い誘電率を有し、かつ１００
０℃以下の低温焼結ができるセラミック組成物を用い、
微細な多層配線を形成することにより、高速伝送化と高
密度微細配線化を同時に実現するようにしたものであ
る。
【００１１】
【実施例】次に本発明について図面を参照して詳細に説
明する。
明する。
【００１２】（実施例１）図１は、本発明に係る低誘電
率ハイブリッド多層セラミック配線基板を示す断面図で
ある。図１に示すように、グリーンシート積層法により
作られる多層セラミック配線基板とリソグラフィ技術と
厚膜多層化法を組み合わせて作られる微細多層配線部を
複合化したものであり、１は低誘電率多層セラミック基
板、２は微細多層配線部、３はビアホール、４はグラン
ド層、５は電源層、６は信号層、７はＬＳＩチップ、８
は入出力ピンである。図２は、本発明の基板製造プロセ
スを示す図である。
率ハイブリッド多層セラミック配線基板を示す断面図で
ある。図１に示すように、グリーンシート積層法により
作られる多層セラミック配線基板とリソグラフィ技術と
厚膜多層化法を組み合わせて作られる微細多層配線部を
複合化したものであり、１は低誘電率多層セラミック基
板、２は微細多層配線部、３はビアホール、４はグラン
ド層、５は電源層、６は信号層、７はＬＳＩチップ、８
は入出力ピンである。図２は、本発明の基板製造プロセ
スを示す図である。
【００１３】本発明の実施例１として、セラミック材料
のコーディエライトを２０重量％、石英ガラスを１５重
量％、ホウケイ酸系ガラスを６５重量％含む３成分系セ
ラミック組成物を用いた場合について述べる。ホウケイ
酸系ガラスは酸化物換算表記に従ったとき、主成分が酸
化珪素：７５．３重量％、酸化ホウ素：１９．０重量
％、酸化アルミニウム：１．４重量％、Ｉ族元素酸化
物：２．３重量％、ＩＩ族元素酸化物：０．１３重量
％、酸化チタン：０．０３重量％の組成から構成されて
いる。なお、本組成は特願平０１−２１８７０７号公報
に記載されている組成の一つである。
のコーディエライトを２０重量％、石英ガラスを１５重
量％、ホウケイ酸系ガラスを６５重量％含む３成分系セ
ラミック組成物を用いた場合について述べる。ホウケイ
酸系ガラスは酸化物換算表記に従ったとき、主成分が酸
化珪素：７５．３重量％、酸化ホウ素：１９．０重量
％、酸化アルミニウム：１．４重量％、Ｉ族元素酸化
物：２．３重量％、ＩＩ族元素酸化物：０．１３重量
％、酸化チタン：０．０３重量％の組成から構成されて
いる。なお、本組成は特願平０１−２１８７０７号公報
に記載されている組成の一つである。
【００１４】このセラミック組成物は、例えば次のよう
な方法に依って製造される。即ち、ホウケイ酸系ガラス
の調整に当たっては、目標組成となるように各成分の原
料を秤量してバッチを作製し、このバッチを１４００℃
以上の高温で２〜４時間加熱，溶解しガラス化させる。
溶解ガラスを水冷、あるいは厚い鉄板上に流しフレーク
状に成形し、得られたガラス片をアルミナボールミル等
で微粉砕し、平均粒径０．５〜３μｍのガラス粉末を得
る。一方、コーディエライトや石英ガラスも粉砕により
平均粒径０．５〜５μｍの微粉末とする。
な方法に依って製造される。即ち、ホウケイ酸系ガラス
の調整に当たっては、目標組成となるように各成分の原
料を秤量してバッチを作製し、このバッチを１４００℃
以上の高温で２〜４時間加熱，溶解しガラス化させる。
溶解ガラスを水冷、あるいは厚い鉄板上に流しフレーク
状に成形し、得られたガラス片をアルミナボールミル等
で微粉砕し、平均粒径０．５〜３μｍのガラス粉末を得
る。一方、コーディエライトや石英ガラスも粉砕により
平均粒径０．５〜５μｍの微粉末とする。
【００１５】前記方法で得られたガラス粉末に、前記コ
ーディエライトや石英ガラス粉末を目標組成となるよう
配合し、ボールミル等で１〜３時間混合し、ホウケイ酸
系ガラス粉末とコーディエライト，石英ガラス粉末との
均質な混合粉末、即ち低温焼結性の低誘電率セラミック
組成物を得ることができる。なお、この際用いられるホ
ウケイ酸系ガラス粉末は明確化のため酸化物に換算表記
したが、鉱物，酸化物，炭酸塩，水酸化物等の形で、通
常の方法により使用されてもよい。
ーディエライトや石英ガラス粉末を目標組成となるよう
配合し、ボールミル等で１〜３時間混合し、ホウケイ酸
系ガラス粉末とコーディエライト，石英ガラス粉末との
均質な混合粉末、即ち低温焼結性の低誘電率セラミック
組成物を得ることができる。なお、この際用いられるホ
ウケイ酸系ガラス粉末は明確化のため酸化物に換算表記
したが、鉱物，酸化物，炭酸塩，水酸化物等の形で、通
常の方法により使用されてもよい。
【００１６】さて、まず最初に、多層セラミック配線基
板１を作製する必要があるが、上記のようにして得られ
た粉末状セラミック組成物を用い、グリーンシート積層
法により成形される。即ち、粉末にビヒクルを添加混合
し、高速ミキサーやボールミル等を用い十分混練，均一
に分散させてスラリーを調整し、これをスリップキャス
ティング法により絶縁層を形成するのに適した膜厚のグ
リーンシートとする。なお、バインダーや溶剤等の有機
ビヒクル類は通常用いられているもので十分であり、成
分については何等限定を要しない。
板１を作製する必要があるが、上記のようにして得られ
た粉末状セラミック組成物を用い、グリーンシート積層
法により成形される。即ち、粉末にビヒクルを添加混合
し、高速ミキサーやボールミル等を用い十分混練，均一
に分散させてスラリーを調整し、これをスリップキャス
ティング法により絶縁層を形成するのに適した膜厚のグ
リーンシートとする。なお、バインダーや溶剤等の有機
ビヒクル類は通常用いられているもので十分であり、成
分については何等限定を要しない。
【００１７】次に上下導体を接続するスルーホールをシ
ートに形成し、導体印刷やスルーホールに導体ペースト
が詰まるように印刷する。導体は、金や銀、銀−パラジ
ウムのペーストを使用することができる。更に、これら
を所望の多層構造となるよう積層，熱圧着する。成形時
に添加された有機ビヒクルを除去した後、焼成され、多
層セラミック配線基板が得られる。
ートに形成し、導体印刷やスルーホールに導体ペースト
が詰まるように印刷する。導体は、金や銀、銀−パラジ
ウムのペーストを使用することができる。更に、これら
を所望の多層構造となるよう積層，熱圧着する。成形時
に添加された有機ビヒクルを除去した後、焼成され、多
層セラミック配線基板が得られる。
【００１８】本基板の特性を表１に示す。
【００１９】
【表１】
【００２０】主な特徴は、誘電率が４．４と低く、信号
の高速伝送化に有利であることと熱膨張係数がＳｉに極
めて近く、ベアチップ実装が可能であることが挙げられ
る。また、収縮率偏差も±０．３％以下に抑えることも
できる。
の高速伝送化に有利であることと熱膨張係数がＳｉに極
めて近く、ベアチップ実装が可能であることが挙げられ
る。また、収縮率偏差も±０．３％以下に抑えることも
できる。
【００２１】なお、本基板１内には、グランド層４や電
源層５と一部の信号層６のみ、導体層として含まれてお
り、微細配線が必要な各ＬＳＩチップ７，７間をつなぐ
大部分の信号層６は次に述べる微細配線部に形成される
ことになる。
源層５と一部の信号層６のみ、導体層として含まれてお
り、微細配線が必要な各ＬＳＩチップ７，７間をつなぐ
大部分の信号層６は次に述べる微細配線部に形成される
ことになる。
【００２２】次に、上記のようにして作られた多層セラ
ミック配線基板１上に、微細配線部が形成される。
ミック配線基板１上に、微細配線部が形成される。
【００２３】表２に、本発明の実施例１に用いた光硬化
性絶縁ペーストの代表的な組成を示す。
性絶縁ペーストの代表的な組成を示す。
【００２４】
【表２】
【００２５】セラミック粉末は、上記多層セラミック配
線基板に使用したものと同一の組成物を使用することが
重要で、お互いの接着性は非常に優れており、１００ｍ
ｍ角の基板に３００μｍ厚の絶縁層を形成しても基板の
反りは２０μｍ以下と大変小さい。
線基板に使用したものと同一の組成物を使用することが
重要で、お互いの接着性は非常に優れており、１００ｍ
ｍ角の基板に３００μｍ厚の絶縁層を形成しても基板の
反りは２０μｍ以下と大変小さい。
【００２６】一方、感光性ビヒクルの選択やセラミック
粉末との最適配合比は、厚膜スクリーン印刷法では実現
が困難な微細なビアホール形成と非常に小さなリーク電
流を同時に実現するためのキーポイントとなる。
粉末との最適配合比は、厚膜スクリーン印刷法では実現
が困難な微細なビアホール形成と非常に小さなリーク電
流を同時に実現するためのキーポイントとなる。
【００２７】また、表３に光硬化性絶縁ペーストの特性
をまとめた。
をまとめた。
【００２８】
【表３】
【００２９】主な特徴としては、ペースト性が良好で、
リーク電流が小さく、高解像性であること等が挙げられ
る。
リーク電流が小さく、高解像性であること等が挙げられ
る。
【００３０】このような光硬化性絶縁層ペーストを用い
た絶縁層形成プロセスと導体配線形成プロセスを図３，
図４に示す。なお、導体は金を使用する。
た絶縁層形成プロセスと導体配線形成プロセスを図３，
図４に示す。なお、導体は金を使用する。
【００３１】導体を形成する際は、図３（ａ）に示すよ
うに、まずＴｉとＰｄの２層膜１０，１１をスパッタで
付け、図３（ｂ）に示すように、フォトレジスト１２を
コーティングし露光・現像することで、マスクパターン
を形成する。更に、選択的に金のメッキを施しＡｕ配線
１３を形成することになる（図３（ｃ））。導体厚は１
０μｍ，最小線幅は３０μｍである。なお、残ったレジ
ストは約５００℃で焼失、ＴｉやＰｄはエッチングして
除去することができる（図３（ｄ））。
うに、まずＴｉとＰｄの２層膜１０，１１をスパッタで
付け、図３（ｂ）に示すように、フォトレジスト１２を
コーティングし露光・現像することで、マスクパターン
を形成する。更に、選択的に金のメッキを施しＡｕ配線
１３を形成することになる（図３（ｃ））。導体厚は１
０μｍ，最小線幅は３０μｍである。なお、残ったレジ
ストは約５００℃で焼失、ＴｉやＰｄはエッチングして
除去することができる（図３（ｄ））。
【００３２】一方、絶縁層を形成する際は、図４（ａ）
に示すように、光硬化性絶縁層ペースト１４をＡｕ配線
１３上にスクリーン印刷・乾燥し、マスク１５を用いて
ビアホールパターンを露光・現像する。ビアホールの解
像度は膜厚によって異なり、アスペクト比は１である。
したがって、乾燥後の膜厚が約５０μｍであれば、５０
μｍ径のビアホール１６の形成が可能と言える。更に、
ビアホール部分には導体ペーストを埋め込み、補充す
る。その後、焼成することで、ビアホール１６を有する
絶縁層１７が形成されることになる（図４（ｄ））。焼
成はベルト炉、９００℃で行う。
に示すように、光硬化性絶縁層ペースト１４をＡｕ配線
１３上にスクリーン印刷・乾燥し、マスク１５を用いて
ビアホールパターンを露光・現像する。ビアホールの解
像度は膜厚によって異なり、アスペクト比は１である。
したがって、乾燥後の膜厚が約５０μｍであれば、５０
μｍ径のビアホール１６の形成が可能と言える。更に、
ビアホール部分には導体ペーストを埋め込み、補充す
る。その後、焼成することで、ビアホール１６を有する
絶縁層１７が形成されることになる（図４（ｄ））。焼
成はベルト炉、９００℃で行う。
【００３３】更に、多層配線化のためには、導体形成プ
ロセスと絶縁層形成プロセスを数回繰り返すことにな
る。また、最終的には、チップ実装用のトップメタル
（パッド）層を形成し、数個のＬＳＩチップ７を搭載す
る。
ロセスと絶縁層形成プロセスを数回繰り返すことにな
る。また、最終的には、チップ実装用のトップメタル
（パッド）層を形成し、数個のＬＳＩチップ７を搭載す
る。
【００３４】以上のようにして作られた低誘電率ハイブ
リッド多層セラミック配線基板は、これまでのグリーン
シート積層法により作られていた基板の限界値よりも、
ライン＆スペース幅で約１／３、ビアホール径では約１
／４低減でき、微細配線化に非常に有効であると言え
る。また、特性インピーダンスの制御とクロストークの
低減のために最適な配線設計を行うと、絶縁層厚もかな
り薄くできることから、断面方向の高密度化も同時に実
現できる。さらに、信号の伝搬遅延時間は約７ｎｓ／ｍ
と小さく、例えばアルミナ基板と比較して、約３５％低
減できることになる。
リッド多層セラミック配線基板は、これまでのグリーン
シート積層法により作られていた基板の限界値よりも、
ライン＆スペース幅で約１／３、ビアホール径では約１
／４低減でき、微細配線化に非常に有効であると言え
る。また、特性インピーダンスの制御とクロストークの
低減のために最適な配線設計を行うと、絶縁層厚もかな
り薄くできることから、断面方向の高密度化も同時に実
現できる。さらに、信号の伝搬遅延時間は約７ｎｓ／ｍ
と小さく、例えばアルミナ基板と比較して、約３５％低
減できることになる。
【００３５】（実施例２）本発明の実施例２として、セ
ラミック材料は実施例１と同一の組成物だが、母体とな
る多層セラミック配線基板内に孤立空隙を形成した場合
について述べる。例えば、孤立空隙形成方法について
は、特願昭６３−２６９７６６号や特願平０１−４５０
６６号公報に詳細に記載されている。なお、空隙形成剤
が混合粉末化或はスラリー化する際に添加される以外
は、実施例１で述べた製造方法と何等変わりはない。
ラミック材料は実施例１と同一の組成物だが、母体とな
る多層セラミック配線基板内に孤立空隙を形成した場合
について述べる。例えば、孤立空隙形成方法について
は、特願昭６３−２６９７６６号や特願平０１−４５０
６６号公報に詳細に記載されている。なお、空隙形成剤
が混合粉末化或はスラリー化する際に添加される以外
は、実施例１で述べた製造方法と何等変わりはない。
【００３６】表４に、例えば孤立空隙を１３体積％含む
多層セラミック配線基板の特性を示す。
多層セラミック配線基板の特性を示す。
【００３７】
【表４】
【００３８】主な特徴は、絶縁性を十分に維持した上
で、誘電率が３．４と非常に低いことから、信号の高速
伝送化に大変有利であることと、空隙の有無に拘らずＳ
ｉに整合した熱膨張係数を有していることが挙げられ
る。また、このような基板内には、実施例１よりも更に
多くの信号層を形成することが可能で、微細配線部の層
数を出来るだけ少なくすることもできる。
で、誘電率が３．４と非常に低いことから、信号の高速
伝送化に大変有利であることと、空隙の有無に拘らずＳ
ｉに整合した熱膨張係数を有していることが挙げられ
る。また、このような基板内には、実施例１よりも更に
多くの信号層を形成することが可能で、微細配線部の層
数を出来るだけ少なくすることもできる。
【００３９】この基板上に実施例１と同様に微細な多層
配線部を形成した低誘電率ハイブリッド多層セラミック
配線基板は、さらに信号の伝搬遅延時間を約６．５ｎｓ
／ｍまで下げることができ、高速伝送化にますます有利
となる。
配線部を形成した低誘電率ハイブリッド多層セラミック
配線基板は、さらに信号の伝搬遅延時間を約６．５ｎｓ
／ｍまで下げることができ、高速伝送化にますます有利
となる。
【００４０】（実施例３）本発明の実施例３として、セ
ラミック材料の水晶（α−石英）を１５重量％、石英ガ
ラスを２０重量％、ホウケイ酸系ガラスを６５重量％含
むセラミック組成物を用いた場合について述べる。ホウ
ケイ酸系ガラスは実施例１と同一のものを使用してい
る。なお、本組成は特願平０１−２７５９７２号公報に
記載されている組成の一つである。
ラミック材料の水晶（α−石英）を１５重量％、石英ガ
ラスを２０重量％、ホウケイ酸系ガラスを６５重量％含
むセラミック組成物を用いた場合について述べる。ホウ
ケイ酸系ガラスは実施例１と同一のものを使用してい
る。なお、本組成は特願平０１−２７５９７２号公報に
記載されている組成の一つである。
【００４１】このセラミック組成物も、実施例１と同様
の方法で製造される。
の方法で製造される。
【００４２】表５に本基板の特性を、また表６に光硬化
性絶縁ペーストの代表的な組成を、表７には光硬化性絶
縁ペーストの特性を各々まとめた。
性絶縁ペーストの代表的な組成を、表７には光硬化性絶
縁ペーストの特性を各々まとめた。
【００４３】
【表５】
【００４４】本基板の主な特徴は、実施例１と同様に誘
電率は４．２と低く、かつ熱膨張係数がＳｉに近いこと
が挙げられる。
電率は４．２と低く、かつ熱膨張係数がＳｉに近いこと
が挙げられる。
【００４５】
【表６】
【００４６】セラミック粉末としては、実施例１と同様
に、上記の多層セラミック配線基板に使用した組成と同
一のものを適用し、接続信頼性や接着性、或は基板の反
り抑制を十分保つことが好ましい。
に、上記の多層セラミック配線基板に使用した組成と同
一のものを適用し、接続信頼性や接着性、或は基板の反
り抑制を十分保つことが好ましい。
【００４７】一方、感光性ビヒクルの選択やセラミック
粉末との最適配合比は、第１の実施例と同様である。
粉末との最適配合比は、第１の実施例と同様である。
【００４８】
【表７】
【００４９】実施例１と同様にペースト性は良好、リー
ク電流は小さく、かつ高解像性であることは変わらな
い。このようなセラミック材料系を用い、実施例１と同
様のプロセスを経て、低誘電率ハイブリッド多層セラミ
ック配線基板は作製される。
ク電流は小さく、かつ高解像性であることは変わらな
い。このようなセラミック材料系を用い、実施例１と同
様のプロセスを経て、低誘電率ハイブリッド多層セラミ
ック配線基板は作製される。
【００５０】
【発明の効果】以上説明したように本発明によれば、微
細な多層配線を形成することができ、超高速ＬＳＩ素子
実装用基板の提供が可能となり、実装の高密度微細配線
化と高速伝送化の向上に大きく寄与できる。
細な多層配線を形成することができ、超高速ＬＳＩ素子
実装用基板の提供が可能となり、実装の高密度微細配線
化と高速伝送化の向上に大きく寄与できる。
【図１】本発明の低誘電率ハイブリッド多層セラミック
配線基板を示す構造断面図である。
配線基板を示す構造断面図である。
【図２】本発明の基板製造プロセスを示す図である。
【図３】本発明の基板製造プロセスの中、微細多層配線
部の導体配線形成プロセスを詳細に説明した図である
部の導体配線形成プロセスを詳細に説明した図である
【図４】絶縁層形成プロセスを詳細に説明した図であ
る。
る。
１ 低誘電率多層セラミック基板 ２ 微細配線部 ３ ビアホール ４ グランド層 ５ 電源層 ６ 信号層 ７ ＬＳＩチップ
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H05K 3/46 H01L 23/522
Claims (1)
- 【請求項１】 導体配線形成工程と、絶縁層形成工程と
を有する低誘電率ハイブリッド多層セラミック配線基板
の製造方法であって、導体配線形成工程は、低誘電率を
有する低温焼結性セラミック組成物からなる絶縁層を介
して、複数の導体層が積層されている多層セラミック配
線基板上で、フォトレジストをコーティング後、露光・
現像することでマスクパターンを形成し、さらに選択的
にメッキを施す工程であり、絶縁層形成工程は、上記と
同一のセラミック組成物及び感光性ビヒクルからなる光
硬化性絶縁層ペーストを印刷・乾燥後、マスクを用いて
ビアホールパターンを露光・現像し、さらにビアホール
部分に導体ペーストを埋め込み焼成する工程であり、導
体配線形成工程と絶縁層形成工程とを組み合わせて、微
細な多層配線を形成することを特徴とする低誘電率ハイ
ブリッド多層セラミック配線基板の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3049644A JP2757574B2 (ja) | 1991-03-14 | 1991-03-14 | 低誘電率ハイブリッド多層セラミック配線基板の製造方法 |
| US07/848,855 US5283081A (en) | 1991-03-14 | 1992-03-10 | Process for manufacturing a ceramic wiring substrate having a low dielectric constant |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3049644A JP2757574B2 (ja) | 1991-03-14 | 1991-03-14 | 低誘電率ハイブリッド多層セラミック配線基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04286149A JPH04286149A (ja) | 1992-10-12 |
| JP2757574B2 true JP2757574B2 (ja) | 1998-05-25 |
Family
ID=12836920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3049644A Expired - Lifetime JP2757574B2 (ja) | 1991-03-14 | 1991-03-14 | 低誘電率ハイブリッド多層セラミック配線基板の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5283081A (ja) |
| JP (1) | JP2757574B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2783751B2 (ja) * | 1993-12-21 | 1998-08-06 | 富士通株式会社 | 多層セラミック基板の製造方法 |
| US5889104A (en) * | 1996-01-11 | 1999-03-30 | W. L. Gore & Associates, Inc. | Low dielectric constant material for use as an insulation element in an electronic device |
| KR20010005944A (ko) * | 1997-04-03 | 2001-01-15 | 캠벨 존 에스 | 우수한 유전 강도와 낮은 유전율을 가진 물질 |
| US6057600A (en) * | 1997-11-27 | 2000-05-02 | Kyocera Corporation | Structure for mounting a high-frequency package |
| SE518269C2 (sv) * | 1998-04-30 | 2002-09-17 | Ericsson Telefon Ab L M | Mönsterkort och metod för bearbetning av mönsterkort |
| JP3356122B2 (ja) * | 1999-07-08 | 2002-12-09 | 日本電気株式会社 | システム半導体装置及びシステム半導体装置の製造方法 |
| US6428942B1 (en) * | 1999-10-28 | 2002-08-06 | Fujitsu Limited | Multilayer circuit structure build up method |
| US6882045B2 (en) * | 1999-10-28 | 2005-04-19 | Thomas J. Massingill | Multi-chip module and method for forming and method for deplating defective capacitors |
| US6869750B2 (en) * | 1999-10-28 | 2005-03-22 | Fujitsu Limited | Structure and method for forming a multilayered structure |
| DE10233607B4 (de) * | 2002-07-24 | 2005-09-29 | Siemens Ag | Anordnung mit einem Halbleiterchip und einem mit einer Durchkontaktierung versehenen Träger sowie einem ein Anschlusspad des Halbleiterchips mit der Durchkontaktierung verbindenden Draht und Verfahren zum Herstellen einer solchen Anordnung |
| US9643021B2 (en) * | 2013-01-08 | 2017-05-09 | Advanced Bionics Ag | Electrical feedthrough assembly |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4226932A (en) * | 1979-07-05 | 1980-10-07 | Gte Automatic Electric Laboratories Incorporated | Titanium nitride as one layer of a multi-layered coating intended to be etched |
| US4562092A (en) * | 1980-08-04 | 1985-12-31 | Fine Particle Technology Corporation | Method of fabricating complex microcircuit boards, substrates and microcircuits and the substrates and microcircuits |
| US4578279A (en) * | 1981-05-26 | 1986-03-25 | International Business Machines Corporation | Inspection of multilayer ceramic circuit modules by electrical inspection of unfired green sheets |
| FR2566386A1 (fr) * | 1984-06-22 | 1985-12-27 | Labo Electronique Physique | Melange de depart pour une composition isolante comprenant un verre au plomb, encre serigraphiable comportant un tel melange et utilisation de cette encre pour la protection de microcircuits hybrides sur substrat ceramique |
| JPS6289344A (ja) * | 1985-10-16 | 1987-04-23 | Nec Corp | 多層配線基板の製造方法 |
| JPH088416B2 (ja) * | 1988-10-25 | 1996-01-29 | 日本電気株式会社 | セラミック多層回路基板の製造方法 |
| US5162240A (en) * | 1989-06-16 | 1992-11-10 | Hitachi, Ltd. | Method and apparatus of fabricating electric circuit pattern on thick and thin film hybrid multilayer wiring substrate |
| JP2500691B2 (ja) * | 1989-08-28 | 1996-05-29 | 日本電気株式会社 | 低温焼結性低誘電率無機組成物 |
| JPH03108832A (ja) * | 1989-09-22 | 1991-05-09 | Nec Corp | 再生中継器 |
| JP2500692B2 (ja) * | 1989-10-25 | 1996-05-29 | 日本電気株式会社 | 低温焼結性低誘電率無機組成物 |
| US5055164A (en) * | 1990-03-26 | 1991-10-08 | Shipley Company Inc. | Electrodepositable photoresists for manufacture of hybrid circuit boards |
-
1991
- 1991-03-14 JP JP3049644A patent/JP2757574B2/ja not_active Expired - Lifetime
-
1992
- 1992-03-10 US US07/848,855 patent/US5283081A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5283081A (en) | 1994-02-01 |
| JPH04286149A (ja) | 1992-10-12 |
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Legal Events
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|---|---|---|---|
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