JP6001524B2 - ピン・インタフェースを有する多層配線エレメント - Google Patents

ピン・インタフェースを有する多層配線エレメント Download PDF

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Description

［関連出願の相互参照］
本願は、２００７年６月２９日に出願された“MULTILAYER WIRING ELEMENT HAVING PIN
INTERFACE”と題された米国特許出願第１１／８２４，４８４号の利益を主張するものである。同米国特許出願の内容は、引用することにより本明細書の一部をなすものとする。
［発明の分野］
本発明は一般に、マイクロエレクトロニクス・デバイスを相互接続し、相互接続エレメント、特に多層配線エレメントをサポートする技術に関する。
フリップチップ実装技術では、マイクロエレクトロニクス・デバイスの正面またはコンタクト支持面は、チップキャリアなどの相互接続エレメントあるいは他の相互接続エレメント、例えば基板に、表を下にして実装される。デバイス上の各コンタクトは、半田付け（solder bond）によって、基板上の対応するコンタクトパッドに接合される。この際、
基板またはデバイス上に半田ボールを配置し、デバイスを正面を下向きにして基板と並置し、半田を瞬時にリフローさせて接合する。フリップチップ技術は、チップ自体の面積以下の基板面積を占める、コンパクトなアセンブリを実現する。
しかしながら、熱応力はフリップチップ・アセンブリの設計に重大なチャレンジを投げかける。デバイス・コンタクトと支持基板との間の半田付けは、剛性がかなり高い。デバイスと支持基板の、稼働中の熱膨張収縮に起因する相対的なサイズの変化は、これらの剛性結合に相当なストレスを生み出し、これが半田付けの疲労破損の原因となる可能性がある。さらに、チップを基板へ取り付ける前にチップを検査することは困難であり、このため、仕上がったアセンブリの必要とされる出荷品質レベルを維持することは、特にアセンブリが多数のチップを含む場合には、困難である。
マイクロエレクトロニクス・デバイスあたりの相互接続数が増すにつれ、相互接続の平面性の問題も増大し続ける。相互接続が互いに関して平面にない場合、相互接続の多くは、標準的なプリント基板などの支持基板上に並置されたそれらのコンタクトパッドに電気的に接触しないという事態が起こり得る。そのため、コプレナー（coplanar）ピンを既存の多層相互接続エレメント上に設ける方法が望まれる。
本発明は、上記課題を解決するための１つの手段として、相互接続エレメントのコンタクト（contacts）を形成する方法を提供する。本方法は、（ａ）導電性エレメントを、多重配線層（multiple wiring layers）を有する相互接続エレメントに接合する工程と、（ｂ）導電性エレメントをパタン形成して導電性ピンを形成する工程と、（ｃ）導電性ピンを相互接続エレメントの導電性部位（conductive features）と電気的に相互接続する工
程とを含む。
本発明は、上記課題を解決するためのもう１つの手段として、露出したピン・インタフェースを有する多重配線層相互接続エレメントも提供する。本エレメントは、少なくとも１つの誘電体層で分離された多重配線層を有する相互接続エレメントと、相互接続エレメントの第１の表面から離れる方向に突出する複数の導電性ピンと、前記多重配線層は相互
接続エレメントの第１の表面に露出した複数の導電性部位を含んでおり、これらの導電性部位を導電性ピンと電気的に相互接続する金属トレース（metal features）とを備える。
図１Ａ〜１Ｅは、本発明の実施の一形態による、ピン・インタフェースを有する電気相互接続エレメントを組み立てるための方法の手順を説明するための図である。 図２Ａ〜２Ｅは、本発明の別の実施形態による、ピン・インタフェースを有する電気相互接続エレメントを組み立てるための方法の手順を説明するための図である。 マイクロエレクトロニクス・ピンの略側面図である。 マイクロエレクトロニクス・ピンの略上面図である。 図５Ａおよび５Ｂ、マイクロエレクトロニクス・ピンの略側面図である。 図６Ａ〜６Ｅは、本発明の更に別の実施形態による、ピン・インタフェースを有する電気相互接続エレメントを組み立てるための方法の手順を説明するための図である。 図７Ａ〜７Ｃは、本発明の実施の一形態によるアセンブリを他のエレクトロニクス構造体に接合した状態を示す図である。
既存の多層相互接続エレメント上にコプレナー・ピン（coplanar pins）を形成する方
法をここに開示する。図１に多層相互接続エレメント１０を示す。多層相互接続エレメント１０は、誘電体部分１２と導電体部分１４を有する。導電体部分は、配線、接合パッド、あるいは他の類似物の形態をとることがある。
多層相互接続エレメント１０は、例えばポリイミド、セラミック、ＦＲ４、ＢＴ樹脂などの誘電体を用いて単一の金属基板または多層基板から形成されることがある。多層相互接続エレメント１０は、多重配線層（multiple wiring layers）などを含む相互接続エレメントでありうる。多層相互接続エレメントの製造方法を開示している米国特許第６，５２８，７８４号明細書も参照されたい。なお、同米国特許の内容は、引用することにより本明細書の一部をなすものとする。
本発明の実施の一形態において、金属層１６は、図１Ｂに示すように、多層相互接続エレメント１０上に接着剤１８を用いてラミネート加工される。金属層１６は、当該分野において既知の任意の適切な金属でありうる。例えば、前記金属は、銅などの任意の導電性金属でありうる。そして、金属層１６は、図１Ｃに示すように、マイクロエレクトロニクス・コンタクトまたはピンを形成するために使用することができる。
マイクロエレクトロニクス・ピン２０は、当該分野において既知の方法に従って形成することができる。例えば、マイクロエレクトロニクス・ピン２０は、金属層１６上のレジスト層をフォトリソグラフィーでパタン形成し、レジストパタンをエッチングによって金属層１６に転写することによって形成することができる。
接着剤層１８がエッチング停止層として機能する場合、マイクロエレクトロニクス・ピン２０が形成された後、マイクロエレクトロニクス・ピン２０と多層相互接続エレメント１０の導電体部分１４との間に電気接続路を確立することを可能にするために、図１Ｄに示すように、接着剤層１８からいくつかの部分が取り除かれることがある。接着剤層１８は、当該分野において既知のフォトリソグラフィー技術などを使って、選択的に除去することができる。
次に、図１Ｅに示すように、接着剤１８から取り除かれた部分に隣接して電気接続路（electrical connections）２２が形成される。例えば、物理的気相成長法としても知られるスパッタリング、または化学めっきの後に、電気接続路の場所を画定するためにフォト
リソグラフィーパタン形成またはレーザ穴開けが実行されることがある。電気接続路２２が形成された後、それらは所望の厚みまで厚みを増すために電気メッキされることがある。この結果、多層相互接続エレメント１０とマイクロエレクトロニクス・ピン２０との間に電気接続路２２が形成される。最後に、アセンブリ５０が破損しないように、電気接続路２２とマイクロエレクトロニクス・ピン２０の下部とをカバーする保護誘電体層または保護誘電膜２４（図１Ｅ）が、多層相互接続エレメント１０上に積層されることがある。この保護層（あるいは保護膜）２４は、マイクロエレクトロニクス・ピン２０の最上面の共平面性を維持することにも関与することができる。なぜならば、保護誘電体層２４はピン２０を動かないように固定することに役立つので、保護誘電体層２４はアセンブリ５０が取り扱われる際のたわみを低減するからである。保護層（あるいは保護膜）の材料としては、例えば半田マスクなどがある。
本発明の別の実施形態による多層相互接続エレメント１０を図２Ａに示す。まず図２Ｂに示すように、接着剤１８を用いて層状金属構造体２６が多層相互接続エレメント１０に接合される。層状金属構造体２６は、第１の金属層２８、エッチング停止層３０および第２の金属層３２を含みうる。第１の金属層２８は、好ましくは、第２の金属層３２よりも大きな層厚を有する。トライメタル構造が図示されているが、層状金属構造体２６は任意数の層を含みうる。
マイクロエレクトロニクス・ピン２０は、図２Ｃに示すように、フォトリソグラフィーパタン形成技術などを用いて、第１の金属層２８から形成することができる。しかしながら、エッチング停止層はそのままの状態で残る。
次に、図３以降の図面を参照しながら、マイクロエレクトロニクス・ピン２０を形成する方法について説明する。図３に示すように、連続した金属配線層２１０の表面から上に突き出すように、複数の導電性ピン２００が形成される。ピン２００は、様々な異なるプロセスによって形成することができる。例示的なプロセスについては、米国特許第６，８８４，７０９号明細書のほかに、２００７年１月１１日に出願された“Chip Capacitor Embedded PWB”と題された米国仮特許出願第６０／８７５，７３０号も参照されたい。な
お、同米国特許および同米国仮特許出願の内容は、引用することにより本明細書の一部をなすものとする。
１つの斯かるプロセスにおいて、多層金属構造体の露出した金属層は、ピン２００を形成するために、フォトリソグラフィーでパタン形成されたフォトレジスト層に従ってエッチングされる。このエッチングプロセスは、多層金属構造体の内部金属層２２０上で停止する。内部金属層２２０は、露出した金属層の金属とは異なる１種類以上の金属を含み、内部金属層２２０は、露出した金属層をエッチングするために使用されるエッチング液によって攻撃されないような組成を有する。例えば、ピン２００を形成するためにエッチングされる金属層は基本的に銅から構成されることが可能であり、連続した金属層２１０も基本的には銅から構成されることが可能である。そして、内部金属層２２０は、基本的にニッケルから構成されることが可能である。ニッケルは銅と比べて好適な選択性を有し、金属層がピン２００を形成するためにエッチングされるときにニッケルが攻撃されることを避けることができる。
そして、ピン２００を形成した後、露出した内部金属層２２０を下地の金属層２１０に対して選択的なプロセスによって取り除くために、異なるエッチング液が適用される。代わりに、ピン２００を形成することができる別の方法は電気メッキによるものである。この方法では、ピンは、フォトレジスト層などの誘電体層内にパタン形成された開口部を通して金属をベース金属層２１０上にメッキすることよって形成される。
図４の上面図に示すように、ピンは、様々な異なる形状とサイズを有することができる。例えば、真上から見ると、ピンは、円形３００、正方形または直方形３１０、または楕円形３２０をした形状を持つことがある。ピンが星形をしている場合、他の形状を使用する場合よりも、ピンを押し込むことがより容易に、あるいはより難しくなる可能性がある。ピン２００の下地の金属層の平面からの高さは一般的に約１５ミクロン（μｍ）と約２５０ミクロン（μｍ）の間の範囲にあり、ピンの先端部の幅は約３０ミクロン（μｍ）以上の範囲にある。
図５Ａと図５Ｂに、ピンが採ることができる例示的な代替構造を示す。例えば、図５Ａに示すように、ピン４００は、ベース金属層４４０上に積層するエッチング停止層４２０に対して選択的な第１の金属層をエッチングすることによって形成され、ピン４００は第２の金属層４１０で被覆（コーティング）される。第２の金属層は、第１の金属層と同じ金属、１種類以上の他の金属、あるいは第１の金属層に含まれる金属と別の金属との組み合わせを含みうる。ある特定の実施形態では、第２の金属層４１０は、腐食に強く、第２の金属層と該第２金属層と接触する別の部位（feature）の金属層との間の拡散結合の形
成を促進することもできる、金などの金属を含む。別の特定の実施形態では、第２の金属層は、スズといった融点が低い金属あるいは半田といった融点が低い合金あるいは共晶混合物を含む。第２の金属層として利用可能な１種類以上の金属の追加的な例としては、ニッケル、アルミニウム、またはニッケル／金を含む。
図５Ｂに示すように、導電性ピン４５０の先端部のみが第２の金属層４６０で被覆されることがある。また、導電性ピンの本体は、エッチング停止層を介在せることなく、接着剤層４７０に直接接触することがある。
次に、図２Ｄに示すように、エッチング停止層３０、第２の金属層３２および接着剤層１８のいくつかの部分が取り除かれることがある。エッチング停止層３０、第２の金属層３２および接着剤１８は、必要に応じて、同時または順次に取り除くことができる。これらの層の除去のおかげで、マイクロエレクトロニクス・ピン２０は、ここで述べたように、多層相互接続エレメント１０の導電体部分１４と電気的に接続することができる。最後に、完成した構造体の最上部に、（図１Ｅに関連して）既に述べたような誘電体保護層２４が積層されることがある。
本発明の更に別の実施形態では、図６Ａ〜図６Ｅに示すように、層状金属構造体２６が多層相互接続エレメント１０に接着剤１８を用いて接合されることがある。しかしながら、この工程の前に、第２の金属層３２はいくつかの部分が取り除かれる。そうすることで、層状金属構造体２６が接着剤１８を用いて多層相互接続エレメント１０に貼り合わされるときに、一部の接着剤が、図６Ｂおよび図６Ｃに示す様に、第２の金属層３２の取り除かれた部分に上に向かって入り込むことができるようになる。このように、第２の金属層３２は、層状金属構造体２６を多層相互接続エレメント１０に貼り合わせる前に、既にパタン形成されていることがある。
その後、マイクロエレクトロニクス・ピン２０が、既に述べた方法で形成される。次に、エッチング停止層３０と接着剤層１８のいくつかの部分が、図６Ｄに示すように取り除かれる。そして、マイクロエレクトロニクス・ピン２２を多層相互接続エレメント１０の導電体部分１４と電気的に接続する電気接続路２２が形成される。最後に、アセンブリ５０を形成するために保護層２４が積層されることがある。
ここで説明した方法および構造は、ＬＧＡ（land grid array）またはＢＧＡ（ball grid array）を有するチップの、図７Ａに示したものの様な露出したピン・インタフェースへのフリップチップ実装に有利である。チップは、図７Ｂに示すように、マイクロエレク
トロニクス・ピン２０の反対側でアセンブリ５０に実装されることもある。さらに、本方法および構造は、図７Ｃに示す様に、フリップチップまたはワイヤボンド・マイクロコンタクトにも有利である。仕上がったアセンブリは回路パネルである場合がある、あるいはチップに接合した回路パネルである場合がある。さらに、仕上がったセンブリは別の回路パネルまたはチップへの相互接続に向いていると考えられる。
本発明を特定の実施形態に関して説明してきたが、これらの実施形態は、本発明の原理と用途を単に例示するものであることが理解されるべきである。従って、本願の特許請求の範囲の請求項によって画定される本発明の精神および範囲から逸脱することなく、例示した実施形態に多数の変更を施すことができること、更に、他の構成を考案することができることが理解されるべきである。
１０ 多層相互接続エレメント
１２ 誘電体部分
１４ 導電体部分
１６ 金属層
１８ 接着剤層
２０ マイクロエレクトロニクス・ピン
２２ 電気接続路（金属トレース）
２４ 誘電体保護層
２６ 層状金属構造体
２６ 層状金属構造体
２８ 第１の金属層
３０ エッチング停止層
３２ 第２の金属層
４０ ピンの最上面
５０ アセンブリ
２００ 導電性ピン
２１０ 連続した金属配線層
２２０ 内部金属層
３００ 円形ピン
３１０ 直方形ピン
３２０ 楕円形ピン
４００ ピン（第１の金属層）
４１０ 第２の金属層
４２０ エッチング停止層
４４０ ベース金属層
４５０ 導電性ピン
４６０ 第２の金属層
４７０ 接着剤層

Claims (14)

  1. 露出したピン・インタフェースを有する多重配線層相互接続エレメントであって、
    少なくとも１つの誘電体層で分離された多重配線層を有する相互接続エレメントであり、該多重配線層は前記相互接続エレメントの第１の表面に露出した複数の導電性部位を含み、少なくとも１つの前記誘電体層または前記多重配線層に接続した１つ以上の別の導電性部位が、前記第１の表面から離れた前記相互接続エレメントの第２の表面に露出しているものである、相互接続エレメントと、
    それぞれが下部を有しており、前記相互接続エレメントの第１の表面から離れる方向に前記第１の表面より高い高さまで突出する、実質的に固体である複数の導電性ピンであって、該導電性ピンの先端部に形成された金属の融点よりも実質的に融点が高い金属により形成された、複数の導電性ピンと、
    前記誘電体層を覆い、前記相互接続エレメントの前記誘電体層と前記複数の導電性ピンの前記下部とを接合している接着剤層であって、前記複数の導電性ピンの間に位置する開口部を含むものである、接着剤層と、
    前記複数の導電性ピンの前記下部から前記開口部へと延在し、前記複数の導電性部位を前記複数の導電性ピンと電気的に相互接続する金属トレースと
    を備えてなる、多重配線層相互接続エレメント。
  2. 前記導電性ピンは、外側の金属層と、前記相互接続エレメントに対向する内側の金属層と、前記内側の金属層と前記外側の金属層の間に介在する第３の金属層とを含む層状金属構造体から形成されるものである請求項１に記載の多重配線層相互接続エレメント。
  3. 前記導電性ピンは前記外側の金属層から形成されるものである請求項２に記載の多重配線層相互接続エレメント。
  4. 前記金属トレースは、前記導電性部位を前記内側の金属層のいくつかの部分と相互接続するものである請求項２に記載の多重配線層相互接続エレメント。
  5. 請求項１に記載された多重配線層相互接続エレメントを含むアセンブリであって、
    前記導電性ピンと並んで配置されて接続されたコンタクトを有するマイクロエレクトロニクス素子を更に含む、アセンブリ。
  6. 請求項１に記載された多重配線層相互接続エレメントを含むアセンブリであって、前記相互接続エレメントの前記別の導電性部位と相互接続されたコンタクトを有するマイクロエレクトロニクス素子を更に含むものである、アセンブリ。
  7. 前記別の導電性部位は前記導電性ピンから遠隔にある前記第２の表面にある請求項６に記載のアセンブリ。
  8. 多層基板であって、該多層基板は少なくとも１つの誘電体層によって分離された多層配線層を有し、該多層配線層は、前記多層基板の第１の表面に露出した複数の導電性パッドを含み、少なくとも１つの誘電体層または前記多層配線層に接続した１つ以上の別の導電性パッドは、前記第１の表面から離れた前記多層基板の第２の表面に露出している、多層基板と、
    それぞれが下部を有しており、第１の表面から離れる方向に前記第１の表面より高い高さまで突出する、実質的に固体である複数の導電性ポストであって、該導電性ポストの先端部に形成された金属の融点よりも実質的に融点が高い金属により形成された、複数の導電性ポストと、
    前記誘電体層を覆い、前記多層基板と前記複数のポストとの間に配置され、前記多層基板の前記誘電体層と前記複数の導電性ピンの前記下部とを接合している接合層であって、第１および第２の表面と、該第１の表面および該第２の表面の間に延在する開口部とを有しており、該開口部は、前記複数の導電性ピンのそれぞれの間に配置されている、接合層とを備え、
    前記接合層は、前記開口部の内部に形成され、第１および第２の表面と、前記第１および第２の表面の間に延在する複数の金属化ビアとを有し、前記複数の金属化ビアは、前記複数の導電性ポストの前記下部から前記開口部へと延在し、前記複数のポストを前記多層基板上の前記複数の導電性パッドに電気的に結合するように、前記複数の導電性ポストのそれぞれの間に配置されている、相互接続エレメント。
  9. 前記複数のポストは、外側の金属層と、前記接合層に対向する内側の金属層と、前記内側の金属層と前記外側の金属層の間に介在する第３の金属層とを含む層状金属構造体から形成される、請求項８に記載の相互接続エレメント。
  10. 前記複数のポストは前記外側の金属層から形成される請求項９に記載の相互接続エレメント。
  11. 請求項８に記載された相互接続エレメントを含むアセンブリであって、前記複数のポストと相互接続されたコンタクトを有するマイクロエレクトロニクス素子を更に含む、アセンブリ。
  12. 請求項８に記載された相互接続エレメントを含むアセンブリであって、前記多層基板の第２の表面に露出した、前記多層基板の前記別の導電性パッドと相互接続されたコンタクトを有するマイクロエレクトロニクス素子を更に含む、アセンブリ。
  13. 前記別の導電性パッドは、前記接合層に隣接した前記多層基板の第１の表面から遠隔にある前記第２の表面にある、請求項１２に記載のアセンブリ。
  14. 前記接合層は接着剤であることを特徴とする請求項８に記載の相互接続エレメント。
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