JPH01308057A - マルチチップ・パッケージ - Google Patents

マルチチップ・パッケージ

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Publication number
JPH01308057A
JPH01308057A JP13998788A JP13998788A JPH01308057A JP H01308057 A JPH01308057 A JP H01308057A JP 13998788 A JP13998788 A JP 13998788A JP 13998788 A JP13998788 A JP 13998788A JP H01308057 A JPH01308057 A JP H01308057A
Authority
JP
Japan
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chip
ceramic
pad
wiring board
multilayer wiring
Prior art date
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Pending
Application number
JP13998788A
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English (en)
Inventor
Yoichi Nagata
陽一 永田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
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Publication of JPH01308057A publication Critical patent/JPH01308057A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、多数個のICまたはLSIなどの集積回路を
高密度に実装する際に適用されるマルチチップ・パッケ
ージに関する。
従来の技術 従来、マルチチップ・パッケージに関しては種種の構造
が考案されている。発熱量が多い場合は、水冷や沸騰冷
却等の特殊でかなり複雑なパッケージ構造が必要となる
。また、それ程の冷却効率を必要としない場合は、第3
図や第4図に示すような構造をとっている。第3図はセ
ラミック基板31の下面に集積回路チップ(以下、単に
チップと略す)32を搭載し、そのチップ32を覆う、
ように金属キャップ33を取り付ける。金属キャップ3
3とセラミック基板31の接合部から入出力用のリード
ピン34を引き出している。更に、セラミック基板31
の上面には放熱のためのフィン35を取り付ける。また
、第4図のパッケージでは、下面に入出力用のピン42
を有するセラミック多層配線基板41の上面にチップ4
3を搭載し、そのチップ43を覆うように1個1個金属
キャップ44を破せる。金属キャップ44とデツプ43
の間は良熱伝導性のグイ接着剤45ですき間を埋める。
そして、金属キャップ44には冷却能力を高めるためフ
ィン46を取り付ける。
発明が解決しようとする課題 しかしながら上記の構造では、次のような問題点がある
。第3図の構造は比較的簡単ではあるが、パッケージの
側面からしか入出力ビンが出てないため、ピン数が多い
場合、チップ数が多い場合には適さない。第4図の構造
では、パッケージの下面全体に入出力ビンを配置するこ
とができ、チップ個別に冷却しているので冷却能力も高
いが、チップと金属キャップのすき間を埋めるための接
着剤が必要なこと、チップ毎に金属キャップを被せるこ
とから組立性が非常に悪(なってしまう。
本発明はかかる点を考慮し、簡単な構造で冷却能力も高
く、組立性が良(て、多数のチップの搭載と、多数の入
出力ビンを具備できるマルチチップ・パッケージを提供
することを目的としたちのである。
課題を解決するだめの手段 本発明は、第1のセラミック基板と第2のセラミック多
層配線基板を重ね合わせた構造をHし、第1のセラミッ
ク基板には、第2のセラミック多層配線基板と対向する
面に各々1〜複数個の集積回路チップを収容する複数個
の凹部と、前記凹部に集積回路チップとのボンディング
・パッドと、第2のセラミック多層配線基板と接する部
分に前記ボンディング・パッドと電気的に接続している
接続パッドとが設けられ、第2のセラミック多層配線基
板には、接続パッドが設けられて半田パッドを介して第
1のセラミック基板の接続パッドと電気的に接続し、第
1のセラミック基板と接している面と逆の面には入出力
ビンを具備しているマルチチップ・パッケージである。
作用 キャビティがチップの下側にある、いわゆるキャビティ
ダウン型の構造であるため放熱効果が高い。また、チッ
プ搭載部と配線部のわずか2つの部品で構成されるとい
う比較的簡単な構造であり、組立時の作業性は良い。更
に、パッケージ下面全部に入出力ビンを配することがで
き、多ピンを必要とする場合にも充分対応できる。
実施例 本発明のマルチチップ・パッケージ構造の実施例を図面
を用いて説明する。第1図は本発明の一実施例である。
チップを搭載するセラミック基板1には凹部が設けられ
チップ6が実装されている。チップ6はワイヤーボンデ
ィング7によってボンディング・パッド3と接続してい
て、更に、ボンディング・パッド3はスルーホール等の
内部配線4を通じ接続パッド9と接続している。セラミ
ック多層配線基板2の上面にも接続パッド10が設けら
れ、半田バンプ11を介して接続パッド9と機械的に圧
着され、電気的に接続している。
そして接続パッド10は内部配線を通じて、周知のろう
付技術によって接着されている入出力ビン5に接続され
ている。
セラミック多層配線基板2は、周知の技術でアルミナ等
のグリーン・シートを積層して焼成した積層セラミック
基板である。このセラミック多層配線基板2とセラミッ
ク基板1との接合部8は半田などの封じ材料を使って気
密に封止されている。セラミック基板1とセラミック多
層配線基板2とは、接続パッド9と10、半田バンプ1
1、及び、接合部8に熱膨張係数の違いによる応力がか
かるのを防ぐため、熱膨張係数の近い材質、できれば、
同じ材質を用いるのが望ましい。
チップ6のグイ接着剤としては、熱伝導性接着剤、たと
えば、銀フィラ入りエポキシ接着剤、錫−鉛共晶半田、
酸化アルミニウムにシリカを加えたもの、および1、シ
リコンゲルに銀を加えたもの等を用いる。本実施例には
記載していないが、更に冷却能力を上げるために、チッ
プ6と接するグイエリアの部分を金属に変えることも可
能である。また、セラミック基板1の上面に水冷用の水
路等の補助冷却装置を付ければ飛躍的に冷却能力を向上
させることができる。
本実施例の場合、ワイヤー・ボンディングでチップ6と
ボンディング・パッド3を接続しているので、チップ6
の大きさに対してチップを収容する凹部にはかなりの自
由度がある。
第2図は本発明のもう一つの実施例である。第1図とほ
とんど同じであるが、収容するチ・ンプ22がフリップ
・チップであり、フェースダウン・ボンディングで接続
している点が異なり、それに応じてセラミック基板21
のチップを収容する凹部の形状が異っている。また、冷
却能力を上げるために、放熱フィン23を取り付けであ
る。
第1図、第2図を比較すればわかるように、接続パッド
の位置さえ合っていればセラミック基板1.21の形状
、及び、セラミ・ツク多層配線基板2.24の内部配線
はどのようなものであっても構わない。このことは、同
一のセラミ・ツク多層配線基板を用いて、チップを収容
するセラミ・ツク基板のみを変えるだけで種々のチップ
を実装することが可能であることを意味している。
発明の詳細 な説明したように、本発明のマルチチ・ツブ・パッケー
ジによれば、チップ収容部分がキャビティダウン型の構
造であるため、放熱部分くたとえば、放熱フィン)、と
チップとの間の伝熱経路が短(冷却効率が良い。
また、チップ搭載する基板と配線基板という2つの主要
な部品のみで構成された比較的簡単な構造であるため、
パッケージ組立の際の作業性が非常に良い。更に、この
構造によって、接続パッドの位置さえ合っていればチッ
プ収容部分の形状と配線とは独立に決定できるため、2
つの部品の組み合わせを変えることで数多(のチップ形
状に対応できるし、配線基板は共通でチップ搭載基板の
み変えて種々のチップを実装できるのでコスト低減にも
有効である。
チップ搭載する基板のチップ収容部分も簡単な凹構造な
のでかなり詰めて配置することができ、チップを高密度
に実装することが可能である。
入出力ピンは配線基板の下面全面に配置することが可能
なため、実装するチップ数が多いなど入出力ピンが多い
場合にも充分対応できる。
【図面の簡単な説明】
第1図は本発明の一実施例におけるマルチチ、ツブ・パ
ッケージの断面図、第2図は本発明の他の実施例におけ
るマルチチップ・パッケージの断面図、第3図と第4図
は従来例におけるマルチチップ・パッケージの断面図で
ある。 1・・・・・・セラミック基板、2・・・・・・セラミ
ック多層配線基板、3・・・・・・ボンディング・パッ
ド、4・・・・・・スルー・ホール、5・・・・・・入
出力ピン、6・・・・・・チップ、9.10・・・・・
・接続パッド、11・・・・・・半田バンプ。 代理人の氏名 弁理士 中尾敏男 ほか1名品 1 図 富 2 図 第3図       35 第 4 図

Claims (1)

    【特許請求の範囲】
  1.  第1のセラミック基板と第2のセラミック多層配線基
    板を重ね合わせた構造を有し、第1のセラミック基板に
    は、第2のセラミック多層配線基板と対向する面に各々
    1ないし複数個の集積回路チップを収容する複数個の凹
    部と、前記凹部に集積回路チップとのボンディング・パ
    ッドと、第2のセラミック多層配線基板と接する部分に
    前記ボンディング・パッドと電気的に接続している接続
    パッドとが設けられ、第2のセラミック多層配線基板に
    は、接続パッドが設けられて半田バンプを介して第1の
    セラミック基板の接続パッドと電気的に接続し、第1の
    セラミック基板と接している面と逆の面には入出力ピン
    を具備していることを特徴とするマルチチップ・パッケ
    ージ。
JP13998788A 1988-06-07 1988-06-07 マルチチップ・パッケージ Pending JPH01308057A (ja)

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JP13998788A JPH01308057A (ja) 1988-06-07 1988-06-07 マルチチップ・パッケージ

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JP13998788A JPH01308057A (ja) 1988-06-07 1988-06-07 マルチチップ・パッケージ

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JPH01308057A true JPH01308057A (ja) 1989-12-12

Family

ID=15258302

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JP13998788A Pending JPH01308057A (ja) 1988-06-07 1988-06-07 マルチチップ・パッケージ

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5633783A (en) * 1994-09-29 1997-05-27 Fujitsu Limited Multi-chip ceramic module for mounting electric parts on both substrate and cap connected through interconnecting pins
WO2009005696A1 (en) * 2007-06-29 2009-01-08 Tessera, Inc. Multilayer wiring element having pin interface

Cited By (3)

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US5633783A (en) * 1994-09-29 1997-05-27 Fujitsu Limited Multi-chip ceramic module for mounting electric parts on both substrate and cap connected through interconnecting pins
WO2009005696A1 (en) * 2007-06-29 2009-01-08 Tessera, Inc. Multilayer wiring element having pin interface
US7911805B2 (en) 2007-06-29 2011-03-22 Tessera, Inc. Multilayer wiring element having pin interface

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