KR101530896B1 - 핀 인터페이스를 갖는 다층의 배선 요소 - Google Patents

핀 인터페이스를 갖는 다층의 배선 요소 Download PDF

Info

Publication number
KR101530896B1
KR101530896B1 KR1020107001200A KR20107001200A KR101530896B1 KR 101530896 B1 KR101530896 B1 KR 101530896B1 KR 1020107001200 A KR1020107001200 A KR 1020107001200A KR 20107001200 A KR20107001200 A KR 20107001200A KR 101530896 B1 KR101530896 B1 KR 101530896B1
Authority
KR
South Korea
Prior art keywords
conductive
layer
metal layer
interconnecting
forming
Prior art date
Application number
KR1020107001200A
Other languages
English (en)
Other versions
KR20100050457A (ko
Inventor
벨가셈 하바
Original Assignee
테세라, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 테세라, 인코포레이티드 filed Critical 테세라, 인코포레이티드
Publication of KR20100050457A publication Critical patent/KR20100050457A/ko
Application granted granted Critical
Publication of KR101530896B1 publication Critical patent/KR101530896B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007—Surface contacts, e.g. bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0355—Metal foils
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0361—Etched tri-metal structure, i.e. metal layers or metal patterns on both sides of a different central metal layer which is later at least partly etched
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03—Metal processing
    • H05K2203/0384—Etch stop layer, i.e. a buried barrier layer for preventing etching of layers under the etch stop layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49144—Assembling to base an electrical component, e.g., capacitor, etc. by metal fusion
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

상호연결 요소(10)를 위한 콘택을 형성하는 방법을 제공한다. 본 방법은, (a)다수의 배선 층을 갖는 상호연결 요소(10)에 도전성 요소(16)를 접합하는 단계; (b) 도전성 요소(16)를 패터닝하여 도전성 핀(20)을 형성하는 단계; 및 (c)상호연결 요소(10)의 도전성 부분과 도전성 핀(20)을 전기적으로 상호연결하는 단계를 포함한다. 다수의 배선층 상호연결 요소(10)는 노출된 핀 인터페이스를 구비하며, 하나 이상의 유전성 층(24)에 의해 분리된 다수의 배선층을 구비하는 상호연결 요소를 포함하며, 배선층은 상호연결 요소(10)의 제1 면에 노출된 다수의 도전성 부분을 포함한다. 배선층은, 제1 면으로부터 멀어지는 방향으로 돌출된 다수의 도전성 핀(20)과, 도전성 핀(20)과 도전성 부분을 전기적으로 상호연결하는 금속 부분(22)을 포함한다.

Description

핀 인터페이스를 갖는 다층의 배선 요소{MULTILAYER WIRING ELEMENT HAVING PIN INTERFACE}
본 발명은 마이크로 전자 소자의 상호연결(interconnect)과 상호연결 소자를 지지하는 것에 관한 것으로서, 더 구체적으로는 다층의 배선 요소에 관한 것이다.
본 출원은 "MULTILAYER WIRING ELEMENT HAVING PIN INTERFACE"란 명칭으로 2007년 6월 29일 출원된 출원번호 11.825,484호의 우선권을 주장하며, 상기 출원의 전체 내용을 본 명세서에서 참조에 의해 원용한다.
플립칩(flip-chip) 장착 기술에서, 마이크로 전자 소자(microelectronic device)의 정면 또는 콘택 베어링 면(contact-bearing surace)이 칩 캐리어 또는 그외 다른 상호연결 요소, 예컨대 기판(substrate)과 같은 상호연결 요소에 페이스-다운(face-down) 방식으로 장착된다. 소자 상의 각각의 콘택(contact)은 기판상의 대응하는 콘택 패드(contact pad)에 솔더 본드(solder bond)에 의해, 솔더 볼(solder ball)을 기판 또는 소자 상에 위치설정(positioning)하고, 소자를 기판과 프론트 페이스-다운(front face-down) 방향으로 병치(juxtaposing)하며, 솔더를 순간적으로 리플로우(reflow)함으로써, 접합(join)된다. 플립칩 기술에 의하면, 콤팩트한 어셈블리를 제공할 수 있으며, 칩 자체의 면적보다 크지 않은 기판의 면적을 차지하게 된다.
그러나, 열 응력(thermal stress)에 의해, 플립칩 어셈블리의 설계에 중요한 문제가 생긴다. 소자 콘택과 지지용 기판 사이의 솔더 본드는 실질적으로 딱딱(rigid)하다. 사용중 열 팽창 및 수축에 기인한 소자와 지지용 기판의 상대적인 크기 변형에 의해, 이러한 딱딱한 본드에 실질적인 응력이 생기게 되어, 본드의 피로 파괴(fatigue failure)가 생길 수 있다. 또한, 칩을 기판에 부착하기 전에 칩을 검사하는 것이 어려워서, 완성된 어셈블리, 특히 많은 칩을 포함하는 어셈블리에서 요구되는 출검 품질(outgoing quality) 수준을 유지하는 것이 어렵다.
마이크로 전자 소자에 대한 상호연결 소자의 수가 증가함에 따라, 상호연결 소자의 평면성(planarity)의 문제가 증가한다. 상호연결 소자가 서로에 대해 평면성을 갖지 못하면, 많은 상호연결 소자가, 표준 인쇄 배선 기판 등의 지지용 기판상의 병치된 콘택 패드와 전기적으로 접촉하지 않게 될 가능성이 크다. 따라서, 기존의 다층 상호연결 요소 상에 공면(coplanar)의 핀을 제조하는 방법이 요구된다.
본 발명의 실시예에서, 상호연결 요소(interconnection element)를 위한 콘택(contacts)을 형성하는 방법은, (a) 다수의 배선 층(wiring layer)을 갖는 상호연결 요소에 도전성(conductive) 요소를 접합(join)하는 단계; (b) 도전성 요소를 패터닝하여 도전성 핀(conductive pin)을 형성하는 단계; 및 (c) 상호연결 요소의 도전성 부분과 도전성 핀을 전기적으로 상호연결하는 단계를 포함한다.
본 발명의 다른 실시예에서, 노출된 핀 인터페이스를 구비하는 다수의 배선층 상호연결 요소는, 하나 이상의 유전성 층에 의해 분리된 다수의 배선층을 구비하는 상호연결 요소를 포함하며, 배선층은 상호연결 요소의 제1 면에 노출된 다수의 도전성 부분을 포함한다. 배선층은, 제1 면으로부터 멀어지는 방향으로 돌출된 다수의 도전성 핀과, 도전성 핀과 도전성 부분을 전기적으로 상호연결하는 금속 부분을 포함한다.
도 1의 (a)~(e)는 본 발명의 전자 연결을 어셈블링하는 방법의 실시예를 나타낸다.
도 2의 (a)~(e)는 본 발명의 전자 연결을 어셈블링하는 방법의 다른 실시예를 나타낸다.
도 3은 마이크로 전자 핀의 측면을 개략적으로 나타낸다.
도 4는 마이크로 전자 핀의 상면을 개략적으로 나타낸다.
도 5의 (a) 및 (b)는 마이크로 전자 핀의 측면을 개략적으로 나타낸다.
도 6의 (a)~(e)는 본 발명의 전자 연결을 어셈블링하는 방법의 다른 실시예를 나타낸다.
도 7의 (a)~(c)는 다른 전자 구조체에 접합된 본 발명의 어셈블리에 관한 실시예를 나타낸다.
기존의 다층 상호연결 요소(multilayer interconnection elements)에 공면 핀(coplanar pins)을 제조하는 방법에 대하여 설명한다. 도 1에 나타낸 다층 상호연결 요소(10)는 유전성(dielectric) 부분(12)과 도전성(conductive) 부분(14)을 포함한다. 도전성 부분은 배선이나 본드 패드 등의 형태로 될 수 있다.
다층 상호연결 요소(10)는 폴리이미드, 세라믹, RF4, BT 레진 등과 같은 유전체(dielectric)를 갖는 단일의 금속 기판 또는 다층의 기판의 형태로 될 수 있다. 다층 상호연결 요소(10)는 다수의 배선 층 등을 갖는 상호연결 요소가 될 수 있다. 미국특허 6,528,784호를 보면, 다층 상호연결 요소의 제조에 대하여 언급되어 있는데, 이 특허문헌의 내용을 본 명세서에서 참조에 의해 원용한다.
본 발명의 일실시예로서, 다층 상호연결 요소(10) 상에 접착제(18)를 사용해서 도 1의 (b)에 나타낸 것과 같이 금속 층(16)을 적층한다. 이 금속 층(16)은 본 기술분야에 공지된 어떠한 적절한 금속도 가능하다. 예를 들어, 이러한 금속에는 구리(copper)와 같은 도전성 금속이 될 수 있다. 이하, 금속 층(16)은 도 1의 (c)에 나타낸 것과 같이 마이크로 전자 콘택 또는 핀을 형성하는 데에 사용될 수 있다.
마이크로 전자 핀(20)은 본 분야의 공지된 기술로 형성될 수 있다. 예를 들어, 마이크로 전자 핀(20)은 금속 층(16) 상에 레지스트 층(resist layer)을 포토리소그래픽 패터닝(photolithographically patterning)하고, 레지스트 패턴을 금속 층(16)으로 에칭(etching)에 의해 전사(transfer)함으로써 형성될 수 있다.
마이크로 전자 핀(20)이 형성되면, 접착제 층(18)은 에칭 중지 층(etch stop layer)으로서 작용하고, 접착제 층(18)은, 다층 상호연결 요소(10)의 도전성 부분(14)과 마이크로 전자 핀(20) 사이에 전기 커넥션(electrical connection)을 형성하기 위해, 도 1의 (d)에 도시된 바와 같이, 제거할 부분을 포함해도 된다. 접착제 층(18)은 본 분야에 잘 알려진 포토리소그래픽 기술 등을 사용해서 선택적으로 제거될 수 있다.
다음으로, 도 1의 (e)에 나타낸 바와 같이, 접착제 층(18)으로부터 제거된 부분에 인접해서, 전기 커넥션(22)을 형성한다. 예를 들어, 커넥션의 위치를 정하기 위해,
물리적 증착(physical vapor deposition)으로도 알려진 스퍼터링(sputtering) 또는 무전해 도금(electroless plating)을 행한 후에, 포토리소그래픽 패터닝 또는 레이저 드릴링(laser drilling)이 행해질 수 있다. 전기 커넥션(22)이 형성되면, 전기 커넥션의 두께를 원하는 값까지 증가시키기 위해 전기도금할 수 있다. 이에 의하면, 전기 커넥션(22)이 다층 상호연결 요소(10)와 마이크로 전자 핀(20) 사이에 형성된다. 마지막으로, 다층 상호연결 요소(10) 상에 전기 커넥션(22)과 마이크로 전자 핀(20)의 하부를 덮는 보호 절연체 층 또는 막(24)[도 1의 (e) 참조]을 형성하여, 어셈블리(50)가 손상되지 않도록 한다. 이 보호 층(24)은 마이크로 전자 핀(20)의 상단 면(40)의 공면성(co-planarity)을 유지하는 데에 도움을 주는데, 이는 보호용 유전성 층(24)이, 어셈블리(50)가 조작될 때에 휨(flexure)을 감소시키고, 마이크로 전자 핀(20)이 고정된 형태로 유지되도록 하기 때문이다. 이러한 보호 층의 예로는 솔더 마스크(solder mask) 등이 있다.
본 발명의 다른 실시예로서, 도 2의 (a)에 다층 상호연결 요소(10)가 도시되어 있다. 도 2의 (b)에 도시된 바와 같이, 계층화된 금속 구조체(26)가 다층 상호연결 요소(10)에 접착제(18)를 사용해서 접합된다. 계층화된 금속 구조체(26)는, 제1 금속 층(28), 에칭 중지 층(30), 및 제2 금속 층(32)을 포함할 수 있다. 제1 금속 층(28)은 제2 금속 층(32)보다 두께가 큰 것이 바람직하다. 트리메탈(trimetal) 구조를 도시하고 있지만, 계층화된 금속 구조체(26)는 임의의 개수의 층을 포함해도 된다.
마이크로 전자 핀(20)은, 도 2의 (c)에 도시된 바와 같이, 포토리소그래픽 패터닝 등과 같은 기술을 사용해서, 제1 금속 층(28)으로 형성될 수 있지만, 에칭 중지 층은 남는다.
마이크로 전자 핀(20)을 제조하는 방법에 대하여, 도면을 참조하여 설명한다. 도 3에 나타낸 바와 같이, 연속하는 금속 배선 층(210)의 표면 위로 돌출되도록, 다수의 도전성 핀(200)을 형성한다. 이 도전성 핀(200)은 여러 가지 공정에 의해 형성될 수 있다. 이러한 공정의 예로는, 2007년 1월 11일에 출원된, "Chip Capacitor Embedded PWB"라는 명칭을 가진 미국 특허 6,884,709(미국 가특허 출원번호 60/875,730)에 개시되어 있으며, 상기 특허문헌의 내용을 본 명세서에서 참조에 의해 원용한다.
그중 한가지 공정으로, 다층 금속 구조체의 노출된 금속 층을, 포토리소그래픽 패터닝에 의한 포토레지스트 층에 따라 에칭하여, 도전성 핀(200)을 형성하고, 구조체의 내부 금속 층(220) 상에서 에칭 공정을 중지한다. 내부 금속 층(220)은 노출된 금속 층과 상이한 하나 이상의 금속을 포함하며, 내부 금속 층(220)은 노출된 금속 층을 에칭하기 위해 사용되는 에칭제(etchant)에 의해 영향을 받지 않는 성분이 된다. 예를 들어, 도전성 핀(200)이 에칭되는 금속 층은 구리로 구성될 수 있으며, 연속하는 금속 층(210)도 마찬가지로 구리로 구성될 수 있다. 내부 금속 층(220)은 니켈(nickel)로 구성될 수 있다. 니켈은 구리에 비해 선택성(selectivity)이 양호하기 때문에, 도전성 핀(200)을 형성하기 위해 금속 층을 에칭할 때에, 니켈 층이 영향을 받지 않도록 할 수 있다.
도전성 핀(200)을 형성한 후, 하부 금속 층(210)에 대해 선택적인 공정으로, 노출된 내부 금속 층을 제거하기 위해, 다른 에칭제를 도포한다. 이와 선택적으로, 도전성 핀(200)을 형성할 수 있는 다른 방식으로서, 전기 도금을 사용해도 되고, 이 경우, 도전성 핀은, 포토레지스트 층과 같은 유전성 층으로 패턴화된 개구(openings)를 통해 하부의 금속 층(210) 상에 금속을 도금함으로써 형성된다.
도 4에 평면도로서 도시된 바와 같이, 핀은 다양한 형태와 크기를 가질 수 있다. 예를 들어, 위에서 보면, 핀은 원형(300), 정사각형 또는 직사각형(310), 또는 계란형(320)이 될 수 있다. 핀이 별 모양(star)이라면, 다른 형태보다 더 용이하게 또는 덜 용이하게 압축하는 것이 가능하다. 핀(200)의 하부 금속 층의 평면 위부터의 높이는 대략 15 미크론(㎛) 내지 대략 250 미크론(㎛)이며, 핀의 끝 부분(tip)에 해당하는 폭은 대략 30 미크론 이상이 되는 것이 일반적이다.
도 5의 (a) 및 (b)는 핀을 구비할 수 있는 다른 구조체를 나타낸다. 예를 들어, 도 5의 (a)에 나타낸 바와 같이, 핀(400)은 기저의 금속 층(400)을 덮는 에칭 중지 층(420)에 대해 선택적으로, 제1 금속 층을 에칭함으로써 형성된다. 핀(400)은 제2 금속 층(410)으로 피복된다. 제2 금속 층은 제1 금속 층과 동일한 금속을 포함할 수 있으며, 하나 이상의 다른 금속을 포함하거나, 제1 금속 층에 포함된 금속과 다른 금속을 조합해도 된다. 다른 실시예에서, 제2 금속 층(410)은 부식에 대해 내성을 가지며, 확산 결합(diffusion bond)의 형성을 용이하게 하는 금(gold)과 같은 금속을 포함한다. 확산 결합은 제2 금속 층과, 제2 금속 층과의 접촉 시에 다른 특징을 갖는 금속 층과의 사이에서 이루어진다. 다른 실시예로서, 제2 금속 층은 주석(tin)과 같은 저융점 금속(low melting temperature metal), 솔더(solder) 또는 공유 조성(eutectic composition)과 같은 저융점 금속 합금을 포함한다. 제2 금속 층으로 사용될 수 있는 다른 금속의 예로는, 니켈, 알루미늄 또는 니켈/금이 포함된다.
도 5의 (b)에 나타낸 바와 같이, 도전성 핀(450)의 끝 부분(tip)만 제2 금속 층(460)으로 코팅될 수 있으며, 이 도전성 핀의 주요 부분은, 에칭 중지 층을 통하지 않고, 접착제 층(470)과 직접 접촉할 수 있다.
도 2의 (d)에 도시한 바와 같이, 에칭 중지 층(30)의 일부, 제2 금속 층(32), 및 접착제 층(18)을 제거할 수 있다. 에칭 중지 층(30), 제2 금속 층(32), 및 접착제 층(18)은, 필요에 따라, 동시에 아니면 순차적으로 제거해도 된다. 이들 층을 제거함으로써, 이하 설명하는 바와 같이, 다층 상호연결 요소(10)이 도전성 부분(14)과 마이크로 전자 핀(20)의 전기적 연결이 가능하게 된다. 마지막으로, 앞서 설명한 것과 같은 보호용 유전성 층(24)[도 1의 (e) 참조]을 완성된 구조체의 상단에 형성할 수 있다.
본 발명의 다른 실시예로서, 도 6의 (a)~(e)에 도시된 바와 같이, 계층화된 금속 구조체(26)를 접착제(18)를 사용해서 다층 상호연결 요소(10)에 접합시킬 수 있다. 그러나, 이 공정을 행하기 전에, 제2 금속 층의 일부를 제거해서, 계층화된 금속 구조체(26)를 접착제를 사용해서 다층 상호연결 요소(10)에 부착할 때에, 접착제의 일부가, 도 6의 (b) 및 (c)에 도시된 바와 같이, 제2 금속 층(32)의 제거된 부분으로 상승하도록 할 수 있다. 따라서, 제2 금속 층(32)은 계층화된 금속 구조체(26)를 다층 상호연결 요소(10)에 부착하기 전에 미리 패턴화해도 된다.
이후, 앞서 설명한 방식으로, 마이크로 전자 핀(20)을 형성한다. 다음으로, 에칭 중지 층(30) 및 접착제 층(18)의 일부를, 도 6의 (d)에 도시한 바와 같이, 제거한다. 이후, 다층 상호연결 요소(10)의 도전성 부분(14)과 마이크로 전자 핀(20)을 전기적으로 상호연결하는 전기 커넥션(22)을 형성한다. 마지막으로, 보호 층(24)을 형성하여 어셈블리(50)를 만든다.
본 명세서에 개시한 방법과 구조는, 도 7의 (a)에 나타낸 것과 같은 노출된 핀 인터페이스(interface)에, 랜드 그리드 어레이("LGA") 또는 볼 그리드 어레이("BGA")를 갖는 칩을 플립칩으로 장착하는 것에 효과적이다. 칩은 또한 도 7의 (b)에 나타낸 바와 같이, 마이크로 전자 핀(20)의 반대편 상의 어셈블리(50)에 장착해도 된다. 또한, 본 발명의 방법과 구조는 도 7의 (c)에 도시된 것과 같은 와이어 본드 마이크로콘택 또는 플립 칩에 효과적이다. 완성된 어셈블리는 회로 패널이 되거나, 칩에 접합된 회로 패널이 될 수 있다. 또한, 완성된 어셈블리는 다른 회로 패널이나 칩에 상호연결될 수 있다.
본 발명을 특정의 실시예를 들어 설명하였지만, 이들 실시예는 본 발명의 원리와 응용의 예시에 불과하다는 것을 알 수 있을 것이다. 따라서, 예시한 실시예에 대해 다양한 변형이 가능하며, 본 발명의 범위를 벗어남이 없이 다양한 구성이 가능하다.

Claims (34)

  1. 상호연결 요소(interconnection element)를 위한 콘택(contacts)을 형성하는 방법에 있어서,
    (a) 다수의 배선 층(wiring layer)을 갖는 상호연결 요소에 도전성(conductive) 요소를 접합(join)하는 단계 ― 상기 도전성 요소는 계층화된(layered) 금속 구조체를 포함함 ―;
    (b) 상기 도전성 요소를 패터닝하여 도전성 핀(conductive pin)을 형성하는 단계; 및
    (c) 상기 상호연결 요소의 도전성 부분과 상기 도전성 핀을 전기적으로 상호연결하는 단계
    를 포함하는 것을 특징으로 하는 콘택 형성 방법.
  2. 제1항에 있어서,
    상기 단계 (a)는, 상기 도전성 요소를, 유전성(dielectric) 층을 구비하는 상기 상호연결 요소에 접합하는 단계를 포함하는, 콘택 형성 방법.
  3. 제2항에 있어서,
    상기 유전성 층은 접착제(adhesive)를 포함하는, 콘택 형성 방법.
  4. 제2항에 있어서,
    상기 단계 (c)는, 상기 유전성 층에 개구(openings)를 형성하고, 상기 도전성 부분을 상기 도전성 핀과 연결하는 트레이스(traces)를 형성하는 단계를 포함하는, 콘택 형성 방법.
  5. 제1항에 있어서,
    상기 도전성 요소는 단일의 금속 시트(metal sheet)를 포함하여 이루어진, 콘택 형성 방법.
  6. 삭제
  7. 제1항에 있어서,
    상기 계층화된 금속 구조체는, 외측(outer) 금속 층, 상기 상호연결 요소와 마주보는 내측(inner) 금속 층, 및 상기 외측 금속 층과 상기 내측 금속 층 사이에 위치하는 제3 금속 층을 포함하며,
    상기 단계 (b)는 상기 외측 금속 층을 상기 제3 금속 층에 대하여 선택적으로 에칭하는 단계를 더 포함하며,
    상기 단계 (c)는 상기 내측 금속 층의 일부와 상기 도전성 부분을 상호연결하는 단계를 더 포함하는, 콘택 형성 방법.
  8. 제7항에 있어서,
    상기 단계 (c)는 상기 제3 금속 층과 상기 내측 금속 층에 개구를 형성하는 단계를 더 포함하며,
    상기 개구는 상기 도전성 부분과 정렬(align)되어 있는, 콘택 형성 방법.
  9. 제7항에 있어서,
    상기 내측 금속 층은 제1 개구를 포함하며,
    상기 단계 (c)는 상기 제3 금속에 관통 개구(through openings)를 형성하는 단계를 더 포함하며, 상기 관통 개구는 상기 제1 개구 및 상기 도전성 부분과 정렬되어 있는, 콘택 형성 방법.
  10. 제1항에 개시된, 상호연결 요소를 위한 콘택 형성 방법을 포함하는, 패키지 칩을 형성하는 방법으로서,
    (d) 마이크로 전자 요소(microelectronic element)의 콘택을 도전성 핀과 전기적으로 상호연결하는 단계를 더 포함하는 것을 특징으로 하는 패키지 칩 형성 방법.
  11. 제1항에 개시된, 상호연결 요소를 위한 콘택 형성 방법을 포함하는, 패키지 칩을 형성하는 방법으로서,
    상기 도전성 핀은 상기 상호연결 요소의 제1 면으로부터 돌출되어 있고,
    상기 패키지 칩을 형성하는 방법은,
    (d) 마이크로 전자 요소의 콘택을 상기 상호연결 요소의 제2 도전성 요소와 전기적으로 상호연결하는 단계를 포함하며,
    상기 상호연결 요소의 상기 제2 도전성 요소는 상기 상호연결 요소의 제2 면에 노출되어 있고, 상기 제2 면은 상기 제1 면으로부터 이격되어 있는 것을 특징으로 하는 패키지 칩 형성 방법.
  12. 노출된 핀 인터페이스(interface)를 구비하는 다수의 배선층 상호연결 요소로서,
    하나 이상의 유전성 층에 의해 분리된 다수의 배선층을 구비하는 상호연결 요소 ― 상기 배선층은 상기 상호연결 요소의 제1 면에 노출된 다수의 도전성 부분을 포함함 ―;
    상기 제1 면으로부터 멀어지는 방향으로 돌출된 다수의 도전성 핀 ― 상기 도전성 핀은 상기 상호연결 요소에 접합(join)된 계층화된 금속 구조체를 패터닝하여 형성됨 ―; 및
    상기 도전성 핀과 상기 도전성 부분을 상호연결하는 금속 부분
    을 포함하는 것을 특징으로 하는 배선층 상호연결 요소.
  13. 제12항에 있어서,
    상기 상호연결 요소는 접착제를 사용하여 상기 도전성 핀에 접합되는 것인, 배선층 상호연결 요소.
  14. 제13항에 있어서,
    상기 접착제는 금속 부분이 연장되는 개구를 포함하는 것인, 배선층 상호연결 요소.
  15. 제12항에 있어서,
    상기 계층화된 금속 구조체는 외측 금속 층, 상기 상호연결 요소와 마주보는 내측 금속 층, 및 상기 내측 금속 층과 상기 외측 금속 층 사이에 배치되는 제3 금속 층을 구비하는, 배선층 상호연결 요소.
  16. 제15항에 있어서,
    상기 도전성 핀은 상기 외측 금속 층으로 형성되는 것인, 배선층 상호연결 요소.
  17. 제15항에 있어서,
    상기 금속 부분은 상기 내측 금속 층의 부분과 상기 도전성 부분을 상호연결하는 것인, 배선층 상호연결 요소.
  18. 제12항에 있어서,
    상기 도전성 핀과 연결된 코택(contacts)을 구비하는 마이크로 전자 요소를 더 포함하는 배선층 상호연결 요소.
  19. 제12항에 있어서,
    상기 상호연결 요소의 도전성 부분과 상호연결된 콘택을 구비하는 마이크로 전자 요소를 더 포함하는 배선층 상호연결 요소.
  20. 제19항에 있어서,
    상기 도전성 부분은 상기 도전성 핀으로부터 이격된 제2 면(face)에 위치하는 것인, 배선층 상호연결 요소.
  21. 다수의 도전성 패드를 구비하는 다층 기판;
    다수의 포스트(post) ― 상기 포스트는 상기 다층 기판에 접합(join)된 계층화된 금속 구조체를 패터닝하여 형성됨 ―;
    상기 다층 기판과 상기 다수의 포스트 사이에 위치하며, 제1 및 제2 면과 상기 제1 및 제2 면 사이로 연장하는 다수의 금속화된 비아(via)를 구비하는 접합 층(joining layer)
    을 포함하며,
    상기 다수의 금속화된 비아는, 상기 다수의 포스트를 상기 다층 기판 상의 상기 다수의 도전성 패드에 전기적으로 결합하도록 위치하는 것을 특징으로 하는 상호연결 요소.
  22. 제21항에 있어서,
    상기 계층화된 금속 구조체는 외측 금속 층, 상기 접합 층과 마주보는 내측 금속 층, 및 상기 내측 금속 층과 상기 외측 금속 층 사이에 배치되는 제3 금속 층을 구비하는, 상호연결 요소.
  23. 제22항에 있어서,
    상기 포스트는 상기 외측 금속 층으로 형성되는 것인, 상호연결 요소.
  24. 제21항에 있어서,
    상기 포스트와 상호연결된 콘택을 구비하는 마이크로 전자 요소를 더 포함하는 상호연결 요소.
  25. 제21항에 있어서,
    상기 다층 기판의 제2 면에 노출된 상기 다층 기판의 제2 도전성 패드와 연결된 콘택을 구비하는 마이크로 전자 요소를 더 포함하는 상호연결 요소.
  26. 제25항에 있어서,
    상기 제2 도전성 패드는 상기 접합 층에 인접한 상기 다층 기판의 제1 면으로부터 이격된 제2 면에 위치하는, 상호연결 요소.
  27. 제21항에 있어서,
    상기 접합 층은 접착제를 포함하여 이루어진 것인, 상호연결 요소.
  28. 상호연결 요소를 형성하는 방법으로서.
    다수의 콘택 패드를 구비하는 다층 기판을 제공하는 단계;
    접합 층을 구비하는 상기 다층 기판에 금속 층을 고정(secure)시키는 단계 ― 상기 금속 층은 계층화된 금속 구조체를 포함함 ―;
    상기 금속 층으로부터 다수의 포스트를 형성하는 단계; 및
    상기 접합 층 내에 다수의 금속화된 비아(via)를 형성하는 단계
    를 포함하며,
    상기 금속화된 비아는 상기 다층 기판의 콘택 패드를 상기 다수의 포스트와 전기적으로 결합시키는 것을 특징으로 하는 상호연결 요소의 형성 방법.
  29. 제28항에 있어서,
    상기 접합 층은 유전성 층을 포함하여 이루어진, 상호연결 요소의 형성 방법.
  30. 제29항에 있어서,
    상기 유전성 층은 접착제를 포함하여 이루어진, 상호연결 요소의 형성 방법.
  31. 제28항에 있어서,
    상기 금속 층은 단일의 금속 시트를 포함하여 이루어진, 상호연결 요소의 형성 방법.
  32. 삭제
  33. 제28항에 개시된, 상호연결 요소를 위한 콘택을 형성하는 방법을 포함하는, 패키지 칩을 형성하는 방법으로서,
    마이크로 전자 요소(microelectronic element)의 콘택(contacts)을 상기 포스트와 상호연결하는 단계를 더 포함하는 것을 특징으로 하는 패키지 칩 형성 방법.
  34. 제28항에 개시된, 상호연결 요소를 위한 콘택 형성 방법을 포함하는, 패키지 칩을 형성하는 방법으로서,
    상기 포스트는 상기 상호연결 요소의 제1 면으로부터 돌출되어 있고,
    상기 패키지 칩을 형성하는 방법은,
    마이크로 전자 요소의 콘택을, 다층 기판의 제2 면에 노출된 다층 기판의 제2 도전성 패드와 전기적으로 상호연결하는 단계를 포함하며,
    상기 제2 면은 상기 제1 면으로부터 이격되어 있는 것을 특징으로 하는 패키지 칩 형성 방법.
KR1020107001200A 2007-06-29 2008-06-23 핀 인터페이스를 갖는 다층의 배선 요소 KR101530896B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/824,484 US7911805B2 (en) 2007-06-29 2007-06-29 Multilayer wiring element having pin interface
US11/824,484 2007-06-29
PCT/US2008/007978 WO2009005696A1 (en) 2007-06-29 2008-06-23 Multilayer wiring element having pin interface

Publications (2)

Publication Number Publication Date
KR20100050457A KR20100050457A (ko) 2010-05-13
KR101530896B1 true KR101530896B1 (ko) 2015-06-23

Family

ID=40160169

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107001200A KR101530896B1 (ko) 2007-06-29 2008-06-23 핀 인터페이스를 갖는 다층의 배선 요소

Country Status (6)

Country Link
US (1) US7911805B2 (ko)
EP (1) EP2172089B1 (ko)
JP (2) JP5421254B2 (ko)
KR (1) KR101530896B1 (ko)
CN (1) CN101772995B (ko)
WO (1) WO2009005696A1 (ko)

Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8641913B2 (en) 2003-10-06 2014-02-04 Tessera, Inc. Fine pitch microcontacts and method for forming thereof
US7495179B2 (en) 2003-10-06 2009-02-24 Tessera, Inc. Components with posts and pads
US7709968B2 (en) 2003-12-30 2010-05-04 Tessera, Inc. Micro pin grid array with pin motion isolation
CN101053079A (zh) 2004-11-03 2007-10-10 德塞拉股份有限公司 堆叠式封装的改进
US8058101B2 (en) 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
US7911805B2 (en) * 2007-06-29 2011-03-22 Tessera, Inc. Multilayer wiring element having pin interface
US8238114B2 (en) 2007-09-20 2012-08-07 Ibiden Co., Ltd. Printed wiring board and method for manufacturing same
US8558379B2 (en) 2007-09-28 2013-10-15 Tessera, Inc. Flip chip interconnection with double post
US20100044860A1 (en) * 2008-08-21 2010-02-25 Tessera Interconnect Materials, Inc. Microelectronic substrate or element having conductive pads and metal posts joined thereto using bond layer
US20100090339A1 (en) * 2008-09-12 2010-04-15 Kumar Ananda H Structures and Methods for Wafer Packages, and Probes
US8330272B2 (en) 2010-07-08 2012-12-11 Tessera, Inc. Microelectronic packages with dual or multiple-etched flip-chip connectors
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
US9159708B2 (en) 2010-07-19 2015-10-13 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
US8580607B2 (en) 2010-07-27 2013-11-12 Tessera, Inc. Microelectronic packages with nanoparticle joining
US8853558B2 (en) 2010-12-10 2014-10-07 Tessera, Inc. Interconnect structure
JP5798435B2 (ja) 2011-03-07 2015-10-21 日本特殊陶業株式会社 電子部品検査装置用配線基板およびその製造方法
JP5777997B2 (ja) * 2011-03-07 2015-09-16 日本特殊陶業株式会社 電子部品検査装置用配線基板およびその製造方法
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US8836136B2 (en) 2011-10-17 2014-09-16 Invensas Corporation Package-on-package assembly with wire bond vias
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
JP2014045221A (ja) * 2013-12-09 2014-03-13 Sumitomo Electric Printed Circuit Inc フレキシブルプリント配線板シートの製造方法
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
KR101672640B1 (ko) * 2015-06-23 2016-11-03 앰코 테크놀로지 코리아 주식회사 반도체 디바이스
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US9633971B2 (en) 2015-07-10 2017-04-25 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US10043779B2 (en) 2015-11-17 2018-08-07 Invensas Corporation Packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
TWI822659B (zh) 2016-10-27 2023-11-21 美商艾德亞半導體科技有限責任公司 用於低溫接合的結構和方法
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
US10743423B2 (en) * 2017-09-15 2020-08-11 Azotek Co., Ltd. Manufacturing method of composite substrate
US11044802B2 (en) 2017-02-16 2021-06-22 Azotek Co., Ltd. Circuit board
US11225563B2 (en) 2017-02-16 2022-01-18 Azotek Co., Ltd. Circuit board structure and composite for forming insulating substrates
US10813213B2 (en) 2017-02-16 2020-10-20 Azotek Co., Ltd. High-frequency composite substrate and insulating structure thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040118602A1 (en) * 2002-12-24 2004-06-24 Samsung Electro-Mechanics Co., Ltd. Printed circuit board with embedded capacitors and manufacturing method thereof
US20060012967A1 (en) * 2002-04-01 2006-01-19 Ibiden Co., Ltd. Ic chip mounting substrate, ic chip mounting substrate manufacturing method, optical communication device, and optical communication device manufacturing method

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59178752A (ja) 1983-03-30 1984-10-11 Hitachi Ltd 多層配線基板
JPS59198747A (ja) 1983-04-26 1984-11-10 Nec Corp 高密度多層配線基板
JPH01308057A (ja) 1988-06-07 1989-12-12 Matsushita Electric Ind Co Ltd マルチチップ・パッケージ
JP3925752B2 (ja) * 1997-08-08 2007-06-06 日立化成工業株式会社 バンプ付き配線基板及び半導体パッケ−ジの製造法
JPH11298144A (ja) * 1998-04-15 1999-10-29 Sanwa New Multi Kk 多層プリント配線板の製造方法
JP3973340B2 (ja) * 1999-10-05 2007-09-12 Ｎｅｃエレクトロニクス株式会社 半導体装置、配線基板、及び、それらの製造方法
JP3653452B2 (ja) * 2000-07-31 2005-05-25 株式会社ノース 配線回路基板とその製造方法と半導体集積回路装置とその製造方法
US6586684B2 (en) * 2001-06-29 2003-07-01 Intel Corporation Circuit housing clamp and method of manufacture therefor
JP3835352B2 (ja) * 2002-06-03 2006-10-18 株式会社デンソー バンプの形成方法及びバンプを有する基板と他の基板との接合方法
JP2004327945A (ja) * 2003-04-30 2004-11-18 Ngk Spark Plug Co Ltd セラミック電子回路部品
FR2879347A1 (fr) * 2004-12-14 2006-06-16 Commissariat Energie Atomique Dispositif electronique a deux composants assembles et procede de fabrication d'un tel dispositif
FR2879747A1 (fr) 2004-12-16 2006-06-23 Oreal Procede d'evaluation in vitro du potentiel protecteur contre la photoimmunosuppression ou du caractere photosensibilisant de produits ou de compositions.
US7317249B2 (en) * 2004-12-23 2008-01-08 Tessera, Inc. Microelectronic package having stacked semiconductor devices and a process for its fabrication
US7911805B2 (en) * 2007-06-29 2011-03-22 Tessera, Inc. Multilayer wiring element having pin interface

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060012967A1 (en) * 2002-04-01 2006-01-19 Ibiden Co., Ltd. Ic chip mounting substrate, ic chip mounting substrate manufacturing method, optical communication device, and optical communication device manufacturing method
US20040118602A1 (en) * 2002-12-24 2004-06-24 Samsung Electro-Mechanics Co., Ltd. Printed circuit board with embedded capacitors and manufacturing method thereof

Also Published As

Publication number Publication date
US20090002964A1 (en) 2009-01-01
WO2009005696A1 (en) 2009-01-08
JP5421254B2 (ja) 2014-02-19
EP2172089A1 (en) 2010-04-07
CN101772995A (zh) 2010-07-07
JP2014060431A (ja) 2014-04-03
EP2172089B1 (en) 2019-08-28
EP2172089A4 (en) 2011-08-10
US7911805B2 (en) 2011-03-22
CN101772995B (zh) 2016-07-13
JP2010532567A (ja) 2010-10-07
JP6001524B2 (ja) 2016-10-05
KR20100050457A (ko) 2010-05-13

Similar Documents

Publication Publication Date Title
KR101530896B1 (ko) 핀 인터페이스를 갖는 다층의 배선 요소
KR101572600B1 (ko) 다층 배선 요소와 마이크로전자 요소가 실장된 어셈블리
KR100935139B1 (ko) 부품 내장 모듈의 제조 방법 및 부품 내장 모듈
KR101388538B1 (ko) 이중 포스트를 사용하여 플립칩 상호연결한 마이크로전자 어셈블리
US9856135B2 (en) Microelectronic interconnect element with decreased conductor spacing
CN101192587B (zh) 半导体器件的制造方法
EP1372193B1 (en) Method of manufacturing a semiconductor device having a stacked configuration
US20130119012A1 (en) Interconnection element for electric circuits
EP0997942A2 (en) Chip Size Semiconductor Package and process for producing it
EP0526133A2 (en) Polyimide multilayer wiring substrate and method for manufacturing the same
KR20070059186A (ko) 상호접속 소자를 제조하는 구조와 방법, 및 이 상호접속소자를 포함하는 다층 배선 기판
EP2591501A1 (en) Microelectronic package with dual or multiple - etched flip -chip connectors and corresponding manufacturing method
CN1302455A (zh) 层叠的集成电路封装
TWI585926B (zh) 設有加強層及整合雙路由電路之半導體組體及製作方法
JP3653452B2 (ja) 配線回路基板とその製造方法と半導体集積回路装置とその製造方法
US6913814B2 (en) Lamination process and structure of high layout density substrate
TWI624924B (zh) 具有嵌埋式元件及加強層之線路板及其製法
TWI498068B (zh) A surface mounting method for an electronic component, and a printed circuit board produced by the method
JPH09275271A (ja) プリント配線板、その製造方法、およびプリント回路基板

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190611

Year of fee payment: 5