DE10124774A1

DE10124774A1 - Halbleiterbauelement mit zumindest einem Halbleiterchip auf einem als Substrat dienenden Basischip und Verfahren zu dessen Herstellung

Info

Publication number: DE10124774A1
Application number: DE10124774A
Authority: DE
Inventors: Holger Huebner
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-05-21
Filing date: 2001-05-21
Publication date: 2002-12-12
Anticipated expiration: 2021-05-22
Also published as: CN100461356C; WO2002095817A3; WO2002095817A2; TW544903B; DE10124774B4; CN1539163A

Abstract

Die Erfindung schlägt ein Halbleiterbauelement mit zumindest einem Halbleiterchip auf einem als Substrat dienenden Basischip vor, bei dem der zumindest eine Halbleiterchip und der Basischip Kontaktflächen aus Metall aufweisen. Halbleiterchip und Basischip sind derart zueinander ausgerichtet, daß einander zugeordnete Kontaktflächen des zumindest einen Halbleiterchips und des Basischips einander zugewandt sind und die einander zugewandten Kontaktflächen elektrisch leitend miteinander verbunden sind. Der Basischip enthält Bauelemente, die in einer ersten Technologie gefertigt sind, während der zumindest eine Halbleiterchip Bauelemente enthält, die in einer zweiten Technologie gefertigt sind.

Description

Die vorliegende Erfindung betrifft ein Halbleiterbauelement mit zumindest einem Halbleiterchip auf einem als Substrat dienenden Basischip. Die Erfindung betrifft weiterhin ein Verfahren zur Herstellung eines derartigen Halbleiterbauele mentes.

Viele Halbleiterbauelemente beinhalten Schaltungsteile, die mit unterschiedlichen Technologien gefertigt werden müssen. Beispielsweise werden Logik-Schaltungen mit Speicher-Schal tungen kombiniert. Logik-Schaltungen erfordern andere Her stellungsverfahren als die einfach aufgebauten Speicherbau steine. Ähnliches gilt bei einer Kombination eines Leistungs schalters mit seiner Ansteuerung. Derartige Halbleiterbauele mente werden beispielsweise aus zwei gehäusten integrierten Schaltungen nebeneinander auf einem Substrat montiert. Einer der Bausteine beinhaltet dann beispielsweise den Speicher, während die andere integrierte Schaltung sämtliche Komponen ten für die Ansteuerung beinhaltet. Die elektrische Verbin dung der integrierten Schaltungen erfolgt über das Substrat. Halbleiterbauelemente, die nach diesem Prinzip gefertigt sind, sind jedoch relativ groß und benötigen zu ihrer Her stellung eine große Anzahl an Arbeitsschritten.

Alternativ ist es bekannt, sämtliche Schaltungskomponenten in einem einzigen Halbleitersubstrat auszubilden. Ein Halblei terbauelement, das sämtliche Schaltungsteile in einem Halb leitersubstrat vereint, benötigt zwar wenig Platz, ist jedoch bei der Prozessierung aufwendig und teuer herzustellen.

Die Aufgabe der Erfindung ist es, ein Halbleiterbauelement mit zumindest zwei funktionellen Schaltungen anzugeben, wel che in unterschiedlichen Technologien hergestellt sind, wobei insgesamt eine möglichst einfache und kostengünstige Anord nung erzielbar sein soll. Weiterhin soll ein Verfahren zum Herstellen eines derartigen Halbleiterbauelementes angegeben werden, das ebenfalls auf einfache Weise hergestellt werden kann.

Diese Aufgaben werden mit den Merkmalen der Patentansprüche 1 und 13 gelöst. Jeweils vorteilhafte Ausgestaltungen ergeben sich aus den abhängigen Patentansprüchen.

Die Erfindung schlägt ein Halbleiterbauelement mit zumindest einem Halbleiterchip auf einem als Substrat dienenden Basis chip vor. Der zumindest eine Halbleiterchip und der Basischip weisen dabei Kontaktflächen aus Metall auf. Der zumindest ei ne Halbleiterchip ist dabei so zu dem Basischip hin ausge richtet, daß einander zugeordnete Kontaktflächen des zumin dest einen Halbleiterchips und des Basischips einander zuge wandt sind und die einander zugewandten Kontaktfläche elek trisch leitend miteinander verbunden sind. Ein kostengünsti ges und einfach herzustellendes Halbleiterbauelement ist da durch möglich, daß der Basischip Bauelemente enthält, die in einer ersten Technologie gefertigt sind, während der zumin dest eine Halbleiterchip Bauelemente enthält, die in einer zweiten Technologie gefertigt sind.

Die Erfindung schlägt folglich ein Halbleiterbauelement vor, bei dem Halbleiterchips in zwei Ebenen gestapelt sind. Diese Anordnung ist ausreichend, um die gängigsten Anwendungen, welche integrierte Schaltungen in unterschiedlichen Technolo gien benötigen, abzudecken. Gemäß der Erfindung werden der zumindest eine Halbleiterchip und der Basischip "Face to face" miteinander kontaktiert. Mit einem einfachen Verfah rensschritt ist somit die Herstellung aller notwendigen Kon takte zwischen diesen beiden integrierten Schaltungen mög lich.

Sofern notwendig, können auf dem Basischip auch eine Mehrzahl an Halbleiterchips aufgebracht und kontaktiert werden. Die Halbleiterchips sind dann nebeneinanderliegend auf dem Basis chip angeordnet.

In einer bevorzugten Ausgestaltung weist der Basischip einen größeren Flächeninhalt auf als der Halbleiterchip oder die Mehrzahl von Halbleiterchips. Dabei sind in dem nicht über deckten Bereich des Basischips Kontaktelemente zur externen Kontaktierung des Halbleiterbauelementes vorgesehen. Die Kon taktelemente können beispielsweise als Bondpads ausgebildet sein. Über diese kann das Halbleiterbauelement über Bonddräh te mit entsprechenden Kontaktelementen eines Substrates, auf welchem das Halbleiterbauelement montiert ist, kontaktiert werden.

Erfindungsgemäß weist lediglich der Basischip Kontaktelemente auf. Die auf dem Basischip montierten Halbleiterchips hinge gen verfügen nicht über derartige Kontaktelemente. Die elek trische Verbindung nach außen wird über den Basischip und dessen Kontaktelemente hergestellt. Dadurch, daß der zumin dest eine auf dem Basischip montierte Halbleiterchip keine Kontaktelemente aufweist, können die Halbleiterchips sehr klein ausgebildet sein. Dies ermöglicht eine beträchtliche Erhöhung der Flächenausbeute auf einem Wafer. Darüber hinaus kann darauf verzichtet werden, bei jedem der integrierten Schaltungen ein separates Gehäuse vorzusehen. Die miteinander kontaktierten integrierten Schaltungen können zusammen in ei nem einzigen Gehäuse untergebracht werden.

Vorzugsweise ist der Flächeninhalt der Kontaktelemente, die zur externen Kontaktierung vorgesehen sind, größer als der Flächeninhalt der Kontaktflächen, über die der Basischip und der zumindest eine Halbleiterchip elektrisch verbunden wer den. Hierdurch wird eine optimierte Flächen- und Volumenaus beute des Halbleiterbauelementes sichergestellt, da lediglich verhältnismäßig wenige große Kontaktelemente auf dem Basi schip vorgesehen werden müssen. Da die Halbleiterchips und der Basischip "Face to face" miteinander kontaktiert werden, können hierfür sehr kleine Kontaktflächen vorgesehen werden.

Gemäß dem Gedanken der Erfindung beinhaltet der Basischip flächenintensive Strukturen, während der zumindest eine Halb leiterchip komplexe logische Strukturen beinhaltet. Der Ba sischip beinhaltet Elemente, die in der billigeren Technolo gie hergestellt werden können, da in diesem Fall eine gerin gere Ausbeute an Basischips pro Wafer nicht so stark ins Ge wicht fällt. Der Basis-chip kann beispielsweise Schalter, ESD-Strukturen, Busleitungen, Prüfschaltungen, Sensoren und dergleichen beinhalten. Er stellt somit ein aktives, intelli gentes Substrat für die darauf montierten Halbleiterchips dar. Vorzugsweise verfügt der Basischip über möglichst wenige Metallebenen, um eine einfache und kostengünstige Fertigung zu ermöglichen.

Die Halbleiterchips hingegen beinhalten komplexe logische Strukturen und verfügen über eine größere Anzahl an Metall ebenen. Da die Herstellung derartiger Halbleiterchips aufwen diger und somit teurer ist, ist es wünschenswert, diese Halb leiterchips möglichst klein auszuführen. Diesem Wunsch wird mit dem vorgeschlagenen Halbleiterbauelement Rechnung getra gen.

In einer weiteren Ausbildung der Erfindung kann der zumindest eine Halbleiterchip dünn geschliffen sein. Hierdurch ergibt sich in der Bauhöhe optimiertes Halbleiterbauelement.

In einer anderen Ausgestaltung ist vorgesehen, daß der Halb leiterchip als zwei- oder mehrlagiger Chipstapel ausgebildet ist, wobei der Chipstapel vorzugsweise als dreidimensional integriertes System ausgebildet ist. Hierdurch lassen sich bei verhältnismäßig geringen Volumen hochkomplexe integrierte Schaltungen realisieren. Als dreidimensional integrierte Sy steme ausgebildete Chipstapel sind beispielsweise aus der WO 96/01497 bekannt. In diesem Dokument ist darüber hinaus das Herstellungsverfahren für derartige Chipstapel beschrieben.

In einer weiteren vorteilhaften Ausgestaltung beträgt der Ab stand zwischen einer jeweiligen Kontaktfläche des zumindest einen Halbleiterchips und der damit verbundenen Kontaktfläche des Basischips weniger als 10 µm. Die elektrische und mecha nische Verbindung zwischen den Kontaktflächen der integrier ten Schaltungen kann durch das Verfahren der Diffusionslöt technik (SOLID), das an sich bekannt ist, erreicht werden. Mit dieser Verbindungstechnik können Abstände von weniger als 10 µm erzielt werden. Bei bevorzugten Ausführungsformen ist dieser Abstand nur höchstens halb so groß oder besser nur ein Viertel so groß. Ein typischer Abstand von 2 µm zwischen den Kontaktflächen bei gleichzeitig hoher Kontaktdichte kann so mit erzielt werden.

Um eine ganzflächige Verbindung mit Ausnahme der Kontaktflä chen zu erreichen, wird entweder der zumindest eine Halblei terchip mit dem Basischip verklebt oder es wird zusätzlich zu den metallischen Kontaktflächen zumindest eine weitere Me tallfläche vorgesehen, die mit einer gegenüberliegend ange ordneten weiteren Metallfläche in demselben Verfahrensschritt verlötet wird, in dem auch die Kontaktflächen elektrisch lei tend miteinander verbunden werden. Das kann durch das angege bene Verfahren des Diffusionslötens geschehen. Es werden so mit die elektrisch leitenden Verbindungen zwischen den Kon taktflächen auf dem zumindest einen Halbleiterchip und auf dem Basischip hergestellt und gleichzeitig entsprechende Ver bindungen zwischen den weiteren hergestellt, die zunächst für die mechanische Verbindung vorgesehen sind. Denkbar ist auch, daß die weiteren Metallflächen eine zusätzliche elektrische Funktion übernehmen. Die weiteren Metallflächen können dann als zusätzliche elektrische Verdrahtungsebene verwendet wer den. Bei einer durchgehenden weiteren Metallfläche kann diese die Funktion einer Abschirmungsschicht zwischen den elektri schen Bauelementen in dem Basischip und dem zumindest einen Halbleiterchip übernehmen. Somit ist auf einfache Weise eine Entkopplung der Bauelemente in den miteinander verbundenen integrierten Schaltungen möglich.

Statt einer Diffusionslotschicht kann auch eine Verbindung von jeweiligen Kontaktflächen des zumindest einen Halbleiter chips und des Basischips über Lotkugeln erfolgen, um die elektrische Kontaktierung zu realisieren. Vorzugsweise ist in diesem Fall zwischen dem zumindest einen Halbleiterchip und dem Basischip außerhalb der durch die Kontaktflächen und/oder die weiteren Metallflächen eingenommenen Bereiche eine Füll schicht vorhanden, um die Anordnung zusätzlich mechanisch zu stabilisieren. Diese Füllschicht ist als sogenannter "Under fill" bekannt.

Das erfindungsgemäße Verfahren zur Herstellung des oben be schriebenen Halbleiterbauelementes umfaßt die folgenden Schritte:
Auf Waferebene werden jeweils die Kontaktflächen auf den Halbleiterchips und den Basischips erzeugt. Im nächsten Schritt werden die Halbleiterchips, also diejenigen inte grierten Schaltungen, welche auf die Basischips aufgesetzt werden, aus dem Waferverbund vereinzelt. Anschließend wird zumindest ein Halbleiterchip auf jedem Basischip derart kon taktiert, daß einander zugeordnete Kontaktflächen des zumin dest einen Halbleiterchips und des Basischips einander zuge wandt sind und die einander zugewandten Kontaktflächen elek trisch leitend miteinander verbunden werden. Hernach wird der Verbund aus dem zumindest einen Halbleiterchip und dem Basis chip aus dem Wafer vereinzelt. Alle Vorbehandlungsschritte wie das Abscheiden verschiedener Metallisierungsschichten, deren Strukturierung durch Lithographie und so weiter, werden somit kostengünstig als Waferprozeß durchgeführt. Nach dem Durchlauf der oben beschriebenen Verfahrensschritte können die übereinander gelegenen integrierten Schaltungen gehäust oder direkt auf ein Substrat montiert werden.

Das Erzeugen der Kontaktflächen umfaßt dabei das Aufbringen einer Folge strukturierter Metallschichten, bestehend aus ei ner Haftschicht, einer Diffusionsbarriere und einer lötbaren Metallschicht. Die lötbare Metallschicht wird vorzugsweise durch Sputtern oder galvanische Verstärkung aufgebracht. Das Kontaktieren des Halbleiterchips auf dem Basischip erfolgt vorzugsweise unter Ausübung eines Anpreßdrucks während des Lötvorganges. Dabei wird bevorzugt das eingangs erwähnte Dif fusionslötverfahren angewendet.

Anhand der nachfolgenden Figuren erfolgt eine genauere Be schreibung von Beispielen des erfindungsgemäßen Halbleiter bauelementes. Es zeigen:

Fig. 1 ein erstes Ausführungsbeispiel des erfindungsgemä ßen Halbleiterbauelementes,

Fig. 2a ein zweites erfindungsgemäßes Ausführungsbeispiel des erfindungsgemäßen Halbleiterbauelementes vor dem Kontaktieren eines Halbleiterchips auf einem Basischip,

Fig. 2b eine alternative Ausgestaltung des Basischips aus Fig. 2a,

Fig. 3 das Aufbringen von Kontaktflächen und Metallelemen ten auf dem Basischip während unterschiedlicher Verfahrensschritte,

Fig. 4 ein zweites Ausführungsbeispiel für das Aufbringen von Kontaktflächen auf den Basischip während unter schiedlicher Verfahrensschritte,

Fig. 5 ein drittes Ausführungsbeispiel für das Aufbringen von Kontaktflächen und Metallflächen auf den Basis chip und

Fig. 6 ein viertes Ausführungsbeispiel für das Aufbringen von Kontaktflächen und weiteren Metallflächen auf den Basischip.

Fig. 1 zeigt im Querschnitt ein erstes Ausführungsbeispiel des erfindungsgemäßen Halbleiterbauelementes. Auf einem Ba sischip 10 ist ein Halbleiterchip 20 angeordnet. Der Basis chip 10 und der Halbleiterchip 20 weisen jeweils Kontaktflä chen auf. Der Halbleiterchip 20 ist so zu dem Basis-chip hin ausgerichtet, daß die einander zugeordneten Kontaktflächen einander zugewandt sind und elektrisch leitend miteinander verbunden sind. Die elektrische Kontaktierung der zugeordne ten Kontaktflächen ist im vorliegenden Fall der Fig. 1 mit tels Lotkugeln 30 realisiert. Diese sind zwischen jeweilige Kontaktflächen gebracht und mit diesen jeweils verlötet wor den. Um eine höhere mechanische Stabilität zu erzielen, sind die Zwischenräume mit einer Füllschicht 31 ausgefüllt.

Der Basischip ist, wie aus Fig. 1 gut ersichtlich, wesent lich größer als der Halbleiterchip 20. Der Basischip wird vorzugsweise in der billigeren Technologie hergestellt, da in diesem Fall eine geringere Ausbeute an Basischips pro Wafer nicht so gravierend ist. Beispielsweise kann der Basischip Schalter, ESD-Strukturen, Busse, Prüfschaltungen und Sensoren enthalten. Auf der gleichen Seite wie der Halbleiterchip 20 sind auf dem Basischip 10 Kontaktelemente 12 angeordnet wobei in der Querschnittsdarstellung der Fig. 1 nur ein Kontakte lement 12 sichtbar ist. Das Kontaktelement 12 ist gegenüber den Kontaktflächen wesentlich größer ausgebildet und dient zur externen Kontaktierung des Halbleiterbauelementes. Auf das Kontaktelement 12 kann beispielsweise ein Bonddraht ge bondet werden.

Das erfindungsgemäße Halbleiterbauelement weist den Vorteil auf, daß der in der teureren Technologie gefertigte Halblei terchip 20 keine großen Kontaktelemente aufzuweisen braucht.

Dadurch können besonders kleine Flächen des Halbleiterchips 20 erzielt werden. Hieraus ergibt sich eine Erhöhung der Flä chenausbeute im Wafer. Wie aus der Fig. 1 darüber hinaus er sichtlich ist, muß der Halbleiterchip 20 vor der elektrischen Kontaktierung mit dem Basischip 10 auch nicht in ein Gehäuse verpackt werden. Die Kontaktierung erfolgt "Face to face". Denkbar ist, nach der Herstellung der Kontaktierung zwischen dem Basischip und dem Halbleiterchip 20 den Verbund mit einem Gehäuse zu umgeben. Selbstverständlich kann die Anordnung, wie in Fig. 1 dargestellt, auch direkt mit einem Substrat mechanisch verbunden werden.

Fig. 2a zeigt ein zweites Ausführungsbeispiel des erfin dungsgemäßen Halbleiterbauelementes im Querschnitt. Dieses ist durch ein besonders elegantes und billiges Verfahren zur elektrischen und mechanischen Verbindung gekennzeichnet. Die elektrische und mechanische Verbindung erfolgt im vorliegen den Beispiel der Fig. 2 durch ein Diffusionslötverfahren (SOLID-Prozeß), welches nachfolgend beschrieben wird.

Auf der Oberfläche sowohl des Basischips 10 als auch des Halbleiterchips 20 wird eine Folge strukturierter Metall schichten aufgebracht. Die Metallschichten bestehen aus einer Folge von Haftschichten, Diffusionsbarrieren und lötbarer Me talloberfläche. Beispielsweise kann eine 50 bis 100 nm dicke TiW-(Titan-Wolfram)-Schicht und eine 1000 bis 2000 nm dicke Cu-(Kupfer)-Schicht vorgesehen sein. Dabei vereint die TiW- Schicht die Eigenschaften der Diffusionsbarriere und der Haftschicht. Das Aufbringen kann durch Sputtern beziehungs weise galvanische Verstärkung erfolgen. Der Übersichtlichkeit halber ist in Fig. 2a nur das Resultat dieser Schichten in Form der Kontaktflächen 11, 21 dargestellt. Die Kontaktflä chen 11, 21 kontaktieren über Durchkontaktierungen 15, 25 je weilige Kontaktpads 14, 24, die Bestandteil der obersten Me tallage von Basischip 10 beziehungsweise Halbleiterchip 20 sind. Auf einer dieser Kontaktflächen 11 oder 21 wird zudem eine dünne Lotschicht abgeschieden, die beispielsweise 500 bis 1000 nm dick ist und aus Zinn (Sn) besteht. Diese Lot schicht muß so dünn sein, daß das angrenzende Metall bei der Phasenbildung während des Diffusionslötvorgangs nicht aufge braucht werden kann.

Zur Kontaktierung werden der Halbleiterchip 20 und der Basis chip 10 mit ihren Kontaktflächen 11, 21 zueinander justiert, aufeinander gesetzt und anschließend miteinander verlötet. Vorzugsweise findet dies unter Anwendung eines Anpreßdruckes (zum Beispiel 3 bar) statt. Hierdurch wird eine besonders gu te Verbindung erzielt.

Auf gleiche Weise wie die Kontaktflächen 11, 21 werden weite re Metallflächen 13, 23 auf dem Basischip beziehungsweise dem Halbleiterchip 20 hergestellt. Die weiteren Metallflächen 13, 23 dienen in aller erster Linie dazu, die mechanische Verbin dung durch Vergrößerung der zu verlötenden Oberfläche zwi schen den beiden integrierten Schaltungen zu verbessern. Denkbar ist jedoch auch, die weiteren Metallflächen 13, 23 als zusätzliche elektrische Verdrahtungsebene zu verwenden.

Aus der obigen Beschreibung lassen sich bereits die Vorteile dieses Verbindungsverfahrens erkennen. Der mechanische Kon takt zwischen dem Halbleiterchip 20 und dem Basischip 10 er folgt nahezu vollflächig. Die weiteren Metallflächen neben den Kontaktflächen 11, 21 werden als zusätzliche Verbindungs flächen verwendet. Neben einer erhöhten mechanischen Festig keit sorgen sie für eine verbesserte Wärmeleitung. Die weite ren Metallflächen können einerseits dazu verwendet werden, eine zusätzliche elektrische Funktion (Verdrahtungsebene) zu übernehmen, andererseits aber auch dazu die Schaltungsteile in dem Halbleiterchip 20 und dem Basischip 10 durch eine mög lichst vollflächige Ausführung zu entkoppeln. Die externe Kontaktierung des Halbleiterbauelementes erfolgt lediglich über den Basischip. Der in der teureren Technologie gefertig te Halbleiterchip 20 benötigt keine Bondpads mehr. Hierdurch wird besonders bei kleinen Chipflächen des Halbleiterchips 20 eine beträchtliche Erhöhung der Flächenausbeute erzielt. Dar über hinaus ist das Vorsehen eines Gehäuses nicht mehr not wendig.

Die Halbleiterchips und die Basischips 10 benötigen nur wenig Fläche, da die Kontaktierung der jeweils oberen Metallflächen (Kontaktpads 14 beziehungsweise 24) nicht durch übliche Lot flächen mit einer Größe von 100 × 100 µm², wie bei herkömmli chen Lotkugeln notwendig, erfolgt, sondern durch kleine Durchkontaktierungen 15, 25. Diese weisen eine Fläche auf, die der Fläche von Frontend-Durchkontaktierungen entspricht. Der Flächenbedarf beträgt hierbei zirka 1 × 1 µm². Diese Durchkontaktierungen können deshalb so klein sein, da sie schon bei der Waferprozessierung geöffnet werden können. Bei der späteren Prozessierung braucht lediglich eine billige Kontaktlithographie verwendet werden.

Durch die "Face to face"-Kontaktierung von Basischip 10 und Halbleiterchip 20 kann nahezu die gesamte Chipfläche des Halbleiterchips 20 zur mechanischen Fixierung - unabhängig von der Anzahl der Kontaktflächen - verwendet werden. Im Fal le einer Kontaktierung mit Lotkugeln könnten lediglich diese zur mechanischen Verbindung benutzt werden. Das Vorsehen wei terer Metallflächen würde bei der Kontaktierung mit Lotbumps zu einer Vergrößerung des Platzbedarfs in der obersten Metal lage - also der Metallage, in der die Kontaktpads 14 bezie hungsweise 24 gelegen sind - führen.

Gegenüber der Verwendung von Lotkugeln können die Kontaktflä chen 11, 21 beim Einsatz des Diffusionslötverfahrens mit ei ner wesentlich höheren Dichte zueinander platziert werden. Der mittlere Abstand zwischen zwei Kontaktflächen braucht le diglich 30 µm groß sein, wodurch sich mehr als 10.000 Kontak te pro cm² realisieren lassen.

Die "Face to face"-Kontaktierung sorgt zudem für kurze Ver bindungswege zwischen dem Basischip 10 und dem Halbleiterchip 20. Hierdurch sind kurze Signallaufzeiten, kleine Dispersio nen der Impulse und kleinere Streukapazitäten der Verbin dungsleitungen möglich. DAmit verringert sich der Leistungs bedarf eventueller Leistungstreiber. Diese können somit klei ner ausgeführt werden, wodurch eine weitere Reduktion der Chipfläche und der Wärmeentwicklung der Schaltung möglich ist. Dadurch, daß der Basischip und der Halbleiterchip funk tionell so eng aneinander gekoppelt sind, ist es auch ausrei chend, ESD-Strukturen lediglich im Basischip vorzusehen.

Die externe Kontaktierung des Halbleiterbauelementes erfolgt, wie oben bereits erwähnt, über die Kontaktelemente 12. Das Kontaktpad 12a ist in dem in Fig. 2a gezeigten Ausführungs beispiel in der obersten Metallage in einer Ebene mit den Kontaktpads 14 gelegen. Damit das Kontaktelement 12a beim Aufbringen der Kontaktflächen 11 und der Metallflächen 13 nicht bedeckt wird, müssen bei der Vorprozessierung die ge öffneten Kontaktelemente 12a abgedeckt werden.

Alternativ können die Kontaktelemente 12 auch entsprechend den Kontaktflächen 11 beziehungsweise den weiteren Metallflä chen 13 gebildet werden. Somit kann sich das Kontaktelement 12 auch auf der Hauptseite des Basischips 10 befinden. Der Kontakt zur obersten Metallage 12a des Basischips kann dann ebenfalls mittels einer Durchkontaktierung 15 erfolgen. Bei dieser Variante, die in Fig. 2b dargestellt ist, wird der Platzbedarf für die Kontaktelemente 12 stark reduziert.

Fig. 3 zeigt im Querschnitt die Herstellung von Kontaktflä chen 11 beziehungsweise Metallflächen 13 des Basischips 10 in zwei unterschiedlichen Verfahrensstadien. Ausgangspunkt ist ein fertig prozessierter Wafer, bei dem die Durchkontaktie rungen 15 zur obersten Metallage, also den Kontaktpads 14 be reits geöffnet sind. Als erster Schritt erfolgt eine ganzflä chige Abscheidung einer Barriereschicht 17, einer Metall schicht 18 durch Sputtern und/oder Galvanik. Anschließend er folgt das lithographische Aufbringen eines Lackes 33, an den Stellen der späteren Metallschichten, das heißt Kontaktflä chen 11 beziehungsweise Metallflächen 13. Im nächsten Schritt, der in der rechten Figur dargestellt ist, wird die Metallschicht 18 im Bereich der nicht von dem Lack 33 abge deckten Stellen weggeätzt. Die Ätzung kann naßchemisch erfol gen. Dabei muß eine Unterätzung durch einen entsprechenden Maskenvorhalt kompensiert werden. Dies bedeutet, daß der Li thographieschritt feiner als die endgültigen Strukturen sein muß. Alternativ könnte auch eine Plasmaätzung, gegebenenfalls anisotrop, das heißt ohne Strukturaufweitung, erfolgen.

Fig. 4 zeigt eine weitere Möglichkeit, wie die Kontaktflä chen 11 und die weiteren Metallflächen 13 mittels Galvanik aufgebracht werden können. Eine Barriereschicht, die bei spielsweise aus TiW, einer Ti/TiN-Legierung oder einer Ta/TaN-Legierung besteht sowie eine zirka 100 nm dicke Kup fer-Keimschicht 19 werden ganzflächig auf die aktive Seite des Basischips 10 aufgesputtert. Anschließend erfolgt eine negative Lithographie, welche die späteren Isolationsgräben darstellt. Diese sind durch die Lackstege 33 dargestellt. An schließend wird galvanisch der Bereich zwischen den Lackwän den 33 mit Kupfer gefüllt (vgl. rechte Darstellung in Fig. 4). Als nächstes erfolgt die Entfernung der Lackwände 33. In den Bereichen, in denen die Lackstege 33 gelegen waren, wer den in einem weiteren Schritt die Keimschicht 19 sowie die Barriereschicht 17 weggeätzt. Dies kann naßchemisch oder mit einem Plasmaätzverfahren erfolgen.

Dieses Vorgehen weist den Vorteil auf, daß die Lithographie keinen Vorhalt benötigt. Die Strukturen werden genau reprodu ziert. Statt einer Kontaktlithographie kann somit auch die sogenannte Proximity-Lithographie eingesetzt werden. Hier durch können Kosten für die Masken eingespart und die Prozeß sicherheit gesteigert werden. Letzteres ist somit bei gerin gen Kosten die genauere und damit die bevorzugte Methodik.

Zur Kontaktierung des Basischips mit dem Halbleiterchip muß auf die Kontaktflächen des einen oder des anderen noch eine Lotschicht aufgebracht werden. Diese Lotschicht kann vor oder nach dem Entfernen der Lackstege 33 mittels eines Galvanik schrittes aufgebracht werden. Wird die Lotschicht vor dem Entfernen der Lackstege, dem sogenannten Lackstrippen, aufge bracht, so sind Lotlegierungen aus Sn/Pb oder Sn/Al- Legierungen verwendbar.

Eine dritte Methodik zum Aufbringen der Kontaktflächen 11 und weiteren Metallflächen 13 zeigt die Fig. 5. Die Barriere schicht 17, die Metallschicht 18 werden hintereinander durch eine Schattenmaske 34 gesputtert oder thermisch verdampft. Die Schattenmaske weist hierzu Stege 35 auf, die an den Stel len gelegen sind, an denen die späteren Isolationsgräben vor gesehen sind. Die Barriereschicht 17 sollte der besseren Haf tung wegen gesputtert werden. Bei diesem Verfahren ist darauf zu achten, daß ein geringer Abstand zwischen der Schattenmas ke 34 und dem Basischip 10 eingehalten wird. Weiterhin ist auf ausreichende Kollimation der zerstäubten Materialien zu achten.

Eine vierte Variante zur Herstellung der Kontaktflächen 11 und der weiteren Metallflächen 13 ist in Fig. 6 gezeigt. Auf dem Basischip 10 wird eine Lackmaske 33 erzeugt, die die spä teren Isolationsgräben abdeckt. Die Lackmaske sollte überhän gende Lackkanten oder negativ hinterschnittene Flanken auf weisen. Dies kann durch eine geeignete Belichtungsdosis, durch eine Zweilagenlackttechnik oder durch Härtung der obe ren Oberfläche des Lacks erreicht werden. Anschließend werden die Metallschichten 17, 18 durch Sputtern und thermisches Verdampfen abgeschieden. Die Schichtanteile, die dabei auf der Lackmaske aufwachsen, werden beim Ablösen der Lackmaske mit weggespült. Das anhand Fig. 6 beschriebene Verfahren wird "Lift-off" genannt.

Sowohl bei dem Sputtern durch eine Schattenmaske hindurch als auch bei dem Lift-off-Verfahren können die Lotlegierungen auch hergestellt werden, indem die Metallschichten 17, 18 in geeigneter Dicke aufeinander aufgebracht werden, sofern sie sich beim späteren Kontaktierungsprozeß von Halbleiterchip und Basis-chip dann gemeinsam an der Phasenbildung beteiligen und dabei durchmischen.

Vor dem Aufbringen der Lackmaske 33 könnte auch die Barriere schicht zunächst ganzflächig aufgebracht werden. Die Bereiche der Barriereschicht 17, welche nach dem Entfernen der Lack maske 33 innerhalb der Isolationsgräben zum Liegen kommen, müssen dann anschließend naßchemisch oder mittels Plasmaätzen entfernt werden.

Die Figurenbeschreibung erfolgte anhand mehrerer Beispiele, bei denen genau ein Halbleiterchip 20 auf einen Basischip 10 aufgebracht ist. Es liegt ebenfalls im Rahmen der Erfindung, mehrere Halbleiterchips 20 nebeneinander auf einem Basischip 10 aufzubringen. Die Halbleiterchips 20 können, müssen aber nicht, auf ihrer Rückseite gedünnt sein. Das rückseitige Dün nen kann durch einen Schleifvorgang erfolgen, nachdem die Halbleiterchips 20 auf dem Basischip 10 aufgebracht wurden. Der Halbleiterchip 20 könnte auch als ein zwei- oder mehrla giger Chipstapel ausgebildet sein, wobei der Chipstapel als dreidimensional integriertes System ausgebildet ist.

Bezugszeichenliste

10

Basischip

11

Kontaktfläche

12

Kontaktelement

13

Metallfläche

14

Kontaktpad

15

Durchkontaktierung

16

Isolationsgraben

17

Barriereschicht

18

Metallschicht

19

Keimschicht

20

Halbleiterchip

21

Kontaktfläche

22

-

23

Metallfläche

24

Kontaktpad

25

Durchkontaktierung

26

Isolationsgraben

30

Lotkugeln

31

Füllschicht

32

Lotschicht

33

Lack

34

Schattenmaske

35

Steg

Claims

1. Halbleiterbauelement mit zumindest einem Halbleiterchip (20) auf einem als Substrat dienenden Basischip (10), bei dem
der zumindest eine Halbleiterchip (20) und der Basischip (10) Kontaktflächen (11, 21) aus Metall aufweisen,
der zumindest eine Halbleiterchip so zu dem Basischip hin ausgerichtet ist, daß einander zugeordnete Kontaktflächen des zumindest einen Halbleiterchips und des Basischips einander zugewandt sind und die einander zugewandten Kon taktflächen elektrisch leitend miteinander verbunden sind,
der Basischip Bauelemente enthält, die in einer ersten Technologie gefertigt sind und
der zumindest eine Halbleiterchip Bauelemente enthält, die in einer zweiten Technologie gefertigt sind.

2. Halbleiterbauelement nach Anspruch 1, bei dem der Basischip (10) einen größeren Flächeninhalt auf weist als der Halbleiterchip (20) oder die Mehrzahl von Halb leiterchips, wobei in dem nicht überdeckten Bereich des Basi schips Kontaktelemente (12) zur externen Kontaktierung des Halbleiterbauelementes vorgesehen sind.

3. Halbleiterbauelement nach Anspruch 1 oder 2, bei dem der Flächeninhalt der Kontaktelemente (12) größer als der der Kontaktflächen (11, 12) ist.

4. Halbleiterbauelement nach einem der Ansprüche 1 bis 3, bei dem der Basischip (10) flächenintensive Strukturen bein haltet.

5. Halbleiterbauelement nach einem der Ansprüche 1 bis 4, bei dem der zumindest eine Halbleiterchip (20) komplexe logi sche Strukturen beinhaltet.

6. Halbleiterbauelement nach einem der Ansprüche 1 bis 5, bei dem der zumindest eine Halbleiterchip (20) dünn geschlif fen ist.

7. Halbleiterbauelement nach einem der Ansprüche 1 bis 6, bei dem der Halbleiterchip (20) ein zwei- oder mehrlagiger Chipstapel ist, wobei der Chipstapel als dreidimensional in tegriertes System ausgebildet ist.

8. Halbleiterbauelement nach einem der Ansprüche 1 bis 7, bei dem der Abstand zwischen einer jeweiligen Kontaktfläche (21) des zumindest einen Halbleiterchips (20) und der damit verbundenen Kontaktfläche (11) des Basischips (10) weniger als 10 µm beträgt.

9. Halbleiterbauelement nach einem der Ansprüche 1 bis 8, bei dem der zumindest eine Halbleiterchip (20) und der Basi schip (10) einander gegenüberliegend angeordnete weitere Me tallflächen (13, 23) aufweisen, die einen größeren Flächenin halt besitzen als eine jeweilige Kontaktfläche (11, 12) und diese weiteren Metallflächen dauerhaft miteinander verbunden sind.

10. Halbleiterbauelement nach Anspruch 9, bei dem die weiteren Metallflächen (13, 23) durch ein Lot (32) dauerhaft miteinander verbunden sind.

11. Halbleiterbauelement nach einem der Ansprüche 1 bis 7, bei dem die elektrische Kontaktierung jeweiliger Kontaktflä chen (11, 21) des zumindest einen Halbleiterchips (20) und des Basischips (10) mittels Lotkugeln (30) realisiert ist.

12. Halbleiterbauelement nach einem der Ansprüche 1 bis 11, bei dem zwischen dem zumindest einen Halbleiterchip (20) und dem Basischip (10) außerhalb der durch die Kontaktflächen (11, 21) und/oder die weiteren Metallflächen (13, 23) einge nommenen Bereiche eine Füllschicht (31) vorhanden ist.

13. Verfahren zur Herstellung eines Halbleiterbauelementes nach einem der Ansprüche 1 bis 12, bei dem
jeweils auf Waferebene die Kontaktflächen (11, 21; 13, 23) auf den Halbleiterchips (20) und den Basischips (10) erzeugt werden,
die Halbleiterchips (20) aus dem Waferverbund vereinzelt werden,
zumindest ein Halbleiterchip (20) auf jedem Basischip (10) derart kontaktiert wird, daß einander zugeordnete Kontaktflä chen (11, 21; 13, 23) des zumindest einen Halbleiterchips und des Basischips einander zugewandt sind und die einander zuge wandten Kontaktflächen elektrisch leitend miteinander verbun den werden, und
der Verbund aus dem zumindest einen Halbleiterchip (20) und dem Basischip (10) aus dem Wafer vereinzelt wird.

14. Verfahren nach Anspruch 13, bei dem das Erzeugen der Kontaktflächen (11, 21; 13, 23) das Aufbringen einer Folge strukturierter Metallschichten, beste hend aus einer Haftschicht, einer Diffusionsbarriere und ei ner lötbaren Metallschicht, umfaßt.

15. Verfahren nach Anspruch 14, bei dem die lötbare Metallschicht (18) durch Sputtern oder galvanische Verstärkung aufgebracht wird.

16. Verfahren nach einem der Ansprüche 13 bis 15, bei dem das Kontaktieren des Halbleiterchips auf dem Basi schip unter Ausübung eines Anpreßdrucks während des Lötvor ganges durchgeführt wird.