DE10300711B4 - Verfahren zur Passivierung eines Halbleiterchipstapels - Google Patents
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Abstract
Verfahren
zur Passivierung eines Halbleiterchipstapels mit mindestens zwei
Halbleiterchips (1, 2), die
– jeweils eine mit mindestens einem elektronischen Bauelement und mindestens einem Anschlusskontakt versehene Oberseite aufweisen und
– in einer Anordnung, bei der die besagten Oberseiten einander zugewandt sind, dauerhaft miteinander verbunden sind, wobei mindestens zwei einander zugeordnete Anschlusskontakte der Halbleiterchips (1, 2) elektrisch leitend miteinander verbunden sind,
wobei
der erste Halbleiterchip (1) mit einer größeren Oberseite versehen wird als der zweite Halbleiterchip (2) und nach der Montage des Chipstapels
in einem ersten Schritt ein fotostrukturierbares Polymer oder ein Fotolack auf die Oberseite des ersten Halbleiterchips (1) aufgebracht wird, so dass ein zwischen den Halbleiterchips (1, 2) vorhandener Zwischenraum zumindest längs eines Randes der Oberseite des zweiten Halbleiterchips (2) mit diesem Material gefüllt wird,
in einem zweiten Schritt das fotostrukturierbare Polymer oder der Fotolack belichtet wird, wobei ein Anteil des Materials in dem...
– jeweils eine mit mindestens einem elektronischen Bauelement und mindestens einem Anschlusskontakt versehene Oberseite aufweisen und
– in einer Anordnung, bei der die besagten Oberseiten einander zugewandt sind, dauerhaft miteinander verbunden sind, wobei mindestens zwei einander zugeordnete Anschlusskontakte der Halbleiterchips (1, 2) elektrisch leitend miteinander verbunden sind,
wobei
der erste Halbleiterchip (1) mit einer größeren Oberseite versehen wird als der zweite Halbleiterchip (2) und nach der Montage des Chipstapels
in einem ersten Schritt ein fotostrukturierbares Polymer oder ein Fotolack auf die Oberseite des ersten Halbleiterchips (1) aufgebracht wird, so dass ein zwischen den Halbleiterchips (1, 2) vorhandener Zwischenraum zumindest längs eines Randes der Oberseite des zweiten Halbleiterchips (2) mit diesem Material gefüllt wird,
in einem zweiten Schritt das fotostrukturierbare Polymer oder der Fotolack belichtet wird, wobei ein Anteil des Materials in dem...
Description
- Halbleiterchipstapel können hergestellt werden, indem zwei Halbleiterchips, die jeweils eine mit mindestens einem elektronischen Bauelement und einer Verdrahtungsebene versehene Oberseite aufweisen, mit diesen Oberseiten einander zugewandt dauerhaft miteinander verbunden werden, wobei Anschlusskontakte der jeweiligen Halbleiterchips über eine Umverdrahtung oder eine vertikale elektrisch leitende Verbindung direkt elektrisch miteinander verbunden werden. Diese Anordnung (face to face) hat den Nachteil, dass eine Passivierung des zwischen den Halbleiterchips verbleibenden Zwischenraumes oder Spaltes nur schwer möglich ist. Durch eine solche Passivierung soll der weitere Montageprozess nicht behindert werden; insbesondere sollen auf einem Bottom-Chip vorhandene Anschlusskontaktflächen für externen Anschluss, z. B. mittels Bonddrähten, nicht kontaminiert werden.
- Üblicherweise werden die Chips mit Oxinitrid und Polyimid passiviert. Das erfordert aber eine nachträgliche fotolithographische Öffnung der Anschlusskontaktflächen (Bondpads). Eine Lithographie ist auf den bestückten Wafern nur schwer möglich, weil sich die Scheiben, die die noch nicht vereinzelten Bottom-Chips enthalten, mit den aufgesetzten Top-Chips schlecht mit Lackschichten versehen und belichten lassen. Die Passivierung ist insbesondere erschwert, wenn Leiterbahnen auf der Oberseite des Bottom-Chips von der freien Oberseite unter die aufgesetzten Top-Chips führen. Die Anschlusskontaktflächen sind außerdem sehr eng neben die Top-Chips platziert (wenige hundert Mikrometer), so dass eine Versiegelung des Zwischenraumes mit herkömmlichen Gehäusevergussmassen ausscheidet.
- In der
DE 101 24 774 A1 sind ein Halbleiterbauelement mit zumindest einem Halbleiterchip auf einem als Substrat dienenden Basischip und ein Verfahren zu dessen Herstellung beschrieben. Der Basischip enthält Bauelemente, die in einer ersten Technologie gefertigt sind, während der darauf montierte Halbleiterchip Bauelemente enthält, die in einer zweiten Technologie gefertigt sind. Der Zwischenraum zwischen den Halbleiterchips ist mit einer Füllschicht aufgefüllt. - In der WO 01/27989 A1 ist ein Verfahren zum Ausgleich von Bauelementhöhen auf einem Chip beschrieben, bei dem ein Zwischenraum, der sich zwischen den über Anschlusskontakte miteinander verbundenen Halbleiterchips befindet, mit Epoxidharz oder Fotolack aufgefüllt wird. Das Substrat des oberen Chips wird entfernt, und es wird dann eine Maske aus Fotolack aufgebracht und strukturiert, um die Komponenten auf dem verbleibenden Substrat in der vorgesehenen Weise zu strukturieren. Auf die so strukturierte Oberseite wird ein weiterer Chip montiert.
- In der WO 01/18851 A1 ist ein Verfahren zur Integration von integrierten Schaltungen beschrieben, bei dem unter Verwendung einer Fotolackmaske Komponenten auf der Oberseite eines Chips teilweise entfernt werden. Ein weiterer Chip wird auf dieser Oberseite montiert, und der Zwischenraum zwischen den Chips wird mit einem Füllmaterial aufgefüllt, das Epoxidharz oder einen Fotolack umfassen kann.
- Aufgabe der vorliegenden Erfindung ist es, eine Möglichkeit zur Passivierung des Zwischenraumes zwischen face-to-face-montierten Halbleiterchips anzugeben.
- Diese Aufgabe wird mit dem Verfahren zur Passivierung von Halbleiterchipstapeln mit den Merkmalen des Anspruches 1 gelöst. Ausgestaltungen ergeben sich aus dem abhängigen Anspruch.
- Bei dem Halbleiterchipstapel ist ein zwischen den Halbleiterchips vorhandener Zwischenraum zumindest längs eines Randes der Oberseite des kleineren oberen Halbleiterchips (Top-Chip) durch einen Spacer aus einem fotostrukturierbaren Polymer, einem Fotolack, einer Vergussmasse oder einem Klebstoff gefüllt und so nach außen verschlossen. Dabei sind die Anschlusskontaktflächen für Bonddrähte oder andere externe Anschlüsse auf der Oberseite des anderen Halbleiterchips (Bottom-Chip) von dem Material dieses Spacers frei gehalten. Statt nur eines Spacers in dem Zwischenraum kann auch ein an den Flanken des oberen Halbleiterchips angebrachter größerer Spacer für eine bessere Abdichtung des Zwischenraumes vorgesehen werden.
- Vorzugsweise wird als Material ein Fotolack verwendet, der nach der Montage des Chipstapels in den Zwischenraum eindringt und den Zwischenraum vorzugsweise vollständig füllt. Der Fotolack kann dann belichtet werden, wobei der in dem Zwischenraum vorhandene Anteil durch den oberen Halbleiterchip abgeschattet wird. Der belichtete Anteil wird in der von der Lithographietechnik an sich bekannten Weise mit einer Entwicklerflüssigkeit behandelt und entfernt. Im Prinzip ist hierzu ein beliebiges fotostrukturierbares Polymer geeignet, insbesondere Polyimid oder BCB.
- Es kann aber auch eine Vergussmasse, insbesondere ein Epoxidharz, oder ein Klebstoff verwendet werden, der auf der freien Oberseite des unteren Halbleiterchips mit einem Lösungsmittel entfernt wird. Ein fotostrukturierbares Material hat demgegenüber den Vorteil, dass die Schicht dieses Materials etwas dicker als der Zwischenraum aufgebracht werden kann, so dass anschließend infolge der seitlichen Abschattung an den Rändern des oberen Halbleiterchips beim Entwickeln und Entfernen dieses Materiales ein größerer Anteil seitlich an den Rändern des oberen Halbleiterchips stehen bleibt als auf der freien Fläche des unteren Halbleiterchips. Es werden so auf einfache Weise an den Flanken des Top-Chips randseitige größere Spacer gebildet, die den Zwischenraum zwischen den Halbleiterchips zuverlässig abdichten.
- Es folgt eine genauere Beschreibung von Beispielen des Halbleiterchipstapels und des Verfahrens anhand der beigefügten Figur. Diese Figur zeigt im Querschnitt eine Anordnung eines Halbleiterchipstapels.
- In der Figur sind eine Anordnung aus einem größeren unteren Halbleiterchip (Bottom-Chip
1 ) und einem kleineren oberen Halbleiterchip (Top-Chip2 ) im Querschnitt dargestellt. Die mit Bauelementen versehenen Oberseiten der Chips sind einander zugewandt (face to face) und dauerhaft aneinander befestigt. Diese Oberseiten tragen üblicherweise jeweils Verdrahtungsebenen11 ,12 aus einer oder mehreren Metallisierungsebenen, die entsprechend der Verdrahtung zu Leiterbahnen strukturiert und durch Zwischenmetalldielektrika voneinander getrennt sind. - Zur Herstellung des Chipstapels werden die Top-Chips upside down auf einen Wafer aufgesetzt, der die Bottom-Chips noch im Waferverbund enthält, und auf den jeweiligen Bottom-Chips befestigt. Die jeweils einander zugeordneten Anschlusskontakte der Chips werden durch Umverdrahtungen
3 oder vertikale elektrisch leitende Verbindungen4 zwischen direkt übereinander angeordneten Anschlusskontakten dauerhaft elektrisch leitend miteinander verbunden, was mit einem der an sich bekannten Lötverfahren geschehen kann. - Es befindet sich bei dieser Anordnung zwischen den Chips ein feiner Zwischenraum oder Spalt, der erfindungsgemäß mit einem Spacer
7 aus einem fotostrukturierbaren Polymer, einem Fotolack, einer Vergussmasse oder einem Klebstoff passiviert ist. Mit dem Spacer kann der gesamte Zwischenraum ausgefüllt sein oder, wie in der Figur dargestellt, nur der schmale Bereich längs des Randes des Top-Chips2 . Vorzugsweise werden die Spacer so ausgebildet, dass, wie in der Figur im Querschnitt erkennbar, auch die seitlichen Kanten des kleineren oberen Halbleiterchips (Top-Chip2 ) mit dem Material passiviert sind. Es ist damit eine besonders zuverlässige Abdichtung des Zwischenraumes zwischen den Halbleiterchips nach außen bewirkt. Ein Vorteil dieser Anordnung liegt insbesondere darin, dass die Anschlusskontaktflächen5 des Bottom-Chips1 seitlich des Top-Chips2 von dem Material der Spacer7 völlig frei gehalten sind, so dass elektrische Anschlüsse, z. B. ein in der Figur eingezeichneter Bonddraht6 , dort angebracht werden können. - Zur Herstellung dieser Anordnung werden in einem ersten Ausführungsbeispiel die mit den Top-Chips bestückten Wafer mit einem fotostrukturierbaren Polymer (z. B. Polyimid, BCB) beschichtet. Es wird ein Material mit einer ausreichend geringen Viskosität ausgewählt, das in den Spalt zwischen den Chips eindringt und den Spalt vorzugsweise vollständig, oder aber zumindest randseitig ausfüllt. Dieser Vorgang kann dadurch unterstützt werden, dass der Wafer mit dem Material im Vakuum beschichtet wird. Dann wird der Wafer mit Flutlicht bestrahlt, wobei die Top-Chips die eingedrungenen Anteile des aufgebrachten Materiales abschatten. Anschließend wird das fotostrukturierbare Polymer entwickelt, um die belichteten Anteile zu entfernen. Dadurch werden alle Flächen neben den Top-Chips wieder freigelegt, insbesondere auch die Anschlusskontaktflächen (Bondpads) für externen elektrischen An schluss. Der Spalt zwischen den Chips ist versiegelt und verhindert die Korrosion der zwischen den Chips vorhandenen Leiterflächen. Die freiliegenden Flächen können dann z. B. stromlos vergoldet werden.
- Die Breite des Spacers kann durch die Art der Belichtung gesteuert werden. Bei einer Belichtung mit kollimiertem Licht wird ausgenutzt, dass die für die vollständige Belichtung der Schicht aus fotostrukturierbarem Polymer oder Fotolack benötigte Belichtungsdosis mit der Schichtdicke zunimmt. An den Kanten des Top-Chips, wo sich die Schichtdicke höher ausbildet als auf den offenen Flächen des Bottom-Chips, bleibt daher bei niedriger Belichtungsdosis ein höherer unbelichteter Restanteil ("Lackfuß") stehen, der die erwünschte besonders gute Versiegelung des Zwischenraumes zwischen den Chips bewirkt. Wenn eine diffuse Belichtung angewandt wird, die z. B. durch den Einbau einer Mattscheibe in den Belichtungsautomaten anstelle einer Lithographiemaske erreicht werden kann, wird der seitliche Anteil des Spacers
7 dicker oder höher, da direkt neben der Kante des Top-Chips ein zusätzlicher Abschattungseffekt durch den Top-Chip auftritt. Während auf den übrigen Flächen die diffuse Strahlung aus einem halben Raumwinkel (2π/3) einfällt, trifft an der Kante des Top-Chips nur die Strahlung aus einem viertel Raumwinkel (π/3) auf. - Ein Spacer kann auch dazu benutzt werden, bei nasschemischen Ätzprozessen ein Unterätzen des Chipstapels zu verhindern. In diesem Fall ist es vorteilhaft, den Spacer aus Fotolack herzustellen, da der Fotolack nach der Ätzung leicht wieder entfernt werden kann.
- Es können als Material der Spacer grundsätzlich beliebige Vergussmassen oder Kleber, auch ohne fotosensitiven Anteil, benutzt werden. Das verwendete Material muss nur eine ausreichend geringe Viskosität aufweisen, um in den Spalt zwischen den Halbleiterchips eindringen zu können. Die von dem Top-Chip nicht bedeckten Oberflächen des Bottom-Chips werden durch ein Lösemittel von der Vergussmasse oder dem Klebstoff freigelegt. Ein geringfügiges Eindringen des Lösemittels zwischen die Chips des Halbleiterstapels kann toleriert werden, auch wenn dadurch die Passivierungsschicht in einem äußeren Randbereich des Zwischenraumes wieder entfernt wird.
Claims (2)
- Verfahren zur Passivierung eines Halbleiterchipstapels mit mindestens zwei Halbleiterchips (
1 ,2 ), die – jeweils eine mit mindestens einem elektronischen Bauelement und mindestens einem Anschlusskontakt versehene Oberseite aufweisen und – in einer Anordnung, bei der die besagten Oberseiten einander zugewandt sind, dauerhaft miteinander verbunden sind, wobei mindestens zwei einander zugeordnete Anschlusskontakte der Halbleiterchips (1 ,2 ) elektrisch leitend miteinander verbunden sind, wobei der erste Halbleiterchip (1 ) mit einer größeren Oberseite versehen wird als der zweite Halbleiterchip (2 ) und nach der Montage des Chipstapels in einem ersten Schritt ein fotostrukturierbares Polymer oder ein Fotolack auf die Oberseite des ersten Halbleiterchips (1 ) aufgebracht wird, so dass ein zwischen den Halbleiterchips (1 ,2 ) vorhandener Zwischenraum zumindest längs eines Randes der Oberseite des zweiten Halbleiterchips (2 ) mit diesem Material gefüllt wird, in einem zweiten Schritt das fotostrukturierbare Polymer oder der Fotolack belichtet wird, wobei ein Anteil des Materials in dem Zwischenraum unbelichtet bleibt, und in einem dritten Schritt das fotostrukturierbare Polymer oder der Fotolack von der Oberseite des ersten Halbleiterchips (1 ) so weitgehend entfernt wird, dass eine Anschlusskontaktfläche. (5 ) auf dieser Oberseite freigelegt wird und dabei der Zwischenraum zwischen den Halbleiterchips nach außen abgedichtet bleibt. - Verfahren nach Anspruch 1, bei dem in dem ersten Schritt das fotostrukturierbare Polymer oder der Fotolack dicker als der Zwischenraum aufgebracht wird, in dem zweiten Schritt eine diffuse Belichtung erfolgt, so dass das fotostrukturierbare Polymer oder der Fotolack seit lich des zweiten Halbleiterchips (
2 ) geringer belichtet wird, und in dem dritten Schritt das belichtete Material entfernt wird, so dass an seitlichen Kanten des zweiten Halbleiterchips (2 ) Spacer (7 ) aus diesem Material stehen bleiben, die den Zwischenraum nach außen abdichten.
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Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1688997B1 (de) | 2005-02-02 | 2014-04-16 | Infineon Technologies AG | Elektronisches Bauteil mit gestapelten Halbleiterchips |
KR100699807B1 (ko) * | 2006-01-26 | 2007-03-28 | 삼성전자주식회사 | 적층 칩 및 그를 갖는 적층 칩 패키지 |
TWI303874B (en) * | 2006-08-08 | 2008-12-01 | Via Tech Inc | Multi-chip structure |
US8618670B2 (en) * | 2008-08-15 | 2013-12-31 | Qualcomm Incorporated | Corrosion control of stacked integrated circuits |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2001018851A1 (en) * | 1999-09-03 | 2001-03-15 | Teraconnect, Inc. | Method for integration of integrated circuit devices |
WO2001027989A1 (en) * | 1999-10-13 | 2001-04-19 | Teraconnect, Inc | Method of equalizing device heights on a chip |
DE10124774A1 (de) * | 2001-05-21 | 2002-12-12 | Infineon Technologies Ag | Halbleiterbauelement mit zumindest einem Halbleiterchip auf einem als Substrat dienenden Basischip und Verfahren zu dessen Herstellung |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0750759B2 (ja) * | 1988-07-01 | 1995-05-31 | シャープ株式会社 | 半導体装置 |
US5311059A (en) * | 1992-01-24 | 1994-05-10 | Motorola, Inc. | Backplane grounding for flip-chip integrated circuit |
KR100443484B1 (ko) * | 1996-02-19 | 2004-09-18 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체장치및그제조방법 |
JP3683179B2 (ja) * | 2000-12-26 | 2005-08-17 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
CN1251318C (zh) * | 2002-02-25 | 2006-04-12 | 精工爱普生株式会社 | 半导体芯片、半导体装置和它们的制造方法以及使用它们的电路板和仪器 |
-
2003
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2005
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2001018851A1 (en) * | 1999-09-03 | 2001-03-15 | Teraconnect, Inc. | Method for integration of integrated circuit devices |
WO2001027989A1 (en) * | 1999-10-13 | 2001-04-19 | Teraconnect, Inc | Method of equalizing device heights on a chip |
DE10124774A1 (de) * | 2001-05-21 | 2002-12-12 | Infineon Technologies Ag | Halbleiterbauelement mit zumindest einem Halbleiterchip auf einem als Substrat dienenden Basischip und Verfahren zu dessen Herstellung |
Also Published As
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