DE10261410A1 - Verfahren zur Verbindung einer integrierten Schaltung mit einem Substrat und entsprechende Schaltungsanordnung - Google Patents

Verfahren zur Verbindung einer integrierten Schaltung mit einem Substrat und entsprechende Schaltungsanordnung Download PDF

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Abstract

Die vorliegende Erfindung schafft ein Verfahren zur Verbindung einer integrieten Schaltung (5), insbesondere von einem Chip oder einem Wafer oder einem Hybrid, mit einem Substrat (100), welches folgende Schritte aufweist: Vorsehen einer Verpackung (1a'; 1b'; 1c') für die integrierte Schaltung, welche eine Anschlussseite (AS) aufweist, auf der eine Mehrzahl Anschlussbereichen (150; 150, 150') zur Verbindung der integrierten Schaltung (5) mit dem Substrat (100) vorgesehen sind; Vorsehen einer entsprechenden Mehrzahl von Anschlussbereichen (110) auf dem Substrat (100); Vorsehen von erhabenen Kontaktbereichen (30; 35) auf den Anschlussbereichen (150; 150, 150') der Verpackung (1a'; 1b'; 1c') und/oder den Anschlussbereichen (110) des Substrats (100); wobei die erhabenen Kontaktbereiche (30; 35) eine erste Gruppe von Kontaktbereichen (30) und eine zweite Gruppe von Kontaktbereichen (35) umfassen; und Schaffen einer Verbindung der Verpackung (1a'; 1b'; 1c') mit dem Substrat (100) über die erhabenen Kontaktbereiche (30; 35); wobei die erhabenen Kontaktbereiche (30; 35) derart gestaltet sind, dass die erste Gruppe von Kontaktbereichen (30) eine starre Verbindung und die zweite Gruppe von Kontaktbereichen (35) eine elastische Verbindung zwischen der Verpackung (1a'; 1b'; 1c') und dem Substrat (100) bilden. Die Erfindung schafft ebenfalls eine entsprechende Schaltungsanordnung.

Description

  • Die vorliegende Erfindung betrifft ein Verfahren zur Verbindung einer integrierten Schaltung mit einem Substrat und eine entsprechende Schaltungsanordnung.
  • Obwohl prinzipiell auf beliebige integrierte Schaltungen anwendbar, werden die vorliegende Erfindung sowie die ihr zugrundeliegende Problematik in bezug auf Chips mit integrierten Schaltungen in Silizium-Technologie erläutert.
  • Bekannte CSP(Chip Size Package)- oder WLP(Wafer Level Package)-Lösungen zur Verbindung einer integrierten Schaltung mit einem Substrat weisen Zuverlässigkeitsprobleme bei Temperaturwechseln insbesondere bei großen Schaltungsanordnungen auf, und zwar insbesondere bei immer kleiner werdenden Abständen zwischen Substrat und verpacktem Chip. Durch die unterschiedlichen thermischen Ausdehnungskoeffizienten von verpackter Schaltungsanordnung und Substrat entstehen unterschiedliche Längenausdehnungen beider Komponenten während der Temperaturwechsel.
  • Bei Chip Size Packages und Wafer Level Packages sind bisher im wesentlichen zwei Arten von Verbindungsstrukturen zwischen dem Chip und dem Substrat bekannt.
  • Die erste übliche Lösung zur Verbindung einer integrierten Schaltung mit einem Substrat ist die Verwendung von Ball-Grid-Arrays mit starren Lotkügelchen oder Bumps zur mechanischen Verbindung unter zusätzlicher Verwendung einer Unterfüllung, um die Stabilität zu erhöhen. Bei dieser Lösung führt die Fehlanpassung der thermischen Eigenschaften des Chips und des Substrats, insbesondere des thermischen Ausdehnungskoeffizienten, zu großen Zuverlässigkeitsrisiken. Die Lotkügelchen können bei Temperaturwechseln abgeschert werden. Insbesondere bei großen Chips beschränkt dies die Zuverlässigkeit erheblich.
  • Zur Verhinderung derartiger unerwünschter Defekte sind verschiedene Arten von Zwischenverbindungschichten (Interposer) entwickelt worden, welche als Spannungspuffer zwischen dem Chip mit geringem thermischen Ausdehnungskoeffizienten und dem Substrat mit hohem thermischen Ausdehnungskoeffizienten dienen. Derartige Lösungen erhöhen die Höhe des Aufbaus, die Anzahl von Verbindungen und zumindest die Kosten.
  • 4 zeigt eine schematische Ansicht von einem Teil einer Schaltungsanordnung vom Interposer-Typ zur Erläuterung der Problematik, die der Erfindung zugrunde liegt.
  • In 4 bezeichnet Bezugszeichen 100 ein Schaltungssubstrat, beispielsweise in Form eines Modulbords. Bezugszeichen 1a bezeichnet zusammenfassend eine Verpackung einer integrierten Schaltung, welche im vorliegenden Fall ein Chip 5 ist. Der Chip 5 weist Kontaktpads 6 auf, an denen elektrische Anschlüsse der darin befindlichen Schaltung nach außen geführt sind. Auf der Vorderseite VS des Chips 5 ist mittels einer Klebeschicht 10 ein Interposer 15 aufgebracht, der in der Mitte eine Durchführung aufweist, durch die Zuleitungen 7 durch ein Klebemittel 8 abgedichtet geführt sind, welche an ihrem einen Ende mit den Kontaktpads 6 und an ihrem anderen Ende mit Anschlussbereichen 140 verbunden sind, wobei letztere auf der Anschlussseite AS der Verpackung 1a angebracht sind. Die Anschlussbereiche 140 sind mit einer Umverdrahtung verbunden, welche eine Mehrzahl von Anschlussbereichen 50 aufweist, die zur Verbindung mit einer entsprechenden Anzahl von Anschlussbereichen 110 auf dem Schaltungssubstrat 100 vorgesehen sind.
  • Diese mechanische und elektrische Verbindung wird realisiert durch entsprechende Lotkügelchen 30 zwischen den Anschlussbe reichen 110, 150, wobei zwischen Schaltungssubstrat 100 und Interposer 15 zusätzlich ein Unterfüllmittel 50 in Form eines Klebstoffes eingebracht ist.
  • Auf der Rückseite des Chips 5 ist eine Verkapselung 20 vorgesehen, beispielsweise aus undurchsichtigen Epoxiharz. Die gestrichelten Linien in 4 bezeichnen einen Verbiegungseinfluss V aufgrund thermischer Fehlanpassungen, der dazu führt, dass bei einer derartigen Geometrie insbesondere die Randbereiche einer großen Spannung ST unterliegen. Diese Spannung ST ist letztendlich die Ursache dafür, dass die äußeren Lotkügelchen bei Temperaturwechseln häufig abgeschert bzw. abgerissen werden.
  • 5 zeigt eine schematische Ansicht von einem Teil einer Schaltungsanordnung vom Chip-Size-Typ zur Erläuterung der Problematik, die der Erfindung zugrundeliegt.
  • Bei der Anordnung gemäß 5 ist im Gegensatz zu der Anordnung gemäß 4 kein Interposer vorgesehen. Vielmehr befindet sich dort auf der Vorderseite VS des Chips 5 eine dielektrische Schicht 25, auf der Anschlussbereiche 150 vorgesehen sind, die über die Umverdrahtung mit den Kontaktpads 6 verbunden sind. Analog zum Beispiel nach 4 sind Lotkügelchen 30 vorgesehen, welche eine mechanische und elektrische Verbindung zwischen der Verpackung 1b mit dem Chip 5 und dem Schaltungssubstrat 100 vorsehen. Um ein unerwünschtes Zerfließen von Lot vorzusehen, ist auf der Anschlussseite AS weiterhin eine Lotstopschicht von 120 vorgesehen, welche bewirkt, dass die Lotkügelchen 30 an den vorgesehenen Orten erhalten bleiben und nicht zerfließen. Auch bei diesem Beispiel ist für Stabilisierung eine Unterfüllschicht 50 in Form einer Klebeschicht vorgesehen.
  • Eine weitere Lösung zur Verbindung einer integrierten Schaltung mit einem Substrat ist die Verwendung elastischer Erhebungen, die aus der WO 00/79589 A1 bekannt ist. Diese offen bart ein elektronisches Bauelement bekannt, welches auf einer Oberfläche flexible Erhöhungen aus einem isolierenden Material aufweist, wobei ein elektrischer Kontakt auf der flexiblen Erhebung angeordnet ist und ein Leitungspfad auf der Oberfläche oder im Inneren der flexiblen Erhebung zwischen dem elektrischen Kontakt und der elektronischen Schaltung angeordnet ist. Der Vorteil dieser Lösung ist eine geringere Aufbauhöhe, eine höhere Zuverlässigkeit und geringere Kosten. In diesem Zusammenhang ist es bekannt, die elastischen Kontaktelemente auf das Substrat zu löten bzw. zu kleben.
  • Ein Nachteil dieser Lösung besteht darin, das die Wärmeableitung von der integrierten Schaltung bei flexiblen Kunststoff-Kontaktelementen wesentlich schlechter ist als bei Lotkügelchen. Ein weiterer Nachteil liegt in einer schlechteren mechanischen Fixierung.
  • Eine Aufgabe der vorliegenden Erfindung liegt darin, ein einfacher und kostengünstiges Verfahren zur Verbindung einer integrierten Schaltung mit einem Substrat und eine entsprechende Schaltungsanordnung zu schaffen, welches von thermischer Fehlanpassung weitgehend unbeeinflusst bleibt, aber dennoch gute Wärmeableitungseigenschaften aufweist.
  • Erfindungsgemäß wird diese Aufgabe durch das Verfahren zur Verbindung einer integrierten Schaltung mit einem Substrat nach Anspruch 1 und die entsprechende Schaltungsanordnung nach Anspruch 11 gelöst.
  • Die der vorliegenden Erfindung zugrunde liegende Idee liegt darin, dass die erhabenen Kontaktbereiche derart gestaltet sind, dass die erste Gruppe von Kontaktbereichen eine starre Verbindung und die zweite Gruppe von Kontaktbereichen eine elastische Verbindung zwischen der Verpackung und dem Substrat bilden. Durch geeignete Anordnung lässt sich somit einerseits die thermische Fehlanpassung elastisch ausgleichen, andererseits aber eine gute Wärmeableitung und feste mechani sche Anbindung aufrechterhalten. In diesem Zusammenhangs sei erwähnt, dass die Kontaktbereiche nicht notwendigerweise eine elektrische Kontaktfunktion aufweisen müssen, sondern zumindest teilweise lediglich eine thermisch/mechanische Funktion aufweisen können.
  • Bei der Konzeption der vorliegenden Erfindung wurde herausgefunden, dass der Effekt unterschiedlicher Längenausdehnungen umso größer ist, je größer der Abstand von einem neutralen Punkt der Schaltungsanordnung ist. Ab einem bestimmten Abstand von einem derartigen neutralen Punkt kann die entstehende Spannung bei Temperaturwechseln nicht mehr durch die Verpackung abgefedert werden, und die schwächsten Komponenten – in der Regel die Lotkügelchen – werden zerstört, da die Lotverbindung wenig elastisch ist und ab einer bestimmten Scherkraft abreißt.
  • Wo im speziellen ein neutraler Punkt liegt, hängt von der geometrischen Konstruktion der verpackten integrierten Schaltung und des Substrats ab.
  • In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des jeweiligen Gegenstandes der Erfindung.
  • Gemäß einer bevorzugten Weiterbildung wird die erste Gruppe von Kontaktbereichen in einem Nahbereich angeordnet wird, der einen Punkt der Anschlussseite umgibt, und die zweite Gruppe von Kontaktbereichen außerhalb in einem Fernbereich angeordnet wird, der den Nahbereich umgibt.
  • Gemäß einer weiteren bevorzugten Weiterbildung liegt der Punkt etwa in der Mitte einer Erstreckung in einer vorgegebenen Richtung der Verpackung.
  • Gemäß einer weiteren bevorzugten Weiterbildung umfassen die Kontaktbereiche der ersten Gruppe Lotelemente und die Kontaktbereiche der zweiten Gruppe Kunststoffelemente sind.
  • Gemäß einer weiteren bevorzugten Weiterbildung bestehen die Kunststoffelemente aus elektrisch leitfähigem Polymer und/oder Klebmittel und/oder Silikon.
  • Gemäß einer weiteren bevorzugten Weiterbildung werden die Kunststoffelemente an ihrer zu verbindenden Seite mit einem lötbaren Metallüberzug versehen.
  • Gemäß einer weiteren bevorzugten Weiterbildung bestehen die Kunststoffelemente aus elektrisch nicht-leitfähigem Polymer und/oder Klebmittel und/oder Silikon, wobei die an ihrer zu verbindenden Seite mit einer metallischen Leiterbahn versehen werden, die mit der integrierten Schaltung elektrisch verbunden ist.
  • Gemäß einer weiteren bevorzugten Weiterbildung weist die Verpackung auf der Vorderseite der integrierten Schaltung einen Interposer auf, auf dessen der integrierten Schaltung abgewandten Seite die Anschlussbereiche der Verpackung vorgesehen werden.
  • Gemäß einer weiteren bevorzugten Weiterbildung weist die Verpackung auf der Vorderseite der integrierten Schaltung eine Isolierschicht auf, auf deren der integrierten Schaltung abgewandten Seite die Anschlussbereiche der Verpackung vorgesehen werden.
  • Gemäß einer weiteren bevorzugten Weiterbildung wird die Verpackung zumindest auf der Rückseite der integrierten Schaltung eine Verkapselung vorgesehen.
  • Ausführungsbeispiele der Erfindung ist in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
  • Es zeigen:
  • 1a, b eine schematische Ansicht von einem Teil einer Schaltungsanordnung gemäss einer ersten Ausführungsform der vorliegenden Erfindung;
  • 2 eine schematische Ansicht von einem Teil einer Schaltungsanordnung gemäss einer zweiten Ausführungsform der vorliegenden Erfindung;
  • 3 eine schematische Ansicht von einem Teil einer Schaltungsanordnung gemäss einer dritten Ausführungsform der vorliegenden Erfindung;
  • 4 eine schematische Ansicht von einem Teil einer Schaltungsanordnung vom Interposer-Typ zur Erläuterung der Problematik, die der Erfindung zugrundeliegt; und
  • 5 eine schematische Ansicht von einem Teil einer Schaltungsanordnung vom Chip-Size-Typ zur Erläuterung der Problematik, die der Erfindung zugrundeliegt.
  • In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.
  • 1a, b zeigen eine schematische Ansicht von einem Teil einer Schaltungsanordnung gemäss einer ersten Ausführungsform der vorliegenden Erfindung.
  • In 1a bezeichnet Bezugszeichen 1a' eine modifizierte Verpackung, welche sich von dem Beispiel in 4 dadurch unterscheidet, dass auf der Anschlussseite AS Lotkügelchen 30 nur auf Anschlussflächen 150 vorgesehen sind, die innerhalb eines bestimmten Nahbereichs IR in Bezug auf einen Neutralpunkt NP liegen.
  • Dieser Neutralpunkt NP ist für die x-Richtung der Punkt, an dem die thermische Fehlanpassung der verschiedenen Komponenten den geringsten Einfluss hat. Mit anderen Worten treten hier keine oder nur sehr geringe Spannungen auf. Diese Spannungen nehmen zu mit größer werdendem Abstand von dem Neutralpunkt NP. Innerhalb des Nahbereichs IR sind diese Spannungen auf eine Größe beschränkt, die bei dem erwünschten Temperaturwechselbereich nicht zu destruktiven Veränderungen führt. Demgemäss sind dort die Kontaktbereiche zur Verbindung mit dem Schaltungssubstrat 100 Lotkügelchen 30.
  • Hingegen sind die Spannungen im Fernbereich OR derart groß, dass sie nicht durch Lotkügelchen 30 ausgehalten werden können. Dementsprechend sind dort bei dieser Ausführungsform an den entsprechenden Anschlussflächen 150 elastische leitende Kunststoffelemente 35 angebracht, welche an ihrer Verbindungsseite, d.h. der Seite zur Verbindung mit dem Schaltungssubstrat 100, einen Metallisierungsbereich 38 eines lötbaren Metalls aufweisen.
  • Mit Bezug auf 1b erfolgt die Verbindung mit dem Schaltungssubstrat 100 im Bereich der Lotkügelchen 30 üblicherweise und im Bereich der Kunststoffelemente 35 unter Zuhilfenahme von zusätzlichem Lot 39, welches bei diesem Beispiel auf die entsprechenden Anschlussflächen 110 des Schaltungssubstrats aufgebracht wird.
  • Die resultierende Verbindung zwischen der Verpackung 1a' mit dem Chip 5 und dem Schaltungssubstrat 100 ist wesentlich weniger anfällig gegenüber den Spannungen ST, die aufgrund der thermischen Fehlanpassungen entstehen. Diese elastischen Kunststoffelemente 35 können nämlich wesentlich stärker komprimiert, dilatiert und distordiert werden.
  • Obwohl bei diesem Ausführungsbeispiel alle Kontaktbereiche 30, 35 eine elektrische Funktion aufweisen, ist dies nicht unbedingt erforderlich, es können beispielsweise zusätzliche Kontaktbereiche 30, 35 vorgesehen werden, welche lediglich eine mechanische bzw. thermisch/mechanische Funktion aufweisen.
  • 2 zeigt eine schematische Ansicht von einem Teil einer Schaltungsanordnung gemäss einer zweiten Ausführungsform der vorliegenden Erfindung.
  • Die Ausführungsform gemäß 2 korrespondiert zur bekannten Schaltungsanordnung, welche zuvor mit Bezug auf 5 erläutert wurde. Auch hier wurden die Kontaktelemente in Form von Lotkügelchen 30 im Nahbereich IR des Neutralpunktes NP beibehalten. Hingegen wurden in den Anschlussbereichen 150', welche im Fernbereich OR liegen, elastische Kunststoffelemente aus einem nicht-leitenden Material vorgesehen. Hier sind die Anschlussbereiche 150' nicht-leitend, sondern dienen nur dem mechanischen Anschluss.
  • Zum Schaffen einer leitenden Verbindung mit der Umverdrahtung, die mit den Kontaktpads 6 des Chips 5 verbunden ist, wurden Leiterbahnen 150'' auf die Oberfläche der elastischen Kunststoffelemente 35 geführt. Somit kann wie bei der oben erwähnten ersten Ausführungsform die Verpackung 1b' mit dem Chip 5 auf das Schaltungssubstrat 100 beklebt oder gelötet werden, und es können die gleichen Vorteile erzielt werden, wie bei der ersten Ausführungsform.
  • 3 zeigt eine schematische Ansicht von einem Teil einer Schaltungsanordnung gemäss einer dritten Ausführungsform der vorliegenden Erfindung.
  • Die Ausführungsform gemäß 3 unterscheidet sich von der Ausführungsform gemäß 2 nur insofern, als dass der Bereich der Umverdrahtung über die Seitenkanten des Chips verlängert ist, was üblicherweise auch als Fan-out bezeichnet wird.
  • Obwohl die vorliegende Erfindung vorstehend anhand bevorzugter Ausführungsbeispiels beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Weise modifizierbar.
  • Die vorliegende Erfindung ist insbesondere nicht nur für Chips, sondern auch für Hybride, Wafer oder sonstige integrierte Schaltungen anwendbar. Auch ist die Erfindung nicht auf die angegebenen Materialien beschränkt.
    • 100
    Schaltungssubstrat
    20
    Verkapselung
    110, 150,
    140, 150'
    Anschlussbereiche
    7
    Leitungen
    8
    Klebmasse
    AS
    Anschlussseite
    VS
    Vorderseite
    RS
    Rückseite
    5
    Chip
    10
    Klebschicht
    15
    Interposer
    30
    Lotkügelchen
    35
    Kunststoffelemente
    6
    Kontaktpads
    38
    Metallisierung
    IR
    Nahbereich
    OR
    Fernbereich
    1a, 1b,
    1a', 1b',
    1c'
    Verpackung inclusive Chip
    NP
    Neutralpunkt
    ST
    Spannung
    V
    Verbiegungseffekt
    39
    Lot
    150''
    Leiterbahn
    25
    Dielektrikum
    120 s
    Lotstoppschicht

Claims (20)

  1. Verfahren zur Verbindung einer integrierten Schaltung (5), insbesondere von einem Chip oder einem Wafer oder einem Hybrid, mit einem Substrat (100), welches folgende Schritte aufweist: Vorsehen einer Verpackung (1a'; 1b'; 1c') für die integrierte Schaltung, welche eine Anschlußseite (AS) aufweist, auf der eine Mehrzahl Anschlussbereichen (150; 150, 150') zur Verbindung mit dem Substrat (100) vorgesehen sind; Vorsehen einer entsprechenden Mehrzahl von Anschlussbereichen (110) auf dem Substrat (100); Vorsehen von erhabenen Kontaktbereichen (30; 35) auf den Anschlussbereichen (150; 150, 150') der Verpackung (1a'; 1b'; 1c') und/oder den Anschlussbereichen (110) des Substrats (100); wobei die erhabenen Kontaktbereiche (30; 35) eine erste Gruppe von Kontaktbereichen (30) und eine zweite Gruppe von Kontaktbereichen (35) umfassen; Schaffen einer Verbindung der Verpackung (1a'; 1b'; 1c') mit dem Substrat (100) über die erhabenen Kontaktbereiche (30; 35); wobei die erhabenen Kontaktbereiche (30; 35) derart gestaltet sind, dass die erste Gruppe von Kontaktbereichen (30) eine starre Verbindung und die zweite Gruppe von Kontaktbereichen (35) eine elastische Verbindung zwischen der Verpackung (1a'; 1b'; 1c') und dem Substrat (100) bilden.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die erste Gruppe von Kontaktbereichen (30) in einem Nahbereich (IR) angeordnet wird, der einen Punkt (NP) der Anschlussseite (AS) umgibt, und die zweite Gruppe von Kontaktbereichen (35) außerhalb in einem Fernbereich (0R) angeordnet wird, der den Nahbereich (IR) umgibt.
  3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass der Punkt (NP) etwa in der Mitte einer Erstreckung in einer vorgegebenen Richtung (x) der Verpackung (1a'; 1b'; 1c') liegt.
  4. Verfahren nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, dass die Kontaktbereiche (30) der ersten Gruppe Lotelemente und die Kontaktbereiche (35) der zweiten Gruppe Kunststoffelemente umfassen.
  5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass die Kunststoffelemente aus elektrisch leitfähigem Polymer und/oder Klebmittel und/oder Silikon bestehen.
  6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die Kunststoffelemente an ihrer zu verbindenden Seite mit einem lötbaren Metallüberzug (38) versehen werden.
  7. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass die Kunststoffelemente aus elektrisch nicht-leitfähigem Polymer und/oder Klebmittel und/oder Silikon bestehen und an ihrer zu verbindenden Seite mit einer metallischen Leiterbahn (150'') versehen werden, die mit der integrierten Schaltung (5) elektrisch verbunden ist.
  8. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Verpackung (1a') auf der Vorderseite (VS) der integrierten Schaltung (5) einen Interposer (15) aufweist, auf dessen der integrierten Schaltung (5) abgewandten Seite die Anschlussbereiche (150) der Verpackung (1a') vorgesehen werden.
  9. Verfahren nach einem der vorhergehenden Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die Verpackung (1b'; 1c') auf der Vorderseite (VS) der integrierten Schaltung (5) eine Isolierschicht (25) aufweist, auf auf deren der integrierten Schaltung (5) abgewandten Seite die Anschlussbereiche (150) der Verpackung (1b'; 1c') vorgesehen werden.
  10. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Verpackung (1b'; 1c') zumindest auf der Rückseite (VS) der integrierten Schaltung (5) eine Verkapselung (20) vorgesehen wird.
  11. Schaltungsanordnung, die eine Verbindung einer integrierten Schaltung (5), insbesondere von einem Chip oder einem Wafer oder einem Hybrid, mit einem Substrat (100) aufweist, mit. einer Verpackung (1a'; 1b'; 1c') für die integrierte Schaltung, welche eine Anschlussseite (AS) aufweist, auf der eine Mehrzahl Anschlussbereichen (150; 150, 150') zur Verbindung mit dem Substrat (100) vorgesehen sind; einer entsprechenden Mehrzahl von Anschlussbereichen (110) auf dem Substrat (100); und erhabenen Kontaktbereichen (30; 35), die die Anschlussbereichen (150; 150, 150') der Verpackung (1a'; 1b'; 1c') mit den Anschlussbereichen (110) des Substrats (100) verbinden; wobei die erhabenen Kontaktbereiche (30; 35) eine erste Gruppe von Kontaktbereichen (30) und eine zweite Gruppe von Kontaktbereichen (35) umfassen, die derart gestaltet sind, dass die erste Gruppe von Kontaktbereichen (30) eine starre Verbindung und die zweite Gruppe von Kontaktbereichen (35) eine elastische Verbindung zwischen der Verpackung (1a'; 1b'; 1c') und dem Substrat (100) bilden.
  12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass die erste Gruppe von Kontaktbereichen (30) in einem Nahbereich (IR) angeordnet ist, der einen Punkt (NP) der Anschlussseite (AS) umgibt, und die zweite Gruppe von Kontaktbereichen (35) außerhalb in einem Fernbereich (OR) angeordnet ist, der den Nahbereich (IR) umgibt.
  13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass der Punkt (NP) etwa in der Mitte einer Erstreckung in einer vorgegebenen Richtung (x) der Verpackung (1a'; 1b'; 1c') liegt.
  14. Verfahren nach Anspruch 11, 12 oder 13, dadurch gekennzeichnet, dass die Kontaktbereiche (30) der ersten Gruppe Lotelemente und die Kontaktbereiche (35) der zweiten Gruppe Kunststoffelemente umfassen.
  15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, dass die Kunststoffelemente aus elektrisch leitfähigem Polymer und/oder Klebmittel und/oder Silikon bestehen.
  16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass die Kunststoffelemente an ihrer zu verbindenden Seite mit einem lötbaren Metallüberzug (38) versehen werden.
  17. Verfahren nach Anspruch 14, dadurch gekennzeichnet, dass die Kunststoffelemente aus elektrisch nicht-leitfähigem Polymer und/oder Klebmittel und/oder Silikon bestehen und an ihrer zu verbindenden Seite mit einer metallischen Leiterbahn (150') versehen werden, die mit der integrierten Schaltung (5) elektrisch verbunden ist.
  18. Verfahren nach einem der vorhergehenden Ansprüche 11 bis 17, dadurch gekennzeichnet, dass die Verpackung (1a') auf der Vorderseite (VS) der integrierten Schaltung (5) einen Interposer (15) aufweist, auf dessen der integrierten Schaltung (5) abgewandten Seite die Anschlussbereiche (150) der Verpackung (1a') vorgesehen werden.
  19. Verfahren nach einem der vorhergehenden Ansprüche 11 bis 17, dadurch gekennzeichnet, dass die Verpackung (1b'; 1c') auf der Vorderseite (VS) der integrierten Schaltung (5) eine Isolierschicht (25) aufweist, auf deren der integrierten Schaltung (5) abgewandten Seite die Anschlussbereiche (150) der Verpackung (1b'; 1c') vorgesehen werden.
  20. Verfahren nach einem der vorhergehenden Ansprüche 11 bis 19, dadurch gekennzeichnet, dass die Verpackung (1b'; 1c') zumindest auf der Rückseite (VS) der integrierten Schaltung (5) eine Verkapselung (20) vorgesehen wird.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004050178B3 (de) * 2004-10-14 2006-05-04 Infineon Technologies Ag Flip-Chip-Bauelement
DE102008038175A1 (de) * 2007-09-06 2010-02-25 Infineon Technologies Ag Halbleiteranordnung und Verfahren zur Herstellung von Halbleiteranordnungen

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7677109B2 (en) * 2008-02-27 2010-03-16 Honeywell International Inc. Pressure sense die pad layout and method for direct wire bonding to programmable compensation integrated circuit die
US7910404B2 (en) * 2008-09-05 2011-03-22 Infineon Technologies Ag Method of manufacturing a stacked die module
EP2330618A1 (de) * 2009-12-04 2011-06-08 STMicroelectronics (Grenoble 2) SAS Wiederhergestellte Wafereinheit
US11373946B2 (en) * 2020-03-26 2022-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5400950A (en) * 1994-02-22 1995-03-28 Delco Electronics Corporation Method for controlling solder bump height for flip chip integrated circuit devices
JPH10112478A (ja) * 1996-10-04 1998-04-28 Denso Corp ボールグリッドアレイ半導体装置及びその実装方法
US5796169A (en) * 1996-11-19 1998-08-18 International Business Machines Corporation Structurally reinforced ball grid array semiconductor package and systems
WO2000079589A1 (de) * 1999-06-17 2000-12-28 Infineon Technologies Ag Elektronisches bauelement mit flexiblen kontaktierungsstellen und verfahren zum herstellen eines derartigen bauelements
DE10126296A1 (de) * 2001-05-30 2002-12-12 Infineon Technologies Ag Verfahren zur Herstellung eines elektronischen Bauelements sowie elektronisches Bauelement

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4748495A (en) * 1985-08-08 1988-05-31 Dypax Systems Corporation High density multi-chip interconnection and cooling package
US6848173B2 (en) * 1994-07-07 2005-02-01 Tessera, Inc. Microelectric packages having deformed bonded leads and methods therefor
US5706174A (en) * 1994-07-07 1998-01-06 Tessera, Inc. Compliant microelectrionic mounting device
JP2716012B2 (ja) * 1995-08-10 1998-02-18 日本電気株式会社 半導体パッケージ及びその実装方法
US5808874A (en) * 1996-05-02 1998-09-15 Tessera, Inc. Microelectronic connections with liquid conductive elements
US6130116A (en) * 1996-12-13 2000-10-10 Tessera, Inc. Method of encapsulating a microelectronic assembly utilizing a barrier
US5947753A (en) * 1997-01-13 1999-09-07 Amphenol Corporation High density connector arrangement for a circuit board module
US5908333A (en) * 1997-07-21 1999-06-01 Rambus, Inc. Connector with integral transmission line bus
US5981310A (en) * 1998-01-22 1999-11-09 International Business Machines Corporation Multi-chip heat-sink cap assembly
US6717819B1 (en) * 1999-06-01 2004-04-06 Amerasia International Technology, Inc. Solderable flexible adhesive interposer as for an electronic package, and method for making same
US6492738B2 (en) * 1999-09-02 2002-12-10 Micron Technology, Inc. Apparatus and methods of testing and assembling bumped devices using an anisotropically conductive layer
US20020140081A1 (en) * 2000-12-07 2002-10-03 Young-Huang Chou Highly integrated multi-layer circuit module having ceramic substrates with embedded passive devices
US6342407B1 (en) * 2000-12-07 2002-01-29 International Business Machines Corporation Low stress hermetic seal
DE10138278C1 (de) * 2001-08-10 2003-04-03 Infineon Technologies Ag Elektronisches Bauteil mit aufeinander gestapelten elektronischen Bauelementen und Verfahren zur Herstellung derselben
TW519782B (en) * 2001-11-21 2003-02-01 Jou-Shiuan Tsai Electric connector with elastic connection pins and chip structure
DE10215654A1 (de) * 2002-04-09 2003-11-06 Infineon Technologies Ag Elektronisches Bauteil mit mindestens einem Halbleiterchip und Flip-Chip-Kontakten sowie Verfahren zu seiner Herstellung
US20050070049A1 (en) * 2003-09-29 2005-03-31 Cheng S. J. Method for fabricating wafer-level chip scale packages

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5400950A (en) * 1994-02-22 1995-03-28 Delco Electronics Corporation Method for controlling solder bump height for flip chip integrated circuit devices
JPH10112478A (ja) * 1996-10-04 1998-04-28 Denso Corp ボールグリッドアレイ半導体装置及びその実装方法
US5796169A (en) * 1996-11-19 1998-08-18 International Business Machines Corporation Structurally reinforced ball grid array semiconductor package and systems
WO2000079589A1 (de) * 1999-06-17 2000-12-28 Infineon Technologies Ag Elektronisches bauelement mit flexiblen kontaktierungsstellen und verfahren zum herstellen eines derartigen bauelements
DE10126296A1 (de) * 2001-05-30 2002-12-12 Infineon Technologies Ag Verfahren zur Herstellung eines elektronischen Bauelements sowie elektronisches Bauelement

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004050178B3 (de) * 2004-10-14 2006-05-04 Infineon Technologies Ag Flip-Chip-Bauelement
US7663248B2 (en) 2004-10-14 2010-02-16 Infineon Technologies Ag Flip-chip component
DE102008038175A1 (de) * 2007-09-06 2010-02-25 Infineon Technologies Ag Halbleiteranordnung und Verfahren zur Herstellung von Halbleiteranordnungen
DE102008038175B4 (de) * 2007-09-06 2011-07-07 Infineon Technologies AG, 85579 Halbleiteranordnung und Verfahren zur Herstellung von Halbleiteranordnungen

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