DE3607093A1 - Elektronisches bauteil - Google Patents

Elektronisches bauteil

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DE3607093A1 DE19863607093 DE3607093A DE3607093A1 DE 3607093 A1 DE3607093 A1 DE 3607093A1 DE 19863607093 DE19863607093 DE 19863607093 DE 3607093 A DE3607093 A DE 3607093A DE 3607093 A1 DE3607093 A1 DE 3607093A1
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Description

DipL-Ing. ο C Q 7 Γ) Q Q
Rolf Charter ■ - JbU/USJ
Patentanwalt " T~
Rehlingenstraße 8 · Postfach 260
D-8900 Augsburg 31
Telefon 0821/36015+36016
Telex 53 3 275
Postscheckkonto: München Nr. 1547 89-801
9042/162 ch-ha Augsburg, den 4. März 1986
Neue deutsche Patentanmeldung
Anmelder: Smiths Industries Public Limited Company 765 Finchley Road
GB-London NW11 8DS Titel: Elektronisches Bauteil Beschreibung Elektronisches Bauteil
Die Erfindung betrifft ein elektronisches Bauteil nach dem Oberbegriff des Anspruches 1.
\\ Hikrochips werden üblicherweise auf einem Substrat angeordnet, das auf seiner Oberfläche und/oder im Inneren Leiterbahnen aufweist. Diese Leiterbahnen dienen der Herstellung der elektrischen Verbindungen zwischen den einzelnen Halbleiterbauteilen eines Chips, der elektrischen Verbindung zwischen mehreren Chips und der elektrischen Verbindung des elektronischen Bauteils mit anderen Schaltungen. Die Verbindung zwischen Substrat und Chip erfolgt durch Anschlußflächen auf den Leiterbahnen von Chip und Substrat.
Bei großen Schaltungen, wo eine entsprechende große Anzahl von Hikrochips verwendet werden, ist eine Vielzahl von Verbindungen zwischen den Mikrochips und dem Substrat notwendig, wodurch die Anzahl und die Länge der Leiterbahnen sehr groß wird. Hierdurch wird die Gefahr von Ausfällen oder Fehlfunktionen erhöht und üblicherweise auch die Arbeitsgeschwindigkeit eines solchen Bauteils vermindert.
f\ Es besteht die Aufgabe, das eingangs genannte elektronische Bauteil so zu verbessern, daß seine Leistungsfähigkeit erhöht wird, ohne daß damit eine Erhöhung der Anzahl der elektrischen Verbindungen zwischen Mikrochip und Substrat erhöht wird.
GeLöst wird diese Aufgabe durch die kennzeichnenden Merkmale des Anspruches 1. Vorteilhafte Ausgestaltungen sind den Unteransprüchen entnehmbar.
β Ausführungsbeispiele werden nachfolgend anhand der Zeichnungen näher erläutert. Es zeigen:
Fig. 1 einen Schnitt durch ein elektrisches Bauteil;
Fig. 2 einen Schnitt zwischen Substrat und einem Mikrochip zur Erläuterung der elektrischen Verbindung zwischen Substrat und Mikrochip;
Fig. 3 eine Draufsicht auf ein Substrat mit
einer Vielzahl darauf angeordneter Mikrochi ps;
Fig. 4 das Blockschaltbild einer Schaltung;
Fig. 5 ein Ausführungsbeispiel einer Anordnung zwischen zwei Mikrochips und einem Substrat und
Fig. 6 einen Schnitt durch eine weitere Ausführungsform des elektronischen Bauteils.
Die Figuren 1 bis 3 zeigen eine eLektronisehe Baugruppe 10, die in einem dichten Gehäuse 11 angeordnet ist, von weLchem steife VerbindungsLeitungen 12 abgehen, die die eLektrische Verbindung mit der eLektronischen Baugruppe 10 hersteLLen.
Die Baugruppe 10 umfasst ein rechteckiges SiLiciumsubstrat 20 und sechs integrierte Mikrochips 3OA, 3OB, 3OC, 3OX, 3OY und 3OZ, die mit dem Substrat verbunden sind. Die Größe der SubstratfLache ist größer aLs diejenige eines Chips. Die untere FLäche 21 des Substrats 20 ist mit dem Boden des Gehäuses 11 verbunden , bei spieLsweise durch einen wärmeLeitenden KLeber oder durch eine eutektische GoLd-SiLi eiumverbindung. Die obere FLäche 22 trägt ein Muster von aus ALuminium bestehenden Leiterbahnen, auf denen aus GoLd bestehende AnschLußfLachen 24 angeordnet sind, über diesen AnschLußfLachen 24 sind AnschLußfLachen 34 an der Unterseite 35 jedes Chips 30 angeordnet. Feine Drähte 31 verbinden die Leiterbahnen 23 auf der OberfLäche 22 des Substrats 20 mit den VerbindungsLeitungen 12. Die eLektrische Verbindung zwischen den KontaktanschLußfLachen 24 des Substrats und den AnschLußfLachen 34 eines Chips 30 erfoLgt durch eine Verbindungsschicht 25, die aus einem Lot, einem Leitenden Epoxidharz oder aus einem mit SiLber vermischten GLas besteht.
Die Bahnen 23 dienen dazu, sowohL die verschiedenen AnschLußfLachen 24 auf dem Substrat miteinander zu verbinden, aLs auch eine Verbindung herzusteLLen zwischen den verschiedenen Chips 30. Sie dienen weiterhin dazu, die AnschLußfLachen 24 auf der Substrat oberfLäche 22 zu verbinden mit aktiven HaLbLeiter-
bauteilen 50, die auf den Zeichnungen nur schematisch dargestellt und innerhalb des Substratkörpers angeordnet sind. Das Substrat 20 selbst ist also ein integrierter Chip mit mehreren miteinander verbundenen aktiven Ha Ib Leiterbauteilen, die in üblicher Weise durch Aufdampfen, Dotieren und Ätzen hergestellt werden. Diese Ha Ib LeiterbauteiIe 50 innerhalb des Substrats 20 sind nach den Erfordernissen, die die elektronische Baugruppe zu erfüllen hat, aufgebaut.
Im gezeigten Ausführungsbeispiel bestehen die Mikrochips 30 aus jeweils drei zueinander identischen Chips 3OA bis 3OC und 3OX bis 3OZ. Die Halbleiterbauteile 50 bilden drei logische Auswahleinheiten 50A, 5OB und 50C , von denen jede aus einer ÜberwachungsschaLtung 51 und einem ODER-Gatter 52 besteht, wie dies in den Figuren 3 und 4 dargestellt ist. Jede überwachungsschaltung 51 weist drei Eingänge auf, denen Ausgangssignale von jedem der drei Chips 3OA, 3OB und 3OC zugeführt werden. Jede überwachungsschaltung 51 weist einen einzigen Ausgang auf, der mit den Eingängen aller drei ODER-Gatter 52 verbunden ist. Der Ausgang jedes ODER-Gatters 52 ist mit einem der drei Chips 3OX, 3OY und 3OZ verbunden. Im Betrieb arbeiten die Überwachungsschaltungen 51 derart, daß dasjenige Eingangssignal nicht beachtet wird, das von den anderen beiden Eingangssignalen um einen bestimmten Schwellwert abweicht. Das Ausgangssignal entspricht dann denjenigen beiden Eingangssignalen, die näherungsweise gleich zu einander sind. Weist einer der Mikrochips 3OA bis 3OC eine Fehlfunktion auf, dann werden also seine Ausgangssignale ignoriert und es werden Ausgangssignale erzeugt, die von den beiden korrekt arbeitenden Mikrochips stammen.
3-
Es ist anzumerken, daß es sich vorstehend nur um ein Ausf üh rungsbei spi e L handelt,, die Erfindung also nicht darauf beschränkt ist, daß die HaLbLeiterbautei Ie 50 aus den vorgenannten Schaltungen bestehen. Bei diesen Schaltungen kann es sich um beliebige integrierte Schaltungen handeln. Weist das Substrat im wesentlichen die gleiche Größe wie der auf ihm angeordnete Mikrochip auf, dann ist es möglich, die Integrationsdichte zu verdoppeln im Vergleich zur Integrationsdichte eines einzelnen Hikrochips. Um dies auf konventionelle Weise zu erhalten, ist es erforderlich, zwei Hikrochips Seite an Seite auf einem Substrat anzuordnen, wobei Verbindungen hergestellt werden müssen zwischen jedem Mikrochip und den Leiterbahnen des Substrats. Dies führt dazu, daß die Länge und die Anzahl der Leiterbahnen und die Anzahl der Kontaktpunkte erhöht wird, was zu einer Erhöhung der Kapazität und zu einer Erhöhung der Gefahr von fehlerhaften oder schlechten Verbindungen führt.
Als Alternative kann das Substrat bezüglich seiner HalbleiterbauteiLe gleich aufgebaut sein wie der Mikrochip mit seinen in ihm integrierten Halbleiterbauteilen. Chip und Substrat sind also miteinander identisch, wodurch die Zuverlässigkeit der eLektronisehen Baugruppe 10 erhöht wird, da im FaLLe des Ausfalls eines Mikrochips das andere Chip die gLeiche Funktionen auszuführen vermag. Da die AnschLußflachen an den einander gegenüber Liegenden Oberflächen von Substrat und Mikrochip miteinander fLuchten müssen, ist es mögLich, das Muster der AnschLußfLachen auf Mikrochip und Substrat zueinander gLeich auszuführen. Dies erhöht die Herste ILkosten nur unwesentlich, da die gleichen Masken sowohl zur Herstellung des Chips
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aLs auch zur HersteLLung des Substrats verwendet werden können, wenn diese Masken umgedreht werden. Auf diese Weise entstehen zueinander spiegeLbiLd Li ehe Muster beim Substrat und beim Mikrochip, wenn diese gegeneinander Liegen. Bevorzugt ist das Substrat geringfügig größer aLs das auf ihm angeordnete Mikrochip, wodurch am Rand des Substrats KontaktfLachen entstehen/ die über den Rand des Mikrochips überstehen und die Verbindung mit anderen SchaLtungsbauteilen. Leitungen oder Drähten ermögLichen. Hierzu ist es LedigLich erforder Lich, daß für die HersteLLung des Substrats eine oder zwei Masken modifiziert werden.
Durch die HersteLLung von Mikrochips, in denen mehrere miteinander verbundene HaLbLeiterbauteiLe integriert sind, entstehen bei der oben beschriebenen Verfahrensweise Chippaare, bei denen die Chips spiegeLbiLd Lich zueinander aufgebaut sind.
Bei der Ausführungsform nach Fig. 5 dient ein konventioneLLes Substrat 200 dazu, die eLektrische Verbindungen zwischen zwei Mikrochips 201 und 202 herzustellen, die an den einander gegenüberliegenden Seiten des Substrats befestigt sind, derart, daß sie einander genau gegenüberliegen. Bei der vorerwähnten spiegelbildlichen Ausbildung fluchten die miteinander zu verbindenden Ansch lußfLachen der beiden Chips. Um die AnschLußf lachen der beiden Chips miteinander zu verbinden, werden meta I LpLattierte Durchgangsbohrungen 203 durch das Substrat geführt. Es sind auch andere, quer durch das Substrat 200 hindurchgehende Leiterbahnen möglich.
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Es ist mögLich, zwei oder mehrere Mikrochips miteinander zu verwenden, die nicht spezieLL so ausgebiLdet sind, daß sie zueinander kompatibel sind, da das Substrat aktive HaLb LeiterbauteiLe in sich aufweisen kann, die bewirken, daß der Ausgang des einen Mikrochips kompatibeL wird mit dem Eingang des weiteren Mikrochips. Auf diese Weise können standardisierte Mikrochips und spezieLL ausgeLegte Mikrochips frei miteinander gemischt werden, ohne daß es erforderLich ist, spezieLLe Mikrochips dazu zu verwenden, die KompatibiLität herzuste L Len.
Die eLektronisehe Baugruppe kann auf unterschied Liehe Weise im Gehäuse befestigt sein. Die Fig. 6 zeigt, daß das Substrat 20' oben Liegt und reLativ zu dem Gehäuse 11' so dimensioniert ist, daß es die Innenkanten des Gehäuses und damit die VerbindungsLeitungen 12' an diesen Innenkanten überLappt, wodurch die eLektrische Verbindung zwischen den Leiterbahnen 23 auf der SubstratoberfLache und den Leitungen 12' hergesteLLt wird.
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Claims (1)

  1. Ansprüche
    Elektronisches Bauteil mit mindestens einem Mikrochip mit mehreren miteinander verbundenen, integrierten Ha Ib Leiterbautei len, das an einer Oberfläche mehrere AnschLußfLachen aufweist, die mit AnschLußf lachen an der Oberfläche eines Substrats in Kontakt stehen, gegen den das Mikrochip. an Iiegt, dadurch gekennzei chnet, daß das Substrat (20) mehrere aktive, integrierte Halbleiterbauteile (50) aufweist, die mit Anschlußflächen (24) des Substrats (20) und damit mit denjenigen des Mikrochips (30) elektrisch verbunden sind.
    ELektronisches BauteiL nach Anspruch 1, dadurch gekennzeichnet, daß das Substrat (20) eine größere Fläche als das Mikrochip (30) aufwei st.
    3. Elektronisches Bauteil nach Anspruch 2, dadurch gekennzeichnet, daß das Substrat (20) elektrische Leiterbahnen (23) an demjenigen TeiL seiner Oberfläche aufweist, der über den Rand des Mikrochips (30) übersteht und die zur Herstellung äußerer elektrischer Verbindungen dienen.
    4. Elektronisches Bauteil nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß es mehrere auf einem Substrat (20) angeordnete Mikrochips (30) aufweist.
    5. Elektronisches Bauteil nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet,
    daß die im Mikrochip (30) integrierten HalbLeiterbauteiLe und die im Substrat (20) integrierten HaLb LeiterbauteiLe (50) im wesentLichen die gLeichen Funktionen ausführen.
    6. ELektronisches Bauteil nach Anspruch 5, dadurch gekennzeichnet, daß das Integrationsmuster des Mikrochips (30) im wesentlichen ein Spiegelbild des Integrationsmusters im Substrat (20) darstellt.
    7. Elektronisches Bauteil nach Anspruch 4, dadurch gekennzei chnet, daß die HaLbleiterbautei Le (50), die im Substrat (20) integriert sind, eine überwachungsschaltung (51) mit Hehrheitsauswahl bilden, die mit mehreren Mikrochips (30) verbunden ist.
    8. Elektronisches BauteiL nach Anspruch 5, dadurch gekennzei chnet, daß das Integrationsmuster und das Muster der Anschlußflächen von Substrat (20) und Mikrochip (30) zueinander spiegelbildlich sind und Substrat (20) und Mikrochip (30) mit ihren Ansch lußfLachen (24, 34) gegeneinander liegen.
    9. Elektronisches Bauteil nach Anspruch 8, dadurch gekennzei chnet, daß zwischen Substrat (20) und Mikrochip (30) ein weiteres Substrat (200) angeordnet ist, durch das elektrische Leiter (203) hindurchgehen, die die AnschLußfLachen (24, 34) miteinander verbinden.
    10. Elektronisches Bauteil nach einem der Ansprüche
    1 bis 9, dadurch gekennzei chnet, daß das Substrat (20) aus Silicium besteht.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4317570A1 (de) * 1992-05-28 1993-12-16 Fujitsu Ltd Halbleiteranordnung und Verfahren zur Herstellung derselben
DE4225138A1 (de) * 1992-07-30 1994-02-03 Daimler Benz Ag Multichipmodul und Verfahren zu dessen Herstellung
US5902118A (en) * 1994-07-05 1999-05-11 Siemens Aktiengesellschaft Method for production of a three-dimensional circuit arrangement

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5021869A (en) * 1988-12-27 1991-06-04 Hewlett-Packard Company Monolithic semiconductor chip interconnection technique and arrangement

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1112992A (en) * 1964-08-18 1968-05-08 Texas Instruments Inc Three-dimensional integrated circuits and methods of making same
US3879839A (en) * 1973-06-04 1975-04-29 Ibm Method of manufacturing multi-function LSI wafers
FR2471048A1 (fr) * 1979-12-07 1981-06-12 Silicium Semiconducteur Ssc Structure et procede de montage d'un composant semi-conducteur principal et d'un circuit auxiliaire
GB2117564B (en) * 1982-03-26 1985-11-06 Int Computers Ltd Mounting one integrated circuit upon another

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4317570A1 (de) * 1992-05-28 1993-12-16 Fujitsu Ltd Halbleiteranordnung und Verfahren zur Herstellung derselben
US5705425A (en) * 1992-05-28 1998-01-06 Fujitsu Limited Process for manufacturing semiconductor devices separated by an air-bridge
DE4225138A1 (de) * 1992-07-30 1994-02-03 Daimler Benz Ag Multichipmodul und Verfahren zu dessen Herstellung
US5902118A (en) * 1994-07-05 1999-05-11 Siemens Aktiengesellschaft Method for production of a three-dimensional circuit arrangement

Also Published As

Publication number Publication date
IT1188581B (it) 1988-01-20
IT8619667A1 (it) 1987-09-07
GB8506714D0 (en) 1985-04-17
IT8619667A0 (it) 1986-03-07
FR2579022A1 (fr) 1986-09-19
GB8605664D0 (en) 1986-04-16
GB2172429A (en) 1986-09-17
JPS61214549A (ja) 1986-09-24

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