JPS61214549A - 電子回路アセンブリ - Google Patents
電子回路アセンブリInfo
- Publication number
- JPS61214549A JPS61214549A JP61056113A JP5611386A JPS61214549A JP S61214549 A JPS61214549 A JP S61214549A JP 61056113 A JP61056113 A JP 61056113A JP 5611386 A JP5611386 A JP 5611386A JP S61214549 A JPS61214549 A JP S61214549A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- die
- electronic circuit
- circuit assembly
- dice
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5382—Adaptable interconnections, e.g. for engineering changes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
- H01L23/147—Semiconductor insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05568—Disposition the whole external layer protruding from the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05573—Single external layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Burglar Alarm Systems (AREA)
- Coupling Device And Connection With Printed Circuit (AREA)
- Emergency Protection Circuit Devices (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数の能動半導体装置と、前記半導体装置と
接続された複数の接触パッドとを備える少くとも１個の
集積回路ダイス、および前記ダイスに対して上下に配設
されると共に、前記ダイスの接触パッドと接触する複数
の接触パッドを備える基板部材から成る電子回路アセン
ブリに関する。
接続された複数の接触パッドとを備える少くとも１個の
集積回路ダイス、および前記ダイスに対して上下に配設
されると共に、前記ダイスの接触パッドと接触する複数
の接触パッドを備える基板部材から成る電子回路アセン
ブリに関する。
従来のこの種基板は、その表面全体または内部に延び、
ダイスの接触パッド、またはダイス装着パッケージのビ
ンと接続された導電トラックを備える多層回路板であり
、外部回路と接続され、１個以上のダイスを支持すると
共にダイス間を接続する。
ダイスの接触パッド、またはダイス装着パッケージのビ
ンと接続された導電トラックを備える多層回路板であり
、外部回路と接続され、１個以上のダイスを支持すると
共にダイス間を接続する。
大型の回路アセンブリを要する場合には、これにみあっ
た多数のダイスを必要とし、これに付随して、ダイスと
基板との接続箇所が増大すると共に、導電トラックも長
くなり、その結果、アセンブリの故障または誤動作の危
険性が高くなり１作動速度も低下する。
た多数のダイスを必要とし、これに付随して、ダイスと
基板との接続箇所が増大すると共に、導電トラックも長
くなり、その結果、アセンブリの故障または誤動作の危
険性が高くなり１作動速度も低下する。
本発明は、上記の点に関して改良された電子回路アセン
ブリを提供することを目的としている。
ブリを提供することを目的としている。
本発明の第１実施例によると、基板内に集積され、かつ
基板の接触パッドと接続されて、ダイスの装置と基板の
装置とを接続できるようにした複数の能動半導体装置を
設けることを特徴とする、上記の型の電子回路アセンブ
リが提供されている。
基板の接触パッドと接続されて、ダイスの装置と基板の
装置とを接続できるようにした複数の能動半導体装置を
設けることを特徴とする、上記の型の電子回路アセンブ
リが提供されている。
能動半導体装置を備える基板、すなわち別の集積回路ダ
イス上に、直に集積回路ダイスを設ければ、装置間のバ
スを短縮できる。本発明の構成により、さらにコンパク
トな回路アセンブリが得られる。
イス上に、直に集積回路ダイスを設ければ、装置間のバ
スを短縮できる。本発明の構成により、さらにコンパク
トな回路アセンブリが得られる。
基板の表面積が、ダイスより大きく、その一部に、ダイ
スから突出して、外部装置と接続する導電素子が設けら
れている。
スから突出して、外部装置と接続する導電素子が設けら
れている。
基板上には、複数のダイスが配設されており、集積回路
ダイスの装置と基板の半導体装置とは、実質的に同一機
能を果たすように接続された、各回路で接続される。集
積回路ダイスの集積パターンは、実質的に基板の集積パ
ターンの鏡像である。
ダイスの装置と基板の半導体装置とは、実質的に同一機
能を果たすように接続された、各回路で接続される。集
積回路ダイスの集積パターンは、実質的に基板の集積パ
ターンの鏡像である。
基板内に集積された複数の能動半導体装置は。
ダイスを選別するボータ（ｖｏｔａｒ）回路を形成する
ように接続されている。
ように接続されている。
本発明の第２実施例によると１表面に、それぞれ接触パ
ッドを備える第１、第２集積回路ダイスから成る電子回
路アセンブリであって、第１ダイスの集積回路パターン
が、実質的に第２ダイスの集積パターンの鏡像であり、
前記雨ダイスが、前記接触パッドが相互整合するように
、上下に対面配設されていることを特徴とするアセンブ
リが提供されている。
ッドを備える第１、第２集積回路ダイスから成る電子回
路アセンブリであって、第１ダイスの集積回路パターン
が、実質的に第２ダイスの集積パターンの鏡像であり、
前記雨ダイスが、前記接触パッドが相互整合するように
、上下に対面配設されていることを特徴とするアセンブ
リが提供されている。
基板は、２個のダイスで挾まれ、基板に導電バスを通す
ことにより、両ダイスの接触パッドを相互接続する。基
板はシリコン製である。
ことにより、両ダイスの接触パッドを相互接続する。基
板はシリコン製である。
次に、添付図面を参照して、本発明の実施例の詳細を説
明する。
明する。
第１図乃至第３図に示すように、電子回路アセンブリ（
１０）は、密封型外パッケージ（１１）に収容されてお
り、該パッケージからは、外部装置との接続に使用され
る剛性の接続リードＭ（１２）が突出している。
１０）は、密封型外パッケージ（１１）に収容されてお
り、該パッケージからは、外部装置との接続に使用され
る剛性の接続リードＭ（１２）が突出している。
アセンブリ（１０）は、矩形のシリコン基板（２０）
。
。
および該基板と接続された６個の集積回路ダイス（３０
Ａ） （３０Ｂ） （３０Ｃ） （３０Ｘ） （３０Ｙ
）および（３０２）カら成っており、基板の表面積は、
ダイスより大きい。
Ａ） （３０Ｂ） （３０Ｃ） （３０Ｘ） （３０Ｙ
）および（３０２）カら成っており、基板の表面積は、
ダイスより大きい。
基板の下面（２１）は、熱伝導性接着材、または金／シ
リコン共晶結合材等により、パッケージ（１１）床面に
固定されている。同じく上面（２２）には、アルミニウ
ムトラック（２３）パターンが設けられ。
リコン共晶結合材等により、パッケージ（１１）床面に
固定されている。同じく上面（２２）には、アルミニウ
ムトラック（２３）パターンが設けられ。
その上には、ダイス下面（３５）の対応する接触パッド
（３４）の下側に位置するように、金製の接触パッド（
２４）が形成されている。細線（３１）は、トラック（
２３）とリード線（１２）とを相互に接続する。
（３４）の下側に位置するように、金製の接触パッド（
２４）が形成されている。細線（３１）は、トラック（
２３）とリード線（１２）とを相互に接続する。
はんだボール法、導電性エポキシ、または銀充てんガラ
スを用いた結合部（２５）で、接触パッド（２４）と（
３４）とを接続する。
スを用いた結合部（２５）で、接触パッド（２４）と（
３４）とを接続する。
トラック（２３）は、基板上のパッド（２４）を相互接
続することにより、ダイス（３０）を相互に接続すると
共に、パッド（２４）と、基板（２０）本体に埋設され
た能動半導体装置（５０）（概略のみを図示する）とを
、相互接続する− この点で、基板（２０）は、従来の付着、ドーピングお
よびエツチング法で形成された能動半導体装置を内蔵す
る集積回路ダイスである。
続することにより、ダイス（３０）を相互に接続すると
共に、パッド（２４）と、基板（２０）本体に埋設され
た能動半導体装置（５０）（概略のみを図示する）とを
、相互接続する− この点で、基板（２０）は、従来の付着、ドーピングお
よびエツチング法で形成された能動半導体装置を内蔵す
る集積回路ダイスである。
装置（５０）は用途に、応じて種々の形状にできる。
本実施例では、ダイス（３０）は、２組の同型ダイス（
３０Ａ）乃至（３０Ｃ）および（３０Ｘ）乃至（３０２
）テ構成され、装置（５０）は、第３図および第４図に
示すように、それぞれボータ回路（５１）とＯＲゲート
（５２）とを備える３個の選択理論ユニット（５０Ａ）
（５０Ｂ）および（ＳＯＣ）で構成されている。
３０Ａ）乃至（３０Ｃ）および（３０Ｘ）乃至（３０２
）テ構成され、装置（５０）は、第３図および第４図に
示すように、それぞれボータ回路（５１）とＯＲゲート
（５２）とを備える３個の選択理論ユニット（５０Ａ）
（５０Ｂ）および（ＳＯＣ）で構成されている。
各ボータ回路（５１）は、各ダイス（３０Ａ） （３０
Ｂ）および（３０Ｃ）から、出力信号を受信するように
接続された３個の入力端と、各ＯＲゲート（５２）の−
側入力端に送電する１個の出力端とを有しており、ＯＲ
ゲート（５２）ノ出力端は、各ダイＸ （３０Ｘ） （
３０Ｙ）および（３０２）に接続されている。
Ｂ）および（３０Ｃ）から、出力信号を受信するように
接続された３個の入力端と、各ＯＲゲート（５２）の−
側入力端に送電する１個の出力端とを有しており、ＯＲ
ゲート（５２）ノ出力端は、各ダイＸ （３０Ｘ） （
３０Ｙ）および（３０２）に接続されている。
作動時、ボータ回路（５１）は、所定閾値を越えて。
２つの入力信号と異なる入力を拒否し、はぼ同一の２つ
の入力信号に基づいて、出力信号を出す。
の入力信号に基づいて、出力信号を出す。
このように、ダイス（３０Ａ）乃至（３０Ｃ）の一つが
誤動作すると、該ダイスは単離され、正常なダイスに基
づいて、後続部品に信号を送る。
誤動作すると、該ダイスは単離され、正常なダイスに基
づいて、後続部品に信号を送る。
本発明は、基板にボータ回路を設けることに限定されず
、基板内の能動半導体装置を相互接続することにより、
従来型集積回路を形成できる。
、基板内の能動半導体装置を相互接続することにより、
従来型集積回路を形成できる。
基板と、基板上の集積回路ダイスとが、実質的に同一寸
法である場合は、集積規模を、ダイスだけで得られるも
のの倍にできる。
法である場合は、集積規模を、ダイスだけで得られるも
のの倍にできる。
従来手段で、同一の集積規模を達成するには、基板に２
個のダイスを並列に配し、各ダイスと導電トラックとの
間に形成された接続部で、相互接続する必要がある。そ
の結果、各ダイス間の装置をつなぐバスが長くなるばか
りでなく、キャパシタンスを増大するべく、相互接続部
をふやさなければならず、接合不良からくる誤動作の危
険性が高まる。
個のダイスを並列に配し、各ダイスと導電トラックとの
間に形成された接続部で、相互接続する必要がある。そ
の結果、各ダイス間の装置をつなぐバスが長くなるばか
りでなく、キャパシタンスを増大するべく、相互接続部
をふやさなければならず、接合不良からくる誤動作の危
険性が高まる。
別の実施例では、基板に、回路上のチップと実質的に同
じ回路を埋設する。
じ回路を埋設する。
このようにすると、チップと基板とが、ある程度、冗長
性がある二重アセンブリを形成できるため、一方の回路
が故障しても、他方の回路で同一機能を果たせる。
性がある二重アセンブリを形成できるため、一方の回路
が故障しても、他方の回路で同一機能を果たせる。
基板とダイスの対向面の結合パッドを、互いに整合させ
る必要性から、基板とダイス上のパッドパターンをそろ
えることはできないが、反転させれば、ダイス形成用マ
スクで、基板も形成できるため、製造コストが大幅に増
大することはない。
る必要性から、基板とダイス上のパッドパターンをそろ
えることはできないが、反転させれば、ダイス形成用マ
スクで、基板も形成できるため、製造コストが大幅に増
大することはない。
このように、ダイスと基板とを対面配置すると、基板に
、ダイスの回路パターンと整合する鏡像回路パターンが
形成される。
、ダイスの回路パターンと整合する鏡像回路パターンが
形成される。
基板は、好適には、ダイスより若干大きく、ダイス縁部
から突出して、アセンブリと外部回路との相互接続を図
る接触パッドを備えている。この場合は、基板製造用マ
スクのうち、１．２個に、多少の修正を加えるだけで良
い。
から突出して、アセンブリと外部回路との相互接続を図
る接触パッドを備えている。この場合は、基板製造用マ
スクのうち、１．２個に、多少の修正を加えるだけで良
い。
従来のアセンブリでは、一方が他方の鏡像となるように
、集積回路ダイス対を形成すれば良い。
、集積回路ダイス対を形成すれば良い。
例えば、第５図に示すように、２個のダイス（２０１）
（２０２）を相互接続するだけの従来型基板（２００
）の場合は、２個のダイスを対面して互いに真上に位置
するように基板の両側に装着する。
（２０２）を相互接続するだけの従来型基板（２００
）の場合は、２個のダイスを対面して互いに真上に位置
するように基板の両側に装着する。
このような構成では１両ダイスの対応接触パッドが、互
いに整合しているため、基板にめっき透孔（２０３）そ
の他の導電バスを穿孔すると、相互接続が容品になり、
バス長さが短くなる。
いに整合しているため、基板にめっき透孔（２０３）そ
の他の導電バスを穿孔すると、相互接続が容品になり、
バス長さが短くなる。
基板には、１個のダイスの出力と、他のダイスの入力と
を互換し得るように配設された能動半導体装置が組み込
まれているため、互換性のある２個以上の集積回路と、
特性ダイスとを、自由に組み合わせたり、わずかの費用
で修正できる。
を互換し得るように配設された能動半導体装置が組み込
まれているため、互換性のある２個以上の集積回路と、
特性ダイスとを、自由に組み合わせたり、わずかの費用
で修正できる。
また、アセンブリは種々の要領で、パッケージに入れら
れる。
れる。
例えば、第６図に示すように、基板（２０’ ）を反転
させ、パッケージ（１１’）縁部で、リード線（１２’
）と重なると共に、基板表面の導電トラックがリード線
と直に接触するように、パッケージ（１１’）に対する
基板の相対寸法を選択する。
させ、パッケージ（１１’）縁部で、リード線（１２’
）と重なると共に、基板表面の導電トラックがリード線
と直に接触するように、パッケージ（１１’）に対する
基板の相対寸法を選択する。
本発明によると、集積回路を、基板上に直に配設するこ
とにより、装置間のバス長さを短縮できる共に、相互接
続箇所を減らせるため、よりコンパクトで５故障または
誤動作しにくい回路アセンブリを実現できる。
とにより、装置間のバス長さを短縮できる共に、相互接
続箇所を減らせるため、よりコンパクトで５故障または
誤動作しにくい回路アセンブリを実現できる。
第１図は、本発明の第１実施例によるアセンブリの縦断
面図である。 第２図は、第１図の部分拡大図である。 第３図は、基板の回路構成の部分概略図である。 第４図は、本発明のアセンブリの概略的回路図である。 第５図は、本発明の第２実施例によるアセンブリの縦断
面図である。 第６図は、アセンブリの別の例の縦断側面図である。 （１０）電子回路アセンブリ （１１） （１１’ ）パッケージ （１２） （
１２’ ）リード線（２０） （２０”）基板
（２１）基板下面（２２）基板上面
（２３） トラック（２４）接触パッド （２
５）接合部（３０）集積回路ダイス （３１）細線
（３４）接触パッド （３５）ダイス下側（５
０）半導体装置 （５０Ａ）〜（５０Ｃ）選択理論ユニット（２００）基
板 （２０１）（２０２）ダイス（２０
３）透孔 −゛″＋−
面図である。 第２図は、第１図の部分拡大図である。 第３図は、基板の回路構成の部分概略図である。 第４図は、本発明のアセンブリの概略的回路図である。 第５図は、本発明の第２実施例によるアセンブリの縦断
面図である。 第６図は、アセンブリの別の例の縦断側面図である。 （１０）電子回路アセンブリ （１１） （１１’ ）パッケージ （１２） （
１２’ ）リード線（２０） （２０”）基板
（２１）基板下面（２２）基板上面
（２３） トラック（２４）接触パッド （２
５）接合部（３０）集積回路ダイス （３１）細線
（３４）接触パッド （３５）ダイス下側（５
０）半導体装置 （５０Ａ）〜（５０Ｃ）選択理論ユニット（２００）基
板 （２０１）（２０２）ダイス（２０
３）透孔 −゛″＋−
Claims (1)
- 【特許請求の範囲】 〔１〕複数の能動半導体装置と、表面に形成され、前記
装置と接続された複数の接触パッドとを備える少くとも
１個の集積回路ダイス、および表面に複数の接触パッド
を備える基板部材から成り、前記基板の接触パッドと、
前記ダイスの接触パッドとが接触するように、前記ダイ
スと基板とを互いに上下に配設した電子回路アセンブリ
であって、 基板（２０）が、前記基板内で集積され、その接触パッ
ド（２４）と接続することにより、ダイス（３０）の装
置と接続できるようにした複数の能動半導体装置（５０
）を備えることを特徴とする電子回路アセンブリ。 〔２〕基板（２０）の表面積が、ダイス（３０）より大
きいことを特徴とする特許請求の範囲第〔１〕項に記載
の電子回路アセンブリ。 〔３〕基板（２０）が、その表面部に、ダイス（３０）
から突出して外部装置と接続される導電素子（２３）を
有することを特徴とする特許請求の範囲第〔２〕項に記
載の電子回路アセンブリ。 〔４〕アセンブリが、基板（２０）上に配設された複数
のダイス（３０）を備えることを特徴とする特許請求の
範囲第〔１〕項乃至第〔３〕項のいずれかに記載の電子
回路、アセンブリ。 〔５〕ダイス（３０）の半導体装置と、前記基板の半導
体装置（５０）とが、実質的に同一機能を果たすように
配列された各回路で接続されていることを特徴とする特
許請求の範囲第〔１〕項乃至第〔４〕項のいずれかに記
載の電子回路アセンブリ。 〔６〕ダイス（３０）の集積パターンが、実質的に、基
板（２０）の集積パターンの鏡像であることを特徴とす
る特許請求の範囲第〔５〕項に記載の電子回路アセンブ
リ。 〔７〕複数の能動半導体装置（５０）が、ボータ回路（
５１）を形成するように接続され、かつ前記ボータ回路
は、前記ダイスを選別するように接続されていることを
特徴とする特許請求の範囲第〔４〕項に記載の電子回路
アセンブリ。 〔８〕表面に、それぞれ接触パッドを備える第１および
第２集積回路ダイスから成る電子回路アセンブリであっ
て、第１ダイス（２０１）の集積パターンが、実質的に
、第２ダイス（２０２）集積パターンの鏡像であり、前
記２個のダイスが、前記接触パッドが互いに整合するよ
うに、上下に対面配設されていることを特徴とする電子
回路アセンブリ。 〔９〕アセンブリが、さらに、前記ダイス（２０１）（
２０２）に挾まれた基板（２００）から成り、前記基板
に穿設された導電バス（２０３）によって、前記ダイス
の接触パッドを相互接続するようになっていることを特
徴とする特許請求の範囲第〔８〕項に記載の電子回路ア
センブリ。 〔１０〕基板（２０）が、シリコン製であることを特徴
とする特許請求の範囲第〔１〕項乃至第〔７〕項のいず
れかに記載の電子回路アセンブリ。 〔１１〕基板（２００）が、シリコン製であることを特
徴とする特許請求の範囲第〔８〕項または第〔９〕項に
記載の電子回路アセンブリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8506714 | 1985-03-15 | ||
| GB858506714A GB8506714D0 (en) | 1985-03-15 | 1985-03-15 | Electronic circuit assemblies |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61214549A true JPS61214549A (ja) | 1986-09-24 |
Family
ID=10576034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61056113A Pending JPS61214549A (ja) | 1985-03-15 | 1986-03-15 | 電子回路アセンブリ |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JPS61214549A (ja) |
| DE (1) | DE3607093A1 (ja) |
| FR (1) | FR2579022A1 (ja) |
| GB (2) | GB8506714D0 (ja) |
| IT (1) | IT1188581B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5021869A (en) * | 1988-12-27 | 1991-06-04 | Hewlett-Packard Company | Monolithic semiconductor chip interconnection technique and arrangement |
| JPH05335529A (ja) * | 1992-05-28 | 1993-12-17 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| DE4225138A1 (de) * | 1992-07-30 | 1994-02-03 | Daimler Benz Ag | Multichipmodul und Verfahren zu dessen Herstellung |
| DE59510807D1 (de) * | 1994-07-05 | 2003-11-20 | Infineon Technologies Ag | Verfahren zur herstellung einer dreidimensionalen schaltungsanordnung |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1112992A (en) * | 1964-08-18 | 1968-05-08 | Texas Instruments Inc | Three-dimensional integrated circuits and methods of making same |
| US3879839A (en) * | 1973-06-04 | 1975-04-29 | Ibm | Method of manufacturing multi-function LSI wafers |
| FR2471048A1 (fr) * | 1979-12-07 | 1981-06-12 | Silicium Semiconducteur Ssc | Structure et procede de montage d'un composant semi-conducteur principal et d'un circuit auxiliaire |
| GB2117564B (en) * | 1982-03-26 | 1985-11-06 | Int Computers Ltd | Mounting one integrated circuit upon another |
-
1985
- 1985-03-15 GB GB858506714A patent/GB8506714D0/en active Pending
-
1986
- 1986-03-05 DE DE19863607093 patent/DE3607093A1/de not_active Withdrawn
- 1986-03-07 GB GB08605664A patent/GB2172429A/en not_active Withdrawn
- 1986-03-07 IT IT19667/86A patent/IT1188581B/it active
- 1986-03-11 FR FR8603549A patent/FR2579022A1/fr not_active Withdrawn
- 1986-03-15 JP JP61056113A patent/JPS61214549A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| DE3607093A1 (de) | 1986-09-18 |
| IT1188581B (it) | 1988-01-20 |
| GB8605664D0 (en) | 1986-04-16 |
| FR2579022A1 (fr) | 1986-09-19 |
| GB2172429A (en) | 1986-09-17 |
| IT8619667A1 (it) | 1987-09-07 |
| IT8619667A0 (it) | 1986-03-07 |
| GB8506714D0 (en) | 1985-04-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5905639A (en) | Three-dimensional component stacking using high density multichip interconnect decals and three-bond daisy-chained wedge bonds | |
| US7468551B2 (en) | Multiple chips bonded to packaging structure with low noise and multiple selectable functions | |
| US5426566A (en) | Multichip integrated circuit packages and systems | |
| US4860087A (en) | Semiconductor device and process for producing the same | |
| US5841191A (en) | Ball grid array package employing raised metal contact rings | |
| EP0782191A2 (en) | Multi-level stacked integrated-circuit-chip assembly | |
| JP3558595B2 (ja) | 半導体チップ，半導体チップ群及びマルチチップモジュール | |
| JP2003110084A (ja) | 半導体装置 | |
| US6368894B1 (en) | Multi-chip semiconductor module and manufacturing process thereof | |
| JPH01157561A (ja) | マルチプレーンチップ組立体 | |
| JP2003060153A (ja) | 半導体パッケージ | |
| US6340839B1 (en) | Hybrid integrated circuit | |
| US4789776A (en) | IC card | |
| JPS61214549A (ja) | 電子回路アセンブリ | |
| JPH0554697B2 (ja) | ||
| JPH05109977A (ja) | 半導体装置 | |
| US6046901A (en) | Support structure, electronic assembly | |
| JPS62111457A (ja) | マルチチツプパツケ−ジ | |
| JP2830793B2 (ja) | マルチチップモジュール | |
| JP2001156249A (ja) | 集積回路アセンブリ | |
| JPH05190764A (ja) | 半導体装置 | |
| JPS6348128Y2 (ja) | ||
| JPS629654A (ja) | 集積回路装置実装パツケ−ジ | |
| JPH0648873Y2 (ja) | マルチチップ実装構造 | |
| JPH0227758A (ja) | 集積回路装置 |