JPH10112478A - ボールグリッドアレイ半導体装置及びその実装方法 - Google Patents
ボールグリッドアレイ半導体装置及びその実装方法Info
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- JPH10112478A JPH10112478A JP26471596A JP26471596A JPH10112478A JP H10112478 A JPH10112478 A JP H10112478A JP 26471596 A JP26471596 A JP 26471596A JP 26471596 A JP26471596 A JP 26471596A JP H10112478 A JPH10112478 A JP H10112478A
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Abstract
に発生する反りを矯正し、電気的接続が良好なBGA半
導体装置の実装方法を提供する。 【解決手段】 BGA半導体装置1を実装基板2に実装
するBGA半導体装置1の実装方法において、はんだバ
ンプ10の高さよりも若干高く、少なくともBGA半導
体装置1の4角と実装基板2とを接合する接着剤11を
形成する。そして、この接着剤11を硬化させたのち、
これを支持柱にして加熱処理を施し、はんだバンプ10
をリフローする。このとき、加熱処理により発生しよう
とする反りが接着剤11で矯正されるので、反りの影響
がない実装ができる。
Description
ールグリッドアレイ(以下、BGAという)半導体装置
及びその実装方法に関する。
ある。このBGAパッケージとは、回路配線を有する配
線基板に半導体チップを搭載し、回路配線と半導体チッ
プをAuワイヤー等で電気的に接続したのち、封止樹脂
で半導体チップ及びAuワイヤーを封止したものを示
し、また、配線基板の裏面には半導体チップと電気的に
接続された複数の電極が設けられており、この電極上に
はんだバンプを形成して外部電極としている。
に対向する電極を有する実装基板上に位置決めして搭載
し、BGAパッケージ及び実装基板を加熱することによ
りはんだバンプをリフローして配線基板裏面の電極と実
装基板上の電極とを接続するという半導体装置の実装方
法が知られている。
プをリフローする際の加熱により配線基板や封止樹脂が
熱膨張する。しかしながら、配線基板と封止樹脂の熱膨
張率が異なるため、BGAパッケージに反りが発生して
しまう。この反りのために、はんだバンプが実装基板の
電極から離れて電気的接続不良が発生したり、又は、は
んだバンプが押しつぶされ他のはんだバンプと接触して
しまい、ショートするなどの不都合が発生するという問
題がある。
ージに発生する反りを抑制し、電気的接続が良好なBG
A半導体装置の実装方法を提供することを目的とする。
め、以下の技術的手段を採用する。請求項1乃至5に記
載の発明においては、裏面にはんだバンプ(10)を有
するボールグリッドアレイパッケージ(1)を、実装基
板(2)に実装するBGA半導体装置の実装方法であっ
て、BGAパッケージ(1)と実装基板(2)とを接合
する接着剤(11)を形成して、この接着剤(11)に
よりBGAパッケージ(1)を固定して加熱処理を施
し、はんだバンプ(10)をリフローすることを特徴と
する。具体的には、例えば、請求項3に示すように接着
剤(11)は、BGAパッケージ(1)の外周部と実装
基板(2)とを接合するように形成したり、又は請求項
4に示すようにBGAパッケージ(1)の少なくとも4
角と実装基板(2)とを接合するように形成したりでき
る。
に実装するに際して、これらを加熱処理してはんだバン
プ(10)をリフローする。このときの加熱処理におい
て、封止樹脂(7)及び配線基板(3)の熱膨張係数が
相違するため、BGAパッケージ(1)に反りが発生し
ようとする。しかし、接合部材によりBGAパッケージ
(1)と実装基板(2)を固定しているため、BGAパ
ッケージ(1)に反りが発生しようとすると、それを抑
制して発生しないようにできる。従って、大きな反りの
発生に伴って発生するショートや電気的接続不良を解消
することができる。
(11)の高さを管理するスペーサー(13)を接着剤
(11)の中に混入していることを特徴とする。BGA
パッケージ(1)を実装基板(2)に実装するに際し
て、例えばBGAパッケージ(1)を上方から加圧し実
装基板(2)との間隔を少なくするとき等においては接
着剤(11)の高さに変化を及ぼす場合がある。このよ
うに、接着剤(11)にスペーサー(13)を混入する
ことにより接着剤(11)の高さを容易に管理すること
ができる。
は、BGAパッケージ(1)を、実装基板(2)に実装
するBGA半導体装置の実装方法であって、BGAパッ
ケージ(1)を実装基板(2)上に位置決め配置したの
ち、BGAパッケージ(1)の上方から接着剤(11)
を塗布することを特徴とし、請求項1と同様の効果が得
られる。
(11)を硬化させる工程は、はんだバンプ(10)を
リフローする工程と同一工程にて行うことを特徴とす
る。このように、はんだバンプ(10)をリフローする
際の加熱処理と同一工程において接着剤(11)を硬化
させるため、工程数を少なくすることができる。
について説明する。 (第1実施形態)本発明の一実施形態におけるBGAパ
ッケージ1を実装基板2に搭載して、BGA半導体装置
を完成させたときの断面図を図1に示す。このBGAパ
ッケージ1は公知の方法により形成され、図1に示すよ
うに、BGAパッケージ1には複数の回路配線を有する
配線基板3上に複数の電極を有する半導体チップ4が搭
載されており、この半導体チップ4の電極と回路配線と
がそれぞれAuワイヤー5及びワイヤーボンディングパ
ッド6を介して電気的に接続されている。
及びワイヤーボンディングパッド6が封止樹脂7で封止
されている。配線基板3のうち、半導体チップ4が搭載
された面と反対の面には半導体チップ4と電気的に接続
された複数の電極8が形成されている。実装基板2には
配線基板3に設けられた複数の電極8と対応するように
配置された複数の電極9が設けられている。そして、こ
れらの電極8、9を対向させた状態でBGAパッケージ
1は実装基板2の上に搭載されており、BGAパッケー
ジ1と実装基板2の間にはこれらの電極8、9を電気的
に接続するはんだバンプ10が配設されている。そし
て、このはんだバンプ10より外側にあるのは硬化した
接着剤11であり、BGAパッケージ1と実装基板2に
付着している。
図である。図2に示すように、BGAパッケージ1の内
側には、はんだバンプ10がアレイ状に複数配設されて
いる。そして、BGAパッケージ1の4角には接着剤
(接合部材)11が塗布されている。このBGAパッケ
ージ1は、外形が30×30mmの正方形である。な
お、配線基板3はガラスエポキシにて形成されており、
このガラスエポキシは例えば熱膨張係数αが17×10
-6/°Cのものを用いる。また、封止樹脂7はレジンに
て形成されており、このレジンは例えば熱膨張係数αが
10×10-6〜14×10-6/°Cのものを用いる。
置の実装方法について説明する。図3(a)〜(d)
に、この実装方法を表す手順図を示す。まず、図3
(a)に示すように、実装基板2に形成された電極の上
に印刷手法により約150μmの高さのクリーム状のは
んだペースト12を印刷する。次に、図3(b)に示す
ように、実装基板2のうち、BGAパッケージ1の4角
に対応する位置に接着剤塗布部2aを印しておき、この
接着剤塗布部2aにディスペンス手法により熱硬化性の
アクリル系接着剤11を塗布する。このとき、接着剤1
1は上方から見て接着剤塗布部2aからはみ出しがない
ようにし、実装基板2上のBGAパッケージ1のすぐ近
くに他の部品を配置する場合等の妨げにならないように
する。
複数の電極それぞれに、高さ約500μmのはんだバン
プ10を配設しておき、図3(c)に示すように、BG
Aパッケージ1を実装基板2上に、これらそれぞれに形
成された電極の位置が合うように位置決めして搭載す
る。このとき、BGAパッケージ1を上方から加圧する
ため、図4に示すように、沈み込み高さSにおけるはん
だバンプ10がはんだペースト12に沈み込んだ状態に
なる。なお、このときの加圧を強めにすると、沈み込み
高さSは略はんだペースト12の厚さとなり、BGAパ
ッケージ1と実装基板2の間隔のバラツキが軽減でき、
また、初期的な反りを加圧により抑制することができ
る。
BGAパッケージ1に接着剤11を十分に付着させる必
要があるため、接着剤11の粘度を調整するなどして接
着剤11の高さを、はんだバンプ10とはんだペースト
12を合わせた高さよりも若干高くしている。例えば、
実装前におけるはんだバンプ10の高さが約500μ
m、はんだペースト12の高さが約150μmであれ
ば、接着剤11の高さは650μm以上の高さにしてい
る。
を硬化炉にて約150度の温度で加熱処理を施し、接着
剤11を硬化させる。これにより、BGAパッケージ1
と実装基板2とが所定の間隔で接着固定される。なお、
この接着剤11は常温硬化するものを用いて加熱処理を
省いても良い。その後、リフロー炉にてさらに加熱処理
を施し、はんだバンプ10のリフロー温度(183度)
に達するとはんだバンプ10が溶け出す。そして、はん
だバンプ10は、はんだペースト12と混ざり合って一
体となり、図3(d)に示すようにBGAパッケージ1
及び実装基板2に形成された電極8、9が電気的に接続
され、BGA半導体装置が完成する。
及び配線基板3が熱膨張する。そして、これらの熱膨張
係数αが相違するため、温度上昇と共にBGAパッケー
ジ1に反りが発生する。例えば、本実施形態におけるB
GAパッケージ1のみをはんだバンプ10のリフロー温
度以上に加熱した場合、熱膨張係数αの関係から下に凸
になるような形で約250〜500μmの反りが発生す
る。
BGAパッケージ1と実装基板2を固定すると、接着剤
11が固定された以後はBGAパッケージ1に反りが発
生しようとすると、それを抑制して発生させないように
できる。ところで、このとき反りが発生すると、発生し
た反りによってBGAパッケージ1の中央部のはんだバ
ンプ10が押しつぶされてはんだバンプ10同士が接触
し、BGAパッケージ1がショートしてしまう。あるい
は、発生した反りによってBGAパッケージ1の外周部
近傍(例えば、BGAパッケージ1の4角)のはんだバ
ンプ10がはんだペースト12から離れてしまい、実装
基板2の電極から離れて接続不良を起こす。
てBGAパッケージ1と実装基板2を固定させることに
より上記不具合を解消することができる。また、接着剤
11は、この反りの影響が発生して上記した不具合が生
じる以前に硬化させる必要がある。具体的には、本実施
形態においてはBGAパッケージ1は、下に凸になるよ
う反りが発生しようとするため、BGAパッケージ1の
中央部のはんだバンプ10が押しつぶされてはんだバン
プ10同士が接触せず、BGAパッケージ1の外周部近
傍のはんだバンプ10がはんだペースト12から離れな
い程度、に反りを抑えることができるように接着剤11
を硬化させる必要がある。
ッケージ1の大きさの場合、反りが300μm以上発生
するとはんだバンプ10が潰れてしまい、また、はんだ
バンプがはんだペースト12に沈み込んだ沈み込み高さ
Sよりも大きい場合にははんだバンプ10がはんだペー
スト12から離れてしまう。つまり、はんだバンプ10
がはんだペースト12に沈み込んだ、沈み込み高さS以
下の反りであれば十分に上記不具合は発生しない。
剤11は約150度で硬化するため、BGAパッケージ
1の反りを上述した程度の反りに抑えることができる。
また、はんだバンプ10のリフロー温度は約183度で
あり、これを超える温度まで加熱するが、接着剤11が
硬化してからそれ以上の温度に至るまで、BGAパッケ
ージ1の反りを抑制することができる。 (第2実施形態)本実施形態におけるBGA半導体装置
を図5に示す。なお、これらの基本的構成は、図1にお
いて示される第1実施形態と同様であるため、異なる点
についてのみ説明する。
点は、配線基板3の材質が封止樹脂7の材質より熱膨張
係数αが小さいことと、接着剤11にスペーサー13を
混入していることである。つまり、配線基板3は、ガラ
スエポキシにて形成されており、このガラスエポキシは
例えば熱膨張係数αが13〜15×10-6/℃のものを
用いる。また、封止樹脂7はレジンにて形成されてお
り、このレジンは例えば熱膨張係数αが20×10-6/
℃のものを用いる。
ージ1の4角に塗布された接着剤には銅製で径が400
μmの球形上をしたスペーサー13が混入されている。
なお、BGAパッケージ1の外形は一辺が30mm、は
んだバンプ10の高さは500μm、はんだペースト1
2の高さは150μmであり、第1実施形態と同様であ
る。
装手順は第1実施形態同様であるが、この実装手順にお
いて、BGAパッケージ1を実装基板2に搭載後にBG
Aパッケージ1の上方から加圧してはんだバンプ10を
はんだペースト12に所定高さS沈み込ませている。こ
の際に、接着剤11の高さが変化するが、スペーサー1
3を接着剤11に混入することによりこの高さを一定に
するという高さ管理が容易になる。
形態と異なる点を説明する。前述したように、配線基板
2及び封止樹脂7の熱膨張係数αの関係からBGAパッ
ケージ1が、上に凸になるような反りが発生しようとす
る。そして、この反りが発生しようとするのを硬化させ
た接着剤にて抑制している。しかしながら、接着剤が硬
化する以前において、実装に不具合が発生する程の反り
ではないが、少量の反りが発生する。
るような反りが発生しようとするため、BGAパッケー
ジ1の4角は、実装基板2方向に反ろうとする。しか
し、本実施形態においては接着剤11にスペーサー13
を混入しているため、このスペーサー13がBGAパッ
ケージ1の4角を支えており、BGAパッケージ1と実
装基板2の間隔をスペーサー13の大きさ分は確保で
き、反りの影響が緩和できる。従って、BGAパッケー
ジ1を実装基板2に実装するに際して、はんだバンプ1
0が潰れることによるショート等をさらに防止すること
ができる。 (第3実施形態)本実施形態におけるBGA半導体装置
の基本的構成は、図1において示される第1実施形態と
同様であるため省略する。図6に本実施形態におけるB
GAパッケージ1の実装手順を示す。
す手順図を示す。まず、図6(a)に示すように、実装
基板2に形成された電極の上に印刷手法によりクリーム
状のはんだペースト12を印刷する。次に、BGAパッ
ケージ1に形成された複数の電極それぞれにはんだバン
プ10を配設し、図6(b)に示すように、BGAパッ
ケージ1を実装基板2上に、これらそれぞれに形成され
たはんだペースト12の位置が合うように位置決めして
搭載する。このとき、はんだバンプ10及びはんだペー
スト12の厚さによりBGAパッケージ1及び実装基板
2の間には所定の間隙が存在する。
ッケージ1の4角に、BGAパッケージ1の上方からア
クリル系接着剤11を垂らす。この接着剤11は、上記
間隙に入り込み図6(d)に示すような状態となる。そ
して、BGAパッケージ1及び実装基板2をリフロー炉
に通して加熱処理する。この加熱処理において接着剤1
1が硬化し、BGAパッケージ1と実装基板2とを上記
間隙と同等の間隔で接着固定する。そして、さらに加熱
を進めるとリフロー温度に達してはんだバンプ10およ
びはんだペースト12が溶けて、図3(d)に示すよう
にBGAパッケージ1及び実装基板2に形成された電極
が電気的に接続されBGA半導体装置が完成する。
ジ1及び実装基板2を固定しているため、BGAパッケ
ージ1に発生しようとする反りを抑制でき、第1実施形
態同様にBGA半導体装置におけるショート、接続不良
を防ぐことができる。 (他の実施形態)図2に示すように第1実施形態におい
ては接着剤11をBGAパッケージの4角に塗布してい
るが、これは4角が最大の反りを発生する部分であるた
めであり、この他に例えば4辺のそれぞれに1箇所づつ
接着剤11を塗布しても良いし、また、BGAパッケー
ジ1の外周全てに接着剤11を塗布しても良い。また、
接着剤11を、例えばBGAパッケージ1の中央部のう
ち、はんだバンプ10が形成されていない部分に塗布す
ればさらにBGAパッケージ1の反りを抑制することが
できる。
における加熱処理のときに接着剤11を硬化させている
ため、接着剤11を硬化させるためのみ必要とする工程
を排除することができる。なお、一般的に、リフロー炉
において加熱処理を行うのは時間的限界があるため、こ
の場合には接着剤11は短時間で硬化するものが好まし
い。
基板3や封止樹脂7の材質を挙げたが、これらは単なる
例示であり、配線基板3の材質の熱膨張係数αと封止樹
脂7の材質の熱膨張係数αについては、いずれが大きく
とも良く、さらには同じであっても良い。また、第2実
施形態ではBGAパッケージ1が上に凸になり、このと
きにおいてスペーサー13を用いているが、これと同様
に第1実施形態のようにBGAパッケージ1が下に凸に
なる場合において、接着剤11の高さを容易に管理する
ために、接着剤11にスペーサー13を混入してもよ
い。
のものを用いているが同様の働きをする例えば円筒形状
のものや直方体形状のものを用いてもよく、材質も銅製
に限らずに適用することができる。また、上述のように
BGAパッケージ1の中央部のうち、はんだバンプ10
が形成されていない部分に塗布する場合には、そこにス
ペーサー13を混入してもよい。なお、スペーサー13
の形状、材質は第2実施形態に示したものでなくても良
い。
回路基板6の材質は例示であり、他の材質を用いてもよ
い。また、第1、第2実施形態においては接着剤11の
材質を例示したが、封止樹脂7や回路基板の材質により
BGAパッケージ1の反り方等が異なるため、その反り
方等に合った温度で硬化する接着剤11を選択して用い
れば上記効果を得ることができる。
面図である。
大図である。
面図である。
実装基板、3…配線基板、4…半導体チップ、7…封止
樹脂、8…配線基板の電極、9…実装基板の電極、10
…はんだバンプ、11…接着剤、12…はんだペースト
Claims (8)
- 【請求項1】 裏面に複数のはんだバンプ(10)が設
けられたボールグリッドアレイパッケージ(1)を、実
装基板(2)上に位置決め搭載して前記実装基板(2)
に実装するボールグリッドアレイ半導体装置の実装方法
において、 前記ボールグリッドアレイパッケージ(1)と前記実装
基板(2)とを接合し、前記はんだバンプ(10)のリ
フロー温度よりも低温で硬化する接着剤(11)を形成
する工程と、 前記接着剤(11)を硬化させる工程と、 前記接着剤(11)によりボールグリッドアレイパッケ
ージ(1)を固定して加熱処理を施し、前記はんだバン
プ(10)をリフローする工程と、 を備えることを特徴とするボールグリッドアレイ半導体
装置の実装方法。 - 【請求項2】 裏面に複数のはんだバンプ(10)が設
けられているボールグリッドアレイパッケージ(1)
を、 複数の電極(9)を有し、前記電極(9)のそれぞれに
クリーム状のはんだペースト(12)が形成された実装
基板(2)上に位置決め搭載して、前記実装基板(2)
方向に加圧し、前記はんだバンプ(10)を前記はんだ
ペースト(12)に所定の高さ(S)沈み込ませ、 前記実装基板(2)に実装するボールグリッドアレイ半
導体装置の実装方法において、 前記ボールグリッドアレイパッケージ(1)と前記実装
基板(2)とを接合し、前記ボールグリッドアレイパッ
ケージ(1)が前記所定の高さ(S)と同等量反る以前
に硬化する接着剤(11)を形成する工程と、 前記接着剤(11)を硬化させる工程と、 前記接着剤(11)によりボールグリッドアレイパッケ
ージ(1)を固定して加熱処理を施し、前記はんだバン
プ(10)をリフローする工程と、 を備えることを特徴とするボールグリッドアレイ半導体
装置の実装方法。 - 【請求項3】 前記接着剤(11)は、 前記ボールグリッドアレイパッケージ(1)のうち、前
記はんだバンプ(10)よりも外側の外周部と前記実装
基板(2)とを接合するように形成されることを特徴と
する請求項1又は2に記載のボールグリッドアレイ半導
体装置の実装方法。 - 【請求項4】 前記接着剤(11)は、 少なくとも前記ボールグリッドアレイパッケージ(1)
の4角と前記実装基板(2)とを接合するように形成さ
れることを特徴とする請求項1乃至3のいずれか1つに
記載のボールグリッドアレイ半導体装置の実装方法。 - 【請求項5】 前記接着剤(11)内には、前記接着剤
(11)の高さを管理するスペーサー(13)が混入さ
れていることを特徴とする請求項1乃至4のいずれか1
つに記載のボールグリッドアレイ半導体装置の実装方
法。 - 【請求項6】 裏面に複数のはんだバンプ(10)が設
けられているボールグリッドアレイパッケージ(1)
を、実装基板(2)に実装するボールグリッドアレイパ
ッケージの実装方法において、 前記ボールグリッドアレイパッケージ(1)を前記実装
基板(2)上に位置決めして搭載する工程と、 前記ボールグリッドアレイパッケージ(1)の少なくと
も4角と前記実装基板(2)が接合するように、所定温
度で硬化する接着剤(11)を前記ボールグリッドアレ
イパッケージ(1)の上方から塗布する工程と、 前記接着剤(11)を硬化する工程と、 前記硬化した接着剤(11)によりボールグリッドアレ
イパッケージ(1)を固定して加熱処理を施し、前記は
んだバンプ(10)をリフローする工程と、 を備えることを特徴とするボールグリッドアレイ半導体
装置の実装方法。 - 【請求項7】 前記接着剤(11)を硬化させる工程
は、前記はんだバンプ(10)をリフローする工程と同
一工程にて行うことを特徴とする請求項1乃至6のいず
れか1つに記載のボールグリッドアレイ半導体装置の実
装方法。 - 【請求項8】 回路配線及び、裏面に前記回路配線と電
気的に接続された複数の電極(8)を有する配線基板
(3)と、 前記配線基板(3)上に搭載され、前記回路配線と電気
的に接続された半導体チップ(4)と、 前記配線基板(3)及び半導体チップ(4)を封止した
封止樹脂(7)と、 前記配線基板(6)に設けられた複数の電極(8)に対
向する複数の電極(9)を有する実装基板(2)と、 前記配線基板(6)に設けられた複数の電極(8)と前
記実装基板(2)に設けられた複数の電極(9)を電気
的に接合したはんだバンプ(10)と、 前記配線基板(6)と前記実装基板(2)とを接合した
接着剤(11)とを備えることを特徴とするボールグリ
ッドアレイ半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26471596A JP3552422B2 (ja) | 1996-10-04 | 1996-10-04 | ボールグリッドアレイ半導体装置及びその実装方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26471596A JP3552422B2 (ja) | 1996-10-04 | 1996-10-04 | ボールグリッドアレイ半導体装置及びその実装方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10112478A true JPH10112478A (ja) | 1998-04-28 |
JP3552422B2 JP3552422B2 (ja) | 2004-08-11 |
Family
ID=17407185
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26471596A Expired - Fee Related JP3552422B2 (ja) | 1996-10-04 | 1996-10-04 | ボールグリッドアレイ半導体装置及びその実装方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3552422B2 (ja) |
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