JP2008204998A - 高集積半導体装置 - Google Patents

高集積半導体装置 Download PDF

Info

Publication number
JP2008204998A
JP2008204998A JP2007036146A JP2007036146A JP2008204998A JP 2008204998 A JP2008204998 A JP 2008204998A JP 2007036146 A JP2007036146 A JP 2007036146A JP 2007036146 A JP2007036146 A JP 2007036146A JP 2008204998 A JP2008204998 A JP 2008204998A
Authority
JP
Japan
Prior art keywords
semiconductor device
wiring board
wiring
semiconductor
boards
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007036146A
Other languages
English (en)
Other versions
JP4973225B2 (ja
Inventor
Masahito Tsujii
雅人 辻井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toppan Inc
Original Assignee
Toppan Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toppan Printing Co Ltd filed Critical Toppan Printing Co Ltd
Priority to JP2007036146A priority Critical patent/JP4973225B2/ja
Publication of JP2008204998A publication Critical patent/JP2008204998A/ja
Application granted granted Critical
Publication of JP4973225B2 publication Critical patent/JP4973225B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA

Landscapes

  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Combinations Of Printed Boards (AREA)

Abstract

【課題】半導体素子を搭載した配線基板を複数重ね合わせて実装する際に、導電性物体の潰れや接続不良が発生しないようにして実装精度と信頼性を向上させた高集積半導体装置を提供することを目的とする。
【解決手段】半導体素子を搭載した配線基板を、複数重ね合わせるように配置した半導体装置であって、該配線基板のうち少なくとも一つの配線基板の両面には、隣接する配線基板または他の回路基板との接続用に設けられた電極、および配線基板の法線方向から見て重なる位置に配置された一つ以上の支持体とが配置されており、前記電極は、隣接する配線基板または他の回路基板の電極と導電性物体により電気的に接続されており、該配線基板のうち少なくとも２つの配線基板間におけるリフロー後の導電性物体の高さＨｄと支持体の高さＨｓとの間に
０．８Ｈｄ≦Ｈｓ≦Ｈｄ
の関係が成り立つことを特徴とする半導体装置。
【選択図】図１

Description

本発明は、ＬＳＩ、ＩＣ等の半導体素子を配線基板に搭載した半導体装置に関し、特に半導体装置を重ね合わせて積層した半導体装置に関する。
携帯電話やデジタルカメラに代表されるデジタル携帯機器への高性能化、多機能化の要求に伴って、プリント配線基板に搭載される半導体素子は処理能力の向上だけでなく、半導体素子自体の数が増加している。また、デジタル携帯機器の大きさは、さらに携帯しやすいよう小型化、薄型化が求められている。以上のことから、半導体素子間の電気的接続に用いられる半導体素子搭載用基板やプリント配線基板には、限られた面積で半導体素子を複数搭載する必要がでてくる。
そこで、一つの半導体素子搭載用基板に複数の半導体素子を搭載した半導体パッケージ（ＳＩＰ＝Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）がデジタル携帯機器では使用されており、近年半導体素子を搭載した配線基板を複数重ね合わせて積層した、積層構造体の半導体装置が提案されている（例えば、特許文献１参照）。
前記従来技術では、プリント配線基板上に半導体素子を搭載した配線基板を複数重ね合わせて搭載して、リフロー工程で各配線基板の対応する電極を導電性物体で電気的に接続させている。
その際にプリント配線基板に近い側の導電性物体には、上部の複数の半導体素子を搭載した配線基板の重さが加わるため、導電性物体の潰れが発生し、隣接する導電性物体同士が電気的に結合することがある。また、一つの配線基板上に搭載する半導体素子が複数であった場合、重心のずれから配線基板が片側に傾き、接続不良を起こすといった問題があった（図７）。
また、導電性物体の高さを配線基板に形成した突起によって規定する半導体装置も提案されている（例えば、特許文献２参照）。
しかし前記従来技術では、プリント配線基板上に半導体素子を搭載した配線基板を複数重ね合わせて搭載した場合については考慮されていない。つまり、複数の配線基板それぞれの突起の配置については規定されていない。
配線基板を複数重ね合わせて搭載する場合に導電性物体の高さを配線基板上の突起の高さによって制御するためには、リフロー後に配線基板の湾曲を抑制できるように各配線基板上の突起の配置を考慮する必要がある。
例えば、図８（ａ）〜（ｄ）に示すように、各配線基板上の突起６の配置が、それぞれの配線基板上で異なっていた場合、リフロー後の配線基板の湾曲を抑制できない。
特に、薄い配線基板の場合は湾曲が起きやすく、導電性物体が実装できないといった問題が生じることもあるので、各配線基板上の突起の配置は重要である。
特開平４−２８０６９５号公報 特開平８−１１１４７０号公報
本発明は、上記問題点に対して考案されたもので、半導体素子を搭載した配線基板を複数重ね合わせて実装する際に、配線基板間の距離を所定値に保って、導電性物体の潰れや接続不良が発生しないようにして実装精度と信頼性を向上させた高集積半導体装置を提供することを目的とする。
上記課題を解決するために、請求項１に記載の発明に係る半導体装置は、半導体素子を搭載した配線基板を、複数重ね合わせるように配置した半導体装置であって、
該配線基板のうち少なくとも一つの配線基板の両面には、隣接する配線基板または他の回路基板との接続用に設けられた電極、および配線基板の法線方向から見て重なる位置に配置された一つ以上の支持体とが配置されており、
前記電極は、隣接する配線基板または他の回路基板の電極と導電性物体により電気的に接続されており、
該配線基板のうち少なくとも２つの配線基板間における、リフロー後の導電性物体の高さＨｄと支持体の高さＨｓとの間に
０．８Ｈｄ≦Ｈｓ≦Ｈｄ
の関係が成り立つことを特徴とする半導体装置としたものである。
また、請求項２に記載の発明に係る半導体装置は、前記配線基板のうち少なくとも２つの配線基板間に挟まれた一つ以上の支持体が、両方の配線基板に固定されていることを特徴とする請求項１記載の半導体装置としたものである。
また、請求項３に記載の発明に係る半導体装置は、前記導電性物体が、導電性の半田であることを特徴とする請求項１または２記載の半導体装置としたものである。
請求項１に記載の半導体装置の構成により、導電性物体の高さが支持体の高さによって制御されるため、プリント配線基板上に半導体素子を搭載した配線基板を複数重ね合わせて実装する際に生じる、配線基板の湾曲による導電性物体の潰れや接続不良をなくし、高い実装精度を持った高集積半導体装置を提供することができる。
また、支持体を配線基板の四つ角のみに配置するなどすれば、最小限の部材で上記の効果を得ることも可能である。
請求項２に記載の半導体装置の構成により、隣接する配線基板どうしが支持体を介して固定されることになり、配線基板の湾曲および配線基板面内方向の変形や位置ずれを抑制する効果が得られる。
請求項３に記載の半導体装置の構成により、導電性物体は高さが外部圧力によって変形しやすい半田の導体を使用した半導体装置となり、本発明はさらに有用となる。
本発明の第１の実施形態の半導体装置を、図１および図２を用いて説明する。図１（ａ）は、本実施形態の半導体装置の構成を模式的に示す断面図であり、図１（ｂ）は、半導体装置１００Ａの平面図である。
まず図２を用いて、図１（ａ）の半導体装置の前段階の、各配線基板への実装工程を説明する。配線基板１Ａの両面には複数の電極２および３がある。以下の説明および図面では、簡略のため、これら電極２および３は貫通導体４によって電気的に接続されているものとしている。しかし、配線基板１Ａが多層基板で電極２および３は内層配線によって接続されていてもかまわないし、電極２および３が配線基板１Ａの両面の重ならない位置に配置されていてもかまわない。
配線基板１Ａの両側の面の中央にフリップチップ実装にて半導体素子５を１つずつ実装した。また、配線基板１Ａの片側の面の図１（ｂ）に示す位置に、金属製の支持体６を３つ接着し、さらに、半田によって形成された球状の導電性物体７を電極２に取り付け、半導体装置１００Ａを作製した。
同様にして、半導体装置１００Ｂおよび１００Ｃを作製した。ただし半導体装置１００Ｂおよび１００Ｃには、それぞれ片側の面に半導体素子５が１つだけ実装されている点が、１００Ａとは異なっている。これは、１００Ａ〜１００Ｃを積層したときに、半導体素子５どうしが接触しないようにするためである。
プリント配線基板８に、１００Ａ〜１００Ｃを図２のように積層し、リフロー工程を通すことで、導電性物体７を隣接する配線基板の各電極に電気的に接続した。
以上のようにして、図１（ａ）のような半導体装置を作製した。この積層型半導体装置は、少なくとも一つの配線基板の両面の重なる位置に支持体６が配置された構造となっている。
本発明の第２の実施形態の半導体装置を、図３を用いて説明する。本実施形態は第１の実施形態とほとんど同様であるので、相違点を中心に説明する。
図３（ａ）は、本実施形態の半導体装置の構成を模式的に示す断面図であり、図３（ｂ）は、半導体装置１００Ａの平面図である。
配線基板１Ａの片側の面の、図３（ｂ）に示す位置に、金属製の支持体６を４つ接着し、それ以外の構成は第１の実施形態と同様にして半導体装置１００Ａを作製した。同様に半導体装置１００Ｂおよび１００Ｃを作製した。
さらに第１の実施形態と同様に、プリント配線基板８に、１００Ａ〜１００Ｃを積層して、図３（ａ）の半導体装置を作製した。この積層型半導体装置は、少なくとも一つの配線基板の両面の重なる位置に支持体６が配置された構造となっている。
本発明の第３の実施形態の半導体装置を、図４を用いて説明する。本実施形態は第１の実施形態とほとんど同様であるので、相違点を中心に説明する。
図４（ａ）は、本実施形態の半導体装置の構成を模式的に示す断面図であり、図４（ｂ）は、半導体装置１００Ａの平面図である。
配線基板１Ａの片側の面の、図４（ｂ）に示す位置に、ロの字状の金属製の支持体６を接着し、それ以外の構成は第１の実施形態と同様にして半導体装置１００Ａを作製した。同様に半導体装置１００Ｂおよび１００Ｃを作製した。
本実施例のように、支持体６をロの字状とすることによって、配線基板１Ａ単体の変形を抑制するためのスティフナとしても使用することができる。あるいは、配線基板１Ａのスティフナの厚さをＨｓの範囲になるようにしておき、支持体６としても使用できるようにしておいてもよい。
さらに第１の実施形態と同様に、プリント配線基板８に、１００Ａ〜１００Ｃを積層して、図４（ａ）の半導体装置を作製した。この積層型半導体装置は、少なくとも一つの配線基板の両面の重なる位置に支持体６が配置された構造となっている。
本発明の第４の実施形態の半導体装置を、図５を用いて説明する。本実施形態は第１の実施形態とほとんど同様であるので、相違点を中心に説明する。
図５（ａ）は、本実施形態の半導体装置の構成を模式的に示す断面図であり、図５（ｂ）は、半導体装置１００Ａの平面図である。
配線基板１Ａの片側の面の、図５（ｂ）に示す位置に、コの字状の金属製の支持体６を接着し、それ以外の構成は第１の実施形態と同様にして半導体装置１００Ａを作製した。同様に半導体装置１００Ｂおよび１００Ｃを作製した。
さらに第１の実施形態と同様に、プリント配線基板８に、１００Ａ〜１００Ｃを積層して、図５（ａ）の半導体装置を作製した。この積層型半導体装置は、少なくとも一つの配線基板の両面の重なる位置に支持体６が配置された構造となっている。
本発明の第５の実施形態の半導体装置を、図６を用いて説明する。本実施形態は第１の実施形態とほとんど同様であるので、相違点を中心に説明する。
図６（ａ）は、本実施形態の半導体装置の構成を模式的に示す断面図であり、図６（ｂ）は、半導体装置１００Ａの平面図である。
配線基板１Ａの片側の面の、図６（ｂ）に示す位置に、直線状の金属製の支持体６を２個接着し、それ以外の構成は第１の実施形態と同様にして半導体装置１００Ａを作製した。同様に半導体装置１００Ｂおよび１００Ｃを作製した。
さらに第１の実施形態と同様に、プリント配線基板８に、１００Ａ〜１００Ｃを積層して、図５（ａ）の半導体装置を作製した。この積層型半導体装置は、少なくとも一つの配線基板の両面の重なる位置に支持体６が配置された構造となっている。
以上の第１〜第５の実施形態において、半導体装置１００Ａの配線基板１Ａとプリント配線基板８の間、半導体装置１００Ａの配線基板１Ａと半導体装置１００Ｂの配線基板１Ｂの間、半導体装置１００Ｂの配線基板１Ｂと半導体装置１００Ｃの配線基板１Ｃの間、それぞれにおいて支持体６の高さＨｓとリフロー後の導電性物体７の高さＨｄの間には、
０．８Ｈｄ≦Ｈｓ≦Ｈｄ
の関係が成り立つよう形成されている。
また、以上の第１〜第５の実施形態において、積層工程前に各支持体６の隣接する配線基板に接するほうの面に接着剤を塗布しておき、積層およびリフロー工程と同時またはその後に、隣接する配線基板に接着してもよい。
隣接する配線基板どうしを支持体６を介して固定することにより、配線基板の湾曲および配線基板面内方向の変形や位置ずれを抑制する効果が得られる。
支持体６を第１の実施形態のような配置形状とし、電極２および３のピッチを１ｍｍ、導電性物体７には半田ボールはφ６００μｍの鉛フリー半田を使用して積層型半導体装置を作製した。リフロー後の半田の高さＨｄが３００μｍとなるよう、支持体６の高さＨｓを２９０μｍとした。実装後の測定により、半田高さが３００μｍとなっていることがわかった。
（ａ）は本発明の第１の実施形態である半導体装置を示した模式構成の断面図である。（ｂ）は半導体素子を搭載した半導体装置１００Ａをプリント配線基板側から見た場合の上面図である。 本発明の第１の実施形態である図１の半導体装置の実装工程を示す模式構成の断面図である。 （ａ）は本発明の一実施例である半導体装置を示した模式構成の断面図である。（ｂ）は半導体素子を搭載した半導体装置１００Ａをプリント配線基板側から見た場合の上面図である。 （ａ）は本発明の一実施例である半導体装置を示した模式構成の断面図である。（ｂ）は半導体素子を搭載した半導体装置１００Ａをプリント配線基板側から見た場合の上面図である。 （ａ）は本発明の一実施例である半導体装置を示した模式構成の断面図である。（ｂ）は半導体素子を搭載した半導体装置１００Ａをプリント配線基板側から見た場合の上面図である。 （ａ）は本発明の一実施例である半導体装置を示した模式構成の断面図である。（ｂ）は半導体素子を搭載した半導体装置１００Ａをプリント配線基板側から見た場合の上面図である。 従来の積層型の半導体素子搭載基板を示した模式構成の断面図である。 （ａ）従来の積層型の半導体素子搭載基板を示した模式構成の断面図である。（ｂ）〜（ｃ）半導体装置１００Ａ〜１００Ｃの上面図である。
符号の説明
１Ａ、１Ｂ、１Ｃ・・・・配線基板
２、３・・・・電極
４・・・・貫通導体
５・・・・半導体素子
６・・・・支持体
７・・・・導電性物体
８・・・・プリント配線基板
１００Ａ、１００Ｂ、１００Ｃ・・・・半導体装置

Claims (3)

  1. 半導体素子を搭載した配線基板を、複数重ね合わせるように配置した半導体装置であって、
    該配線基板のうち少なくとも一つの配線基板の両面には、隣接する配線基板または他の回路基板との接続用に設けられた電極、および配線基板の法線方向から見て重なる位置に配置された一つ以上の支持体とが配置されており、
    前記電極は、隣接する配線基板または他の回路基板の電極と導電性物体により電気的に接続されており、
    該配線基板のうち少なくとも２つの配線基板間における、リフロー後の導電性物体の高さＨｄと支持体の高さＨｓとの間に
    ０．８Ｈｄ≦Ｈｓ≦Ｈｄ
    の関係が成り立つことを特徴とする半導体装置。
  2. 前記配線基板のうち少なくとも２つの配線基板間に挟まれた一つ以上の支持体が、両方の配線基板に固定されていることを特徴とする請求項１記載の半導体装置。
  3. 前記導電性物体が、導電性の半田であることを特徴とする請求項１または２記載の半導体装置。
JP2007036146A 2007-02-16 2007-02-16 高集積半導体装置 Expired - Fee Related JP4973225B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007036146A JP4973225B2 (ja) 2007-02-16 2007-02-16 高集積半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007036146A JP4973225B2 (ja) 2007-02-16 2007-02-16 高集積半導体装置

Publications (2)

Publication Number Publication Date
JP2008204998A true JP2008204998A (ja) 2008-09-04
JP4973225B2 JP4973225B2 (ja) 2012-07-11

Family

ID=39782234

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007036146A Expired - Fee Related JP4973225B2 (ja) 2007-02-16 2007-02-16 高集積半導体装置

Country Status (1)

Country Link
JP (1) JP4973225B2 (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0284368U (ja) * 1988-12-17 1990-06-29
JPH08111470A (ja) * 1994-10-11 1996-04-30 Toshiba Microelectron Corp Ｂｇａパッケ−ジ及び実装基板、並びにこれらから構成される半導体装置
JPH10112478A (ja) * 1996-10-04 1998-04-28 Denso Corp ボールグリッドアレイ半導体装置及びその実装方法
JP2001223289A (ja) * 2000-02-08 2001-08-17 Sony Corp リードフレームと、その製造方法と、半導体集積回路装置と、その製造方法
JP2004023084A (ja) * 2002-06-20 2004-01-22 Dt Circuit Technology Co Ltd ３次元モジュール、３次元モジュールの製造方法
JP2007184362A (ja) * 2006-01-05 2007-07-19 Hitachi Cable Ltd 積層型半導体装置及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0284368U (ja) * 1988-12-17 1990-06-29
JPH08111470A (ja) * 1994-10-11 1996-04-30 Toshiba Microelectron Corp Ｂｇａパッケ−ジ及び実装基板、並びにこれらから構成される半導体装置
JPH10112478A (ja) * 1996-10-04 1998-04-28 Denso Corp ボールグリッドアレイ半導体装置及びその実装方法
JP2001223289A (ja) * 2000-02-08 2001-08-17 Sony Corp リードフレームと、その製造方法と、半導体集積回路装置と、その製造方法
JP2004023084A (ja) * 2002-06-20 2004-01-22 Dt Circuit Technology Co Ltd ３次元モジュール、３次元モジュールの製造方法
JP2007184362A (ja) * 2006-01-05 2007-07-19 Hitachi Cable Ltd 積層型半導体装置及びその製造方法

Also Published As

Publication number Publication date
JP4973225B2 (ja) 2012-07-11

Similar Documents

Publication Publication Date Title
US9137903B2 (en) Semiconductor chip assembly and method for making same
US20120159118A1 (en) Lower IC Package Structure for Coupling with an Upper IC Package to Form a Package-On-Package (PoP) Assembly and PoP Assembly Including Such a Lower IC Package Structure
JP2007123520A (ja) 積層型半導体モジュール
JP2003133518A (ja) 半導体モジュール
US9629243B2 (en) Electronic component-embedded module
JP5313887B2 (ja) 半導体モジュールおよび携帯機器
JP2009141169A (ja) 半導体装置
JP2009158856A (ja) 積層実装構造体
JP2010050150A (ja) 半導体装置及び半導体モジュール
JP2006073925A (ja) 半導体装置
KR20190099709A (ko) 인쇄회로기판
JP4650269B2 (ja) 積層型半導体装置の製造方法
WO2019111873A1 (ja) モジュール
JP4086657B2 (ja) 積層型半導体装置
US20100283145A1 (en) Stack structure with copper bumps
JP4973225B2 (ja) 高集積半導体装置
JP2011166096A (ja) 表面実装デバイス及びプリント基板、並びに、それらを用いた表面実装デバイスの実装構造体
WO2019111874A1 (ja) モジュール
JP4843515B2 (ja) 半導体チップの積層構造
JP2008205290A (ja) 部品内蔵基板及びその製造方法
JP2007109933A (ja) プリント配線板及びこれを用いた半導体の実装方法
JP4904768B2 (ja) 半導体パッケージ
JP2006202870A (ja) 立体的電子回路モジュールとその製造方法およびそれらを用いた電子装置
TWI711133B (zh) 電子結構及其製造方法
JP2007318183A (ja) 積層型半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100126

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110124

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110930

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111004

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111205

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111220

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120216

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120313

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120326

R150 Certificate of patent (=grant) or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150420

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees