JP2007109933A - プリント配線板及びこれを用いた半導体の実装方法 - Google Patents
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Abstract
【課題】本発明では、プリント配線板の反りを抑制することのできるプリント配線板構造及び半導体部品の実装方法を提供することを目的としているものである。
【解決手段】はんだを用いて半導体部品を搭載するプリント配線板において、フットプリントを形成するランドの面積を、前記プリント配線板の中心位置から外周方向に向かって同心円状に順次大きくすることを特徴とするプリント配線板およびこれを用いた半導体の実装方法である。
【選択図】図1
【解決手段】はんだを用いて半導体部品を搭載するプリント配線板において、フットプリントを形成するランドの面積を、前記プリント配線板の中心位置から外周方向に向かって同心円状に順次大きくすることを特徴とするプリント配線板およびこれを用いた半導体の実装方法である。
【選択図】図1
Description
本発明は、はんだを用いてプリント配線板上に半導体のような大型部品を搭載する際、発生するプリント配線板の反りを抑制するためのプリント配線板構造及び半導体の実装方法に関するものである。
近年、電子機器の小型化に反して、多機能化が進むにつれ、プリント配線板の高密度化と薄型化が要求されるようになってきている。高密度化に対しては、半導体パッケージや半導体ベアチップ(以下、半導体部品)等の大型部品が多用され、プリント配線板に対しては、高密度化だけでなく、薄型化が進められてきている。
しかし、半導体部品等の大型部品を薄型プリント配線板に実装した場合、プリント配線板の反りが発生しやすく、薄型化に反して、厚み方向への拡大に繋がる課題があった。
そこで、プリント配線板の反りを抑制するための方法としては、従来、特許文献1に示すような方法が行われていた。
特許文献1では、リフロー炉によるプリント配線板の反りは、プリント配線板を形成している絶縁層と導電層との材質の差による熱膨張係数の差、さらにこの熱膨張係数の差が基板の表裏で異なることにより発生する応力に起因しているとし、プリント配線板の中心層に対して対称の位置関係にある導電層の相互バランスをとり、それぞれから発生する応力を相殺させて反りを防止することを提案している。
次に、特許文献1の方法について、具体的に説明する。
まず、図7(a)に示すような6層からなるプリント配線板の銅箔層L1の導電パターンを、一例として図7(b)の様な屈折した5本線のパターンを形成する。このときの銅箔パターンの基板面での面積比率は20%である。
一方、銅箔層L6の導電パターンを例えば、図7(c)の様な3本の直線と2つの面状のパターンで構成する。このときの銅箔パターンのプリント配線板面での面積比率は80%である。
しかしこの状態では、銅面積の相互の差が大きくバランスが悪いと共に、銅箔のパターンの配置についても双方とも左側に大部分が偏在してバランスが崩れている。これでは、銅箔層L1と銅箔層L6との間で応力差が生じて反りが発生する。
これに対し、この銅箔層L1に、図8(b)のようにプリント配線板の右側部分に、プリント配線板表面における銅箔パターンの面積比率を増加させるため、銅箔の面積増加パターン11を設けることによりバランス処理を施す。このときの銅箔の面積比率は60%である。
一方、銅箔層L6に、プリント配線板表面における銅箔パターンの面積比率を減少させるため、図8(c)のようにプリント配線板の左側の面状のパターンに面積低減穴12を開けて面積を低減させることによりバランス処理を施す。このときの銅箔の面積比率は63%である。
この結果、図7における両銅箔層L1とL6のプリント配線板面での銅箔パターンの面積比率が略拮抗(60%対63%)し、プリント配線板の両表面の膨張係数が、プリント配線板が反らない程度に釣り合うようになり、相互の応力が相殺されてプリント配線板の反りを防止することができる。
勿論、図7(a)の残りの対称関係にある銅箔層L2とL5、銅箔層L3とL4についても、同様にバランス処理を施して、反りを防止する。これにより、図8(a)に示すようなプリント配線板1を構成している対称位置に配置している各銅箔層L1´とL6´、L2´とL5´及びL3´とL4´の相互のバランスが均衡することになり、これにより多層プリント配線基板はリフロー炉等による熱の影響により発生する応力に対してバランスをとり、プリント配線板の反りを抑制していた。
特開2000−124612号公報
しかしながら、上記従来の技術のように、各対称層間での銅箔パターンの面積比率を略拮抗させることにより、膨張係数のバランスを取る方法では、プリント配線板の高密度化が進むと、パターン構成の自由度が少なくなり、十分に効果のあるパターン設計ができなくなるだけでなく、またプリント配線板単品での熱による変形は防止できても、プリント配線板表面に電子部品を実装した場合の反りについては、十分に防止することはできない。
特に、半導体部品等の熱膨張係数の極端に低い大型部品を実装する場合は、仮に半導体の熱膨張係数とのバランスを考慮して、パターン設計を行おうとしても、半導体の主材料であるSi(珪素)の熱膨張係数(約3ppm/℃)に比べ、銅箔の熱膨張係数(約20ppm/℃)が大き過ぎるため、効果のあるパターン構成は得られない。
本発明は上記従来の課題を解決するもので、半導体部品等の熱膨張係数の極端に低い大型部品を実装した場合にもプリント配線板の反りを抑制することのできるプリント配線板構造及び半導体の実装方法を提供することを目的とする。
前記従来の課題を解決するために、本発明は、はんだを用いて半導体部品を搭載するプリント配線板において、フットプリントを形成するランドの面積を前記フットプリントの中心位置から外周方向に向かって同心円状に順次大きくしてなるプリント配線板とするものである。
本発明のプリント配線板及び半導体部品の実装方法では、プリント配線板のランドの面積をフットプリントの中心位置から外周方向に向かって大きくするまたははんだ量を少なくすることにより、はんだ溶融の際、はんだの表面張力により、プリント配線板の反る方向とは逆の半導体部品とプリント配線板を引きつける方向に力が発生し、プリント配線板の反りを大幅に抑制することができる。また、半導体の熱膨張係数に近い板材にプリント配線板を接着した状態で、半田溶融と硬化を行うことにより、熱変化によるプリント配線板の伸縮を抑制することができるため、更にプリント配線板の反りを抑制することができる。
(実施の形態1)
以下、本発明の実施の形態1におけるプリント配線板及び半導体部品の実装方法について、本発明の特に請求項1,2,5,6,7の発明について図面を参照しながら説明する。
以下、本発明の実施の形態1におけるプリント配線板及び半導体部品の実装方法について、本発明の特に請求項1,2,5,6,7の発明について図面を参照しながら説明する。
図1、2は、本発明の実施の形態1におけるプリント配線板を示す平面図、図3は、本発明の実施の形態1におけるプリント配線板を用いて半導体部品を実装する方法を説明する工程断面図である。
本実施の形態のプリント配線板構造の表面には、図1に示す通り、プリント配線板2の表面には、複数のランドが格子状に形成された半導体部品を実装するためのフットプリントを有しており、ランド1の面積は、フットプリントの中心位置から外周方向に向かって同心円状に順次大きくしたことを特徴としている。
また、図2に示すように、プリント配線板が、ランドから引き出される配線パターン(図示せず)等にはんだが流れないようにするためのソルダレジスト3が形成され、ソルダレジスト3の開口面積がフットプリントの中心位置から外周方向に向かって同心円状に順次大きくした構成であってもよい。
ここで、図2に示したプリント配線板を用いて、本実施の形態における半導体部品を実装する方法について説明する。図3に示す通り、図2で示したプリント配線板2に、フットプリント中心位置から外周方向に向かって同心円状に開口面積を小さくした印刷版4を用いてはんだ5印刷を行い(図3(a))、フットプリント中心位置より同心円状に順次はんだ量を減らしてはんだバンプを形成してなる半導体部品6をプリント配線板2にマウントし(図3(b))、リフロー炉等ではんだ5を溶融、硬化して形成する(図3(c))。
本実施の形態では、図1,2に示すように、プリント配線板ランドの面積あるいはランドの開口面積をフットプリント中心位置から外周方向に同心円状に順次大きくし、または図3に示すはんだ印刷や半導体部品に形成されたはんだバンプにおいて、フットプリント中心位置から外周方向に向かって同心円状に順次はんだ量を減らしてはんだバンプを形成することを特徴とし、これによってフットプリントの外周方向については、はんだ量が不足気味になるが、はんだ溶融の際、はんだの表面張力により、図3(c)に示すようにプリント配線板の反る方向とは逆の半導体部品とプリント配線板を引きつける方向に力を発生するので、プリント配線板の反りを大幅に抑制することができる。
なお、本発明において、プリント配線板の厚みは薄い方がよく、特に厚みが0.4mm以下になると、さらに有効である。
(実施の形態2)
以下、本発明の実施の形態2におけるプリント配線板について、本発明の特に請求項3に記載の発明について図面を参照しながら説明する。
以下、本発明の実施の形態2におけるプリント配線板について、本発明の特に請求項3に記載の発明について図面を参照しながら説明する。
図4は、本発明の実施の形態2におけるプリント配線板の平面図および断面図である。
本実施の形態の特徴は、図4(a)に示す通り、フットプリントを形成する4隅のランド1aについてはソルダレジスト3が掛からない構造を有し、それ以外のランド1bについてはソルダレジスト3が周囲に掛かる構造を有している。
ランド間に配線パターンを通すような高密度な配線ルールのプリント配線板では、ランド間の隙間を小さくできないため、ランド面積を大きくすることが困難な場合がある。
そこで、最も大きな面積が必要な4隅のランドをソルダレジスト3の掛からない構造にすることにより、図4(b)に示す通り、はんだがランドの側面にも回り込み、ランド面積を大きくしたことと同じような特性が得られるため、他のランドと同等もしくはそれよりも小さな面積でも実施の形態1と同様の効果を得ることができ、高密度な配線ルールにも対応可能となる。
(実施の形態3)
以下、本発明の実施の形態3におけるプリント配線板について、本発明の特に請求項4の発明について図面を参照しながら説明する。
以下、本発明の実施の形態3におけるプリント配線板について、本発明の特に請求項4の発明について図面を参照しながら説明する。
図5は、本発明の実施の形態3におけるプリント配線板の基本構造図である。
本実施の形態でのプリント配線板は、図5に示す通り、フットプリントを構成するランド1の形成されたプリント配線板2の表面に樹脂層7を形成し、樹脂層7のランド1に対応する位置にレーザーまたはエッチングによりフットプリント中心位置から外周方向に向かって同心円状に順次開口面積を大きくした穴を形成し、この穴にメッキまたは蒸着により引き出し電極8を形成してなる。そして、このように形成されたプリント配線板2に、フットプリント中心位置から同心円状に順次はんだ量を減らしてはんだバンプを形成した半導体部品をマウントし、リフロー炉等ではんだを溶融硬化して形成する。
この構成によると、まずレーザーまたはエッチングにより穴を形成するため、穴の形状は開口部からランド表面にかけてすり鉢状となり、ランド形状を大きくしなくても、実施の形態1と同等の効果が得られ、実施の形態2でも課題とした高密度な配線ルールにも対応可能となる。
また、印刷時から溶融、硬化した場合のはんだの容積は、溶剤の揮発等により、約半減し、穴の内部に充填されたはんだは、穴の開口面積が大きくなるにしたがって、不足気味になるため、実施の形態1での構造に比べ、ランド面積を大きく変化させなくても、十分な効果を得ることができる。
(実施の形態4)
以下、本発明の実施の形態4における半導体部品の実装方法について、本発明の特に請求項8に記載の発明について図面を参照しながら説明する。
以下、本発明の実施の形態4における半導体部品の実装方法について、本発明の特に請求項8に記載の発明について図面を参照しながら説明する。
図6は、本発明の実施の形態4における半導体部品を実装する方法を説明する工程図である。
本実施の形態での半導体部品の実装方法は、図6に示す通り、半導体部品6をマウントしたプリント配線板2をプレート9の表面に形成した接着層10によって接着し、リフロー炉等ではんだを溶融、硬化してなるが、このプレート9を半導体の熱膨張係数に近い板材、例えばSiやセラミック等、好ましくは3〜10ppm/℃の材料で構成したことを特徴としている。
主にプリント配線板を構成する樹脂材料及び銅箔の熱膨張係数は、20ppm/℃を超えるため、はんだの溶融、硬化の際、半導体部品を構成するSiの3ppm/℃に比べ、大きく膨張し、常温に戻った時、半導体部品を引き剥がす方向に反りが発生するが、図6の通り、本実施の形態では、プリント配線板を半導体の熱膨張係数に近い板材に接着しながら、はんだの溶融、硬化を行うことにより、プリント配線板の膨張を抑制し、その結果、常温に戻した時の反りを抑制することができる。
また、プリント配線板の膨張をより効果的に抑制するには、接着層の厚み方向での変形を最小限にする必要があるため、接着層の厚みは、好ましくは100μm以下にした方が良い。
以上のように、本発明にかかるプリント配線板及び半導体部品の実装方法では、プリント配線板の厚みが薄くなっても反りの発生を大幅に低減できるため、半導体等の大型部品を用い、かつ薄型に構成する必要のある携帯機器等に使用されるモジュール部品に関する用途に適用できる。
1 ランド
2 プリント配線板
3 ソルダレジスト
4 印刷版
5 はんだ
6 半導体部品
7 樹脂層
8 引き出し電極
9 プレート
10 接着層
2 プリント配線板
3 ソルダレジスト
4 印刷版
5 はんだ
6 半導体部品
7 樹脂層
8 引き出し電極
9 プレート
10 接着層
Claims (8)
- はんだを用いて半導体部品を搭載するプリント配線板において、前記プリント配線板上のフットプリントを形成するランドの面積を、前記フットプリントの中心位置から外周方向に向かって同心円状に順次大きくすることを特徴とするプリント配線板。
- はんだを用いて半導体部品を搭載するプリント配線板において、フットプリントを形成するランドの周辺に、ソルダレジスト膜が掛かる構造を有し、前記ソルダレジスト膜の開口面積を、前記フットプリントの中心位置から外周方向に向かって同心円状に順次大きくすることを特徴とするプリント配線板。
- フットプリントの4隅のランドのみが、周辺部にソルダレジスト膜が掛からないことを特徴とする請求項2に記載のプリント配線板。
- フットプリントを有する面上に穴を有する樹脂層が設けられ、前記穴に導体層が形成されることにより、引き出し電極を備え、前記穴の穴径が前記フットプリントの中心位置より外周方向に向かって同心円状に順次大きくなるように形成されていることを特徴とするプリント配線板。
- プリント配線板上に、フットプリントの中心位置より外周方向に向かって同心円状にはんだ量を少なくして半導体部品を実践してなることを特徴とする半導体の実装方法。
- フットプリントの中心位置より外周方向に向かって同心円状に開口面積を順次小さくした印刷版を用いて、プリント配線板上にはんだ印刷することを特徴とする請求項5に記載の半導体の実装方法。
- プリント配線板上にはんだバンプを形成してなる半導体部品において、フットプリントの中心位置より外周方向に向かって同心円状に順次はんだ量を減らしてはんだバンプを形成してなることを特徴とする半導体部品。
- はんだを用いて半導体部品をプリント配線板に実装する工程において、半導体の熱膨張係数に近い板材の表面に接着層を形成した治具にプリント配線板を接着した状態で、はんだ溶融および硬化を行うことを特徴とする半導体部品の実装方法。
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JP2007109933A true JP2007109933A (ja) | 2007-04-26 |
Family
ID=38035552
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005300018A Pending JP2007109933A (ja) | 2005-10-14 | 2005-10-14 | プリント配線板及びこれを用いた半導体の実装方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007109933A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20110235296A1 (en) * | 2010-03-29 | 2011-09-29 | Quanta Computer Inc. | Integrated circuit package component with ball conducting joints |
WO2013129193A1 (en) * | 2012-02-28 | 2013-09-06 | Canon Kabushiki Kaisha | Printed circuit board and method of mounting components on the printed circuit board |
CN104377181A (zh) * | 2013-08-15 | 2015-02-25 | 日月光半导体制造股份有限公司 | 半导体封装件及其制造方法 |
-
2005
- 2005-10-14 JP JP2005300018A patent/JP2007109933A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20110235296A1 (en) * | 2010-03-29 | 2011-09-29 | Quanta Computer Inc. | Integrated circuit package component with ball conducting joints |
CN102208386A (zh) * | 2010-03-29 | 2011-10-05 | 广达电脑股份有限公司 | 具有球形焊点的集成电路封装元件 |
WO2013129193A1 (en) * | 2012-02-28 | 2013-09-06 | Canon Kabushiki Kaisha | Printed circuit board and method of mounting components on the printed circuit board |
US9345133B2 (en) | 2012-02-28 | 2016-05-17 | Canon Kabushiki Kaisha | Printed circuit board and method of mounting components on the printed circuit board |
CN104377181A (zh) * | 2013-08-15 | 2015-02-25 | 日月光半导体制造股份有限公司 | 半导体封装件及其制造方法 |
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