JP2010171253A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】半導体基板21上の多層配線層22の表面に形成された複数の半導体チップ用電極パッド23と、電極パッド23を露出する開口を有する絶縁膜24と、電極パッド23上から、パッド23に対応した開口近傍の絶縁膜24上に至る領域まで形成された複数のアンダーバンプメタル層25と、を具備する半導体チップ20と、アンダーバンプメタル層25上に形成された半田バンプ26と、電極パッド23に形成された複数の基板用電極パッド32を有し、半田バンプ26が、基板用電極パッド32と接合している基板31と、を備えた半導体装置であって、アンダーバンプメタル層25の端部直下に潜り込むように絶縁膜24に、内部が空洞の溝27を形成する。
【選択図】図4B
Description
ところで、このような半導体装置の高密度実装化により、半導体チップ及びパッケージ基板の表面にそれぞれ形成された電極パッド及び、これらを接続する半田バンプは、微細化が進んでおり、個々の半田バンプの径は100μm以下となるものまでが実現されている。しかし、このような微細化は、半田バンプの剥離や破壊による電気的接続不良をいっそう招きやすくするため、半導体装置の信頼性が低下するという問題がある。
式(1)によれば、応力σは、界面端13−1からの距離rの−λ乗に比例する。λは複素数となることがあるが、その場合には虚部は特異点近傍での振動的な振る舞いを意味し、実部がその包絡線という形で特異性を記述する。このとき、振動的な振る舞いをする領域は極めて小さいため、ここでは特異性の強さとしてλの実部のみを考え、以後、λはこの実部を指すものとする。λが0以下の場合には特異性が存在しないが、λが正の場合には特異性が存在し、λが大きいほど特異性が強いことになる。すなわち、λを小さくすることで、応力集中を低減する効果が得られる。
図4Aは、本実施形態による半導体装置を示す上面図である。また、図4Bは、図4Aの破線A−A´に沿った構造断面図である。ただし、図4Aにおいては、パッケージ基板及び半田バンプは省略して示している。
次に、本発明の第2の実施形態に係る半導体装置について、図面を参照して説明する。
次に、本発明の第3の実施形態に係る半導体装置について、図面を参照して説明する。
Claims (5)
- 半導体基板上の多層配線層の表面に格子状に形成された複数の第1の電極パッドと、
前記多層配線層表面に形成され、前記複数の第1の電極パッドをそれぞれ露出する開口を有する絶縁膜と、
それぞれの前記第1の電極パッド上から、これらの第1の電極パッドに対応したそれぞれの前記開口近傍の前記絶縁膜上に至る領域まで形成された複数のアンダーバンプメタル層と、
を具備する半導体チップと、
前記アンダーバンプメタル層上に形成された半田バンプと、
前記第1の電極パッドのそれぞれに対応する箇所にそれぞれ形成された複数の第2の電極パッドを有し、前記半田バンプが、前記第2の電極パッドと接合している基板と、
を備えた半導体装置であって、
前記アンダーバンプメタル層の端部直下に潜り込むように前記絶縁膜に、内部が空洞の溝を形成したことを特徴とする半導体装置。 - 前記半導体チップと前記基板の間及び前記溝の内部は、フィラーが添加されたエポキシ系の樹脂で充填されていることを特徴とする請求項1に記載の半導体装置。
- 前記溝は、前記半導体チップの中心と、それぞれの前記アンダーバンプメタル層の中心とを結ぶ直線上に位置する前記アンダーバンプメタル層の端部直下の前記絶縁膜に潜り込むように形成されたことを特徴とする請求項1に記載の半導体装置。
- 前記溝は、少なくとも前記半導体チップの4隅の前記半田バンプに対応する前記絶縁膜に形成されることを特徴とする請求項1または3に記載の半導体装置。
- 半導体基板に形成された多層配線層の表面に、格子状に複数の第1の電極パッドを形成する工程と、
前記多層配線層表面に、前記複数の第1の電極パッドをそれぞれ露出する開口を有する絶縁膜を形成する工程と、
それぞれの前記第1の電極パッド上から、これらの第1の電極パッドに対応したそれぞれの前記開口近傍の前記絶縁膜上に至る領域に、それぞれアンダーバンプメタル層を形成する工程と、
これらのアンダーバンプメタル層上に、それぞれ半田バンプを形成する工程と、
前記アンダーバンプメタル層の端部と離間する開口を有するレジスト層を前記絶縁膜上に形成する工程と、
このレジスト層を介して、前記絶縁膜に対してウェットエッチングすることにより、前記アンダーバンプメタル層の端部直下に潜り込むような溝を形成する工程と、
前記レジスト層を前記絶縁膜上から除去する工程と、
によって半導体チップを形成する工程と、
この前記半導体チップと、前記第1の電極パッドにそれぞれ対応する箇所にそれぞれ形成された複数の第2の電極パッドを有する基板とを、前記それぞれの半田バンプが、前記それぞれの第2の電極パッド上に配置されるように前記半導体チップの位置を調節した後、全体をリフロー処理することによって前記半田バンプと前記第2の電極パッドとを接合する工程と、
を具備することを特徴とする半導体装置の製造方法。
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CN104332418A (zh) * | 2014-08-26 | 2015-02-04 | 南通富士通微电子股份有限公司 | 芯片级封装方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08330310A (ja) * | 1995-05-31 | 1996-12-13 | Nec Corp | 半導体装置 |
JPH10229091A (ja) * | 1996-12-10 | 1998-08-25 | Citizen Watch Co Ltd | バンプ形成法 |
JP2000183108A (ja) * | 1998-12-18 | 2000-06-30 | Nec Corp | 半導体集積回路装置及びその製造方法 |
JP2001015632A (ja) * | 1999-06-29 | 2001-01-19 | Sharp Corp | 半導体装置、その製造方法及び半導体装置用基板 |
JP2005191605A (ja) * | 1997-01-17 | 2005-07-14 | Seiko Epson Corp | 半導体装置 |
JP2009124099A (ja) * | 2007-10-24 | 2009-06-04 | Panasonic Corp | 半導体チップの電極構造 |
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08330310A (ja) * | 1995-05-31 | 1996-12-13 | Nec Corp | 半導体装置 |
JPH10229091A (ja) * | 1996-12-10 | 1998-08-25 | Citizen Watch Co Ltd | バンプ形成法 |
JP2005191605A (ja) * | 1997-01-17 | 2005-07-14 | Seiko Epson Corp | 半導体装置 |
JP2000183108A (ja) * | 1998-12-18 | 2000-06-30 | Nec Corp | 半導体集積回路装置及びその製造方法 |
JP2001015632A (ja) * | 1999-06-29 | 2001-01-19 | Sharp Corp | 半導体装置、その製造方法及び半導体装置用基板 |
JP2009124099A (ja) * | 2007-10-24 | 2009-06-04 | Panasonic Corp | 半導体チップの電極構造 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101354750B1 (ko) | 2012-04-20 | 2014-01-23 | 앰코 테크놀로지 코리아 주식회사 | 반도체 디바이스 및 그 제조 방법 |
CN104332418A (zh) * | 2014-08-26 | 2015-02-04 | 南通富士通微电子股份有限公司 | 芯片级封装方法 |
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