JP2005191605A - 半導体装置 - Google Patents
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Abstract
【解決手段】 半導体装置は、半導体チップ12と、外部との接続のためのハンダボール20と、半導体チップ12とハンダボール20とを電気的に接続する配線18と、半導体チップ12の上に設けられる応力緩和層16と、ハンダボール20と配線18との電気的な接続部24aの外周位置でハンダボール20から応力緩和層16に対して応力を伝える応力伝達部22と、を有する。
【選択図】 図1
Description
前記配線は、前記第1及び第2の応力緩和層の間に設けられ、
前記接続部は、前記第2の応力緩和層を貫通して設けられ、
前記応力伝達部は、前記第2の応力緩和層の上において前記接続部に一体的に形成されてもよい。
前記配線は、前記第1及び第2の応力緩和層の間に設けられ、
前記接続部は、前記第2の応力緩和層を貫通して設けられ、
前記応力伝達部は、前記第1及び第2の応力緩和層の間で前記接続部に一体的に形成される第1の伝達部と、前記第2の応力緩和層の上において前記接続部に一体的に形成される第2の伝達部と、を有してもよい。
前記配線は、前記第1の応力緩和層の下に形成される第1の配線部と、前記第1及び第2の応力緩和層の間に形成される第2の配線部と、を有し、
前記接続部は、前記第1の応力緩和層を貫通して前記第1及び第2の配線部を接続する第1の配線接続部と、前記第2の応力緩和層を貫通して前記外部電極と前記第2の配線部とを接続する第2の配線接続部を有し、
前記第1及び第2の配線接続部は、平面的にずれた位置に設けられ、
前記応力伝達部は、前記第1及び第2の応力緩和層の間で前記第1の配線接続部に一体的に形成される第1の伝達部と、前記第2の応力緩和層の上において前記第2の配線接続部に一体的に形成される第2の伝達部と、を有してもよい。
前記基板状の電子素子に電極を形成する工程と、
前記電極を避けて前記基板状の電子素子に応力緩和部を設ける工程と、
前記電極から配線を形成する工程と、
前記配線と外部電極との電気的な接続部の外周位置に前記外部電極から前記応力緩和部に対して応力を伝える応力伝達部を形成する工程と、
前記基板状の電子素子を個々の個片に切断する工程と、
を有する。
前記電極を避けて前記ウエーハに応力緩和部を設ける工程と、
前記電極から配線を形成する工程と、
前記配線と外部電極との電気的な接続部の外周位置に前記外部電極から前記応力緩和部に対して応力を伝える応力伝達部を形成する工程と、
前記ウエーハを個々の個片に切断する工程と、
を有する。
前記ウエーハの切断工程の前に、前記応力緩和部における前記応力伝達部の外側に、エッチングによって溝を形成する工程を含んでもよい。
前記ウエーハの切断工程の前に、前記応力緩和部を、前記応力伝達部の下方に至るまでエッチングする工程を含んでもよい。
図1は、第1実施形態に係る半導体装置を示す断面図である。同図に示す半導体装置10は、応力緩和層16と、この上に形成された配線18と、を有する。詳しくは、半導体チップ12の上に、電極14を避けて応力緩和層16が形成され、電極14から応力緩和層16の上にかけて配線18が形成されている。
図2は、第2実施形態に係る半導体装置を示す断面図である。同図に示す半導体装置30は、応力緩和層36の下に配線38が形成されたものである。詳しくは、半導体チップ32の上に、絶縁層としての酸化膜(図示せず)を介して、電極34から配線38が形成され、この上に応力緩和層36が形成されている。なお、配線38は、クローム(Cr)からなる。
図3は、第3実施形態に係る半導体装置を示す断面図である。同図に示す半導体装置31は、図2に示す半導体装置30の応力緩和層36上に、補助伝達層33が形成されたものである。本実施形態でも、接続部38aは、クローム(Cr)層42の一部であって、ハンダボール(外部電極)40と配線38とを電気的に接続する部材の一部である。
図4A及び図4Bは、第4実施形態に係る半導体装置を示す断面図である。なお、図4Aは、図4BのIV−IV線断面図である。これらの図に示す半導体装置37は、図2に示す半導体装置30の応力緩和層36に溝35が形成されたものである。ただし、図2と図4Aとは、断面位置において異なる。本実施形態でも、接続部38aは、ハンダボール(外部電極)40と配線38(図2参照)とを電気的に接続する部材の一部である。
図5は、第5実施形態に係る半導体装置を示す断面図である。同図に示す半導体装置39は、図2に示す半導体装置30の応力緩和層36をエッチングしたものである。
図6は、第6実施形態に係る半導体装置を示す断面図である。同図に示す半導体装置45は、図5に示す半導体装置39に補助伝達部47を付加したものである。
図7は、第7実施形態に係る半導体装置を示す断面図である。この第7実施形態は、第1及び第2実施形態の両方の特徴を有する。
図8は、第8実施形態に係る半導体装置を示す断面図である。同図に示す半導体装置51は、図7に示す半導体装置50の第1の応力緩和層57上に、補助伝達層53が形成されたものである。本実施形態でも、接続部58aは、ハンダボール(外部電極)60と配線58とを電気的に接続する部材の一部である。
図9は、第9実施形態に係る半導体装置を示す断面図である。この第9実施形態は、第7実施形態の変形例である。
図10は、第10実施形態に係る半導体装置を示す断面図である。この第10実施形態は、第9実施形態の変形例である。そこで、第9実施形態との違いのみを説明すると、配線91の上に形成される銅(Cu)層92及び銅(Cu)層93が、応力伝達部94よりも小さくなっている。したがって、ハンダボール95を倒そうとする応力は、応力伝達部94からは伝達するものの、銅(Cu)層92及び銅(Cu)層93からは伝達しにくくなっている。そして、銅(Cu)層92及び銅(Cu)層93が、応力伝達部として機能しないので、配線91には応力が伝わりにくくなる。こうすることで、配線91の断線を防止することができる。
図11A及び図11Bは、第11実施形態に係る半導体装置を示す図である。なお、図11Bは、図11AのXI−XI位置にてみた平面図である。
図12A及び図12Bは、第12実施形態に係る半導体装置を示す図である。なお、図12Bは、図12Aの XII−XII 位置にてみた平面図である。この第12実施形態は、上述した第11実施形態の変形例である。そこで、第11実施形態との相違を説明する。
図13は、第13実施形態に係る半導体装置を示す図である。この第13実施形態は、上述した第11実施形態又は第12実施形態の変形例である。つまり、図11A及び図11Bに示す柱状の複数の応力伝達部112の代わりに、図13に示す半導体装置140は、円筒状の応力伝達部142を有する。この応力伝達部142は、配線144を内側に導入するために一部が切り欠かかれており、配線144とは接触しないようになっている。このような応力伝達部142であっても、第11実施形態と同様の作用効果を達成することができる。
図14は、第14実施形態に係る半導体装置を示す図である。同図に示す半導体装置150も、半導体チップ152上に第1の応力緩和層154が形成されている。ただし、この応力緩和層154には、ほぼリング状の溝156が形成されている。そして、溝156にて区画されたアイランド部158が形成される。また、アイランド部158に至るように配線159が形成されている。詳しくは、配線159を形成するために、溝156はC字状をなしている。
図15は、第15実施形態に係る半導体装置を示す図である。同図に示す半導体装置170は、応力緩和層172の上にバンプ174を設けて応力を吸収する点において、上記実施形態と同様である。
図16は、第16実施形態に係る半導体装置を示す図である。同図に示す半導体装置190は、半導体チップ192上に形成される第1の配線194と、この配線194の上に形成される第1の応力緩和層196と、この応力緩和層196の上に形成される第2の配線198と、を有する。
図17A〜図18Cは、本実施形態に係る半導体装置の製造方法を示す図である。
チタンタングステン層:1000Å(10−10m)
銅層 :1000Å(10−10m)
銅メッキ層 :0.5〜5μm
程度としてもよい。
チタンタングステン層:1000Å(10−10m)
銅層 :1000Å(10−10m)
銅メッキ層 :0.5〜100μm
程度としてもよい。
本発明は、CSP型の半導体装置に適用することができる。図19には、代表的なCSP型の半導体装置が示されている。同図において、半導体チップ1の電極2から、能動面1aの中央方向に配線3が形成され、各配線3には外部電極5が設けられている。全ての外部電極5は、応力緩和層7の上に設けられているので、回路基板(図示せず)に実装されたときの応力の緩和を図ることができる。また、外部電極5を除く領域には、保護膜としてソルダレジスト層8が形成されている。
配線3<電極2
となっているが、
電極2≦配線3
とすることが好ましい。特に、
電極2<配線3
となる場合には、配線3の抵抗値が小さくなるばかりか、強度が増すので断線が防止される。
Claims (28)
- 半導体素子と、前記半導体素子の領域内に外部との接続のために設けられた外部電極と、接続部を介して前記外部電極に接続されて前記半導体素子と前記外部電極とを電気的に接続する配線と、前記半導体素子の上に設けられる応力緩和部と、前記外部電極から前記応力緩和部に対して応力を伝える応力伝達部と、を有する半導体装置。
- 請求項1記載の半導体装置において、
前記配線は、前記応力緩和部の上に設けられ、
前記応力伝達部は、前記接続部に設けられる半導体装置。 - 請求項1記載の半導体装置において、
前記配線は、前記応力緩和部の下に設けられ、
前記接続部は、前記応力緩和部を貫通して設けられ、
前記応力伝達部は、前記応力緩和部の上において前記接続部に一体的に形成される半導体装置。 - 請求項3記載の半導体装置において、
前記応力緩和部は、前記配線から前記応力伝達部に至る厚みで形成される半導体装置。 - 請求項4記載の半導体装置において、
前記応力緩和部には、前記応力伝達部の外側に溝が形成される半導体装置。 - 請求項3記載の半導体装置において、
前記応力緩和部には、前記配線上で接触する部位と、前記応力伝達部下で接触する部位と、の間に空間が形成される半導体装置。 - 請求項6記載の半導体装置において、
応力緩和部は、前記配線から前記応力伝達部に至る厚みで形成されてから、前記応力伝達部の外側から下方に至るまでエッチングされて形成される半導体装置。 - 請求項3記載の半導体装置において、
前記外部電極の少なくとも根本外周と前記応力緩和部との間に介在し、前記外部電極からの応力を前記応力緩和部に伝達する補助伝達部を有する半導体装置。 - 請求項8記載の半導体装置において、
前記補助伝達部は、前記応力緩和部として利用可能な材料からなる半導体装置。 - 請求項1記載の半導体装置において、
前記応力緩和部は、第1の応力緩和層と、該第1の応力緩和層の上に形成される第2の応力緩和層と、を有し、
前記配線は、前記第1及び第2の応力緩和層の間に設けられ、
前記接続部は、前記第2の応力緩和層を貫通して設けられ、
前記応力伝達部は、前記第2の応力緩和層の上において前記接続部に一体的に形成される半導体装置。 - 請求項1記載の半導体装置において、
前記応力緩和部は、第1の応力緩和層と、該第1の応力緩和層の上に形成される第2の応力緩和層と、を有し、
前記配線は、前記第1及び第2の応力緩和層の間に設けられ、
前記接続部は、前記第2の応力緩和層を貫通して設けられ、
前記応力伝達部は、前記第1及び第2の応力緩和層の間で前記接続部に一体的に形成される第1の伝達部と、前記第2の応力緩和層の上において前記接続部に一体的に形成される第2の伝達部と、を有する半導体装置。 - 請求項11記載の半導体装置において、
前記第2の伝達部は、前記第1の伝達部よりも大きな面積で前記応力を前記第2の応力緩和層に伝達する半導体装置。 - 請求項1記載の半導体装置において、
前記応力伝達部は、前記接続部に対して非接触状態で設けられる半導体装置。 - 請求項13記載の半導体装置において、
前記応力緩和部は、前記応力伝達部を支持する支持領域と、前記接続部が形成される接続領域と、の間に応力の伝達を妨げる分離部を有する半導体装置。 - 請求項14記載の半導体装置において、
前記分離部は、溝である半導体装置。 - 請求項1記載の半導体装置において、
前記配線は、前記半導体素子との間に中空空間を形成する屈曲部を有する半導体装置。 - 請求項16記載の半導体装置において、
前記中空空間にゲル材料が注入されてなる半導体装置。 - 請求項1記載の半導体装置において、
前記応力緩和部は、第1の応力緩和層と、該第1の応力緩和層の上に形成される第2の応力緩和層と、を有し、
前記配線は、前記第1の応力緩和層の下に形成される第1の配線部と、前記第1及び第2の応力緩和層の間に形成される第2の配線部と、を有し、
前記接続部は、前記第1の応力緩和層を貫通して前記第1及び第2の配線部を接続する第1の配線接続部と、前記第2の応力緩和層を貫通して前記外部電極と前記第2の配線部とを接続する第2の配線接続部を有し、前記第1及び第2の配線接続部は、平面的にずれた位置に設けられ、
前記応力伝達部は、前記第1及び第2の応力緩和層の間で前記第1の配線接続部に一体的に形成される第1の伝達部と、前記第2の応力緩和層の上において前記第2の配線接続部に一体的に形成される第2の伝達部と、を有する半導体装置。 - 請求項1記載の半導体装置において、
前記配線は、前記応力の発生方向に対してほぼ直角方向で、前記外部電極から引き出される半導体装置。 - 請求項1記載の半導体装置において、
前記応力伝達部は、前記接続部の外周位置に形成される半導体装置。 - 電子素子と、外部との接続のための外部電極と、前記電子素子と前記外部電極とを電気的に接続する配線と、前記電子素子の上に設けられる応力緩和部と、前記外部電極と前記配線との電気的な接続部の外周位置で前記外部電極から前記応力緩和部に対して応力を伝える応力伝達部と、を有する電子部品。
- 基板状に複数の電子素子を一体的に形成する工程と、
前記基板状の電子素子に電極を形成する工程と、
前記電極を避けて前記基板状の電子素子に応力緩和部を設ける工程と、
前記電極から配線を形成する工程と、
前記配線と外部電極との電気的な接続部の外周位置に前記外部電極から前記応力緩和部に対して応力を伝える応力伝達部を形成する工程と、
前記基板状の電子素子を個々の個片に切断する工程と、
を有する電子部品の製造方法。 - ウエーハに電極を形成する工程と、
前記電極を避けて前記ウエーハに応力緩和部を設ける工程と、
前記電極から配線を形成する工程と、
前記配線と外部電極との電気的な接続部の外周位置に前記外部電極から前記応力緩和部に対して応力を伝える応力伝達部を形成する工程と、
前記ウエーハを個々の個片に切断する工程と、
を有する半導体装置の製造方法。 - 請求項23記載の半導体装置の製造方法において、
前記応力緩和部の形成工程は、前記配線の形成工程の後に行われ、
前記ウエーハの切断工程の前に、前記応力緩和部における前記応力伝達部の外側に、エッチングによって溝を形成する工程を含む半導体装置の製造方法。 - 請求項23記載の半導体装置の製造方法において、
前記応力緩和部の形成工程は、前記配線の形成工程の後に行われ、
前記ウエーハの切断工程の前に、前記応力緩和部を、前記応力伝達部の下方に至るまでエッチングする工程を含む半導体装置の製造方法。 - 請求項23記載の半導体装置の製造方法において、
前記ウエーハの切断工程の前に、前記応力緩和部の上から前記外部電極の少なくとも根本外周に至るまで、前記応力緩和部として利用可能な材料を設けて、補助伝達部を形成する工程を含む半導体装置の製造方法。 - 請求項1から請求項20のいずれかに記載の半導体装置と、所望の配線パターンが形成された基板と、を有し、
前記半導体装置の外部電極が前記配線パターンに接続された回路基板。 - 請求項27記載の回路基板を有する電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005090415A JP4258660B2 (ja) | 1997-01-17 | 2005-03-28 | 半導体装置 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1991597 | 1997-01-17 | ||
JP2005090415A JP4258660B2 (ja) | 1997-01-17 | 2005-03-28 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP53270398A Division JP3811957B2 (ja) | 1997-01-17 | 1998-01-16 | 電子部品及び半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008247471A Division JP2009027185A (ja) | 1997-01-17 | 2008-09-26 | 電子部品および半導体装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2005191605A true JP2005191605A (ja) | 2005-07-14 |
JP2005191605A5 JP2005191605A5 (ja) | 2007-03-08 |
JP4258660B2 JP4258660B2 (ja) | 2009-04-30 |
Family
ID=34796884
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005090415A Expired - Lifetime JP4258660B2 (ja) | 1997-01-17 | 2005-03-28 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4258660B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100759309B1 (ko) | 2005-08-08 | 2007-09-17 | 세이코 엡슨 가부시키가이샤 | 반도체 장치 |
JP2008016549A (ja) * | 2006-07-04 | 2008-01-24 | Tdk Corp | 電子部品 |
JP2009027185A (ja) * | 1997-01-17 | 2009-02-05 | Seiko Epson Corp | 電子部品および半導体装置 |
US7705454B2 (en) | 2005-08-08 | 2010-04-27 | Seiko Epson Corporation | Semiconductor device |
JP2010171253A (ja) * | 2009-01-23 | 2010-08-05 | Toshiba Corp | 半導体装置およびその製造方法 |
-
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- 2005-03-28 JP JP2005090415A patent/JP4258660B2/ja not_active Expired - Lifetime
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US8399999B2 (en) | 1997-01-17 | 2013-03-19 | Seiko Epson Corporation | Electronic component, semiconductor device, methods of manufacturing the same, circuit board, and electronic instrument |
KR100759309B1 (ko) | 2005-08-08 | 2007-09-17 | 세이코 엡슨 가부시키가이샤 | 반도체 장치 |
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Publication number | Publication date |
---|---|
JP4258660B2 (ja) | 2009-04-30 |
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Date | Code | Title | Description |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050426 |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050426 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20051221 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070124 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070420 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080423 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080620 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080626 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080730 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080926 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090114 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090127 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130220 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130220 Year of fee payment: 4 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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EXPY | Cancellation because of completion of term |