JPH08330310A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH08330310A JPH08330310A JP13368295A JP13368295A JPH08330310A JP H08330310 A JPH08330310 A JP H08330310A JP 13368295 A JP13368295 A JP 13368295A JP 13368295 A JP13368295 A JP 13368295A JP H08330310 A JPH08330310 A JP H08330310A
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- Japan
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- electrode pad
- bump
- insulating film
- film
- semiconductor device
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Abstract
(57)【要約】
【目的】バンプにテープキャリアのインナリードを熱圧
着して接合する際のバンプから下部の電極パッドに加わ
る応力により電極パッドが変形しカバー絶縁膜にクラッ
クを生じて外部より水分が侵入し発生する電極腐食を防
止する。 【構成】バンプ９の周縁部内側に相当する電極パッド３
に設けた溝４内にカバー絶縁膜５の空洞６を設けること
により、バンプ９から加わる応力による電極パッド３が
変形して空洞６内の電極パッド３の側面のカバー絶縁膜
５にクラック１１を生じた場合にもバリアメタル８を介
してバンプの外縁とカバー絶縁膜５とが密着されてお
り、外部からの水分の侵入を防ぐことができる。
着して接合する際のバンプから下部の電極パッドに加わ
る応力により電極パッドが変形しカバー絶縁膜にクラッ
クを生じて外部より水分が侵入し発生する電極腐食を防
止する。 【構成】バンプ９の周縁部内側に相当する電極パッド３
に設けた溝４内にカバー絶縁膜５の空洞６を設けること
により、バンプ９から加わる応力による電極パッド３が
変形して空洞６内の電極パッド３の側面のカバー絶縁膜
５にクラック１１を生じた場合にもバリアメタル８を介
してバンプの外縁とカバー絶縁膜５とが密着されてお
り、外部からの水分の侵入を防ぐことができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
にバンプ電極を有する半導体装置に関する。
にバンプ電極を有する半導体装置に関する。
【０００２】
【従来の技術】半導体集積回路の実装技術の１つである
ＴＡＢ（ｔａｐｅ ａｕｔｏｍａｔｅｄ ｂｏｎｄｉｎ
ｇ）では、半導体シリコン基板上に形成された電極パッ
ド上のバンプとフィルムキャリアテープのインナリード
とを熱圧着し接合している。
ＴＡＢ（ｔａｐｅ ａｕｔｏｍａｔｅｄ ｂｏｎｄｉｎ
ｇ）では、半導体シリコン基板上に形成された電極パッ
ド上のバンプとフィルムキャリアテープのインナリード
とを熱圧着し接合している。
【０００３】図３（ａ），（ｂ）は従来の半導体装置の
一例を示す平面図およびＢ−Ｂ′線断面図である。
一例を示す平面図およびＢ−Ｂ′線断面図である。
【０００４】図３（ａ），（ｂ）に示すように、シリコ
ン基板１の上に設けたＢＰＳＧ膜等のフィールド絶縁膜
２の上にアルミニウム膜からなる電極パッド３を形成
し、電極パッド３を含む表面に耐湿性の低いフィールド
絶縁膜２を保護するプラズマ窒化膜（プラズマＣＶＤ法
により形成した窒化シリコン膜）からなるカバー絶縁膜
５を形成する。次に、電極パッド３の上のカバー絶縁膜
５を選択的にエッチングしてバンプ形成用の開口部７を
形成し、開口部７に露出した電極パッド３の表面および
開口部７の周囲にバリアメタル膜８を介してバンプ９を
形成する。
ン基板１の上に設けたＢＰＳＧ膜等のフィールド絶縁膜
２の上にアルミニウム膜からなる電極パッド３を形成
し、電極パッド３を含む表面に耐湿性の低いフィールド
絶縁膜２を保護するプラズマ窒化膜（プラズマＣＶＤ法
により形成した窒化シリコン膜）からなるカバー絶縁膜
５を形成する。次に、電極パッド３の上のカバー絶縁膜
５を選択的にエッチングしてバンプ形成用の開口部７を
形成し、開口部７に露出した電極パッド３の表面および
開口部７の周囲にバリアメタル膜８を介してバンプ９を
形成する。
【０００５】
【発明が解決しようとする課題】この従来の半導体装置
では、図４に示すように、バンプ９にフィルムキャリア
のインナリード１０を熱圧着して接合する際に、バンプ
９から電極パッド３に上部からの機械的応力が加わり、
電極パッド３が横方向に変形して機械的強度の弱い電極
パッド３の側面に突出してカバー絶縁膜５を破壊し、ク
ラック１１や剥れを発生させ、この破壊されたカバー絶
縁膜５より外部の水分が入り込み電極パッド３の腐食を
生じ、導電性劣化や断線等を発生させるという問題点が
あった。
では、図４に示すように、バンプ９にフィルムキャリア
のインナリード１０を熱圧着して接合する際に、バンプ
９から電極パッド３に上部からの機械的応力が加わり、
電極パッド３が横方向に変形して機械的強度の弱い電極
パッド３の側面に突出してカバー絶縁膜５を破壊し、ク
ラック１１や剥れを発生させ、この破壊されたカバー絶
縁膜５より外部の水分が入り込み電極パッド３の腐食を
生じ、導電性劣化や断線等を発生させるという問題点が
あった。
【０００６】このような問題を防ぐ方法として特開平１
−２０９７４６号公報に記載されているように、アルミ
ニウム多層配線を用いて電極パッドへ加わる応力を分散
させるという技術があるが、構造、工程が複雑になると
いう欠点がある。
−２０９７４６号公報に記載されているように、アルミ
ニウム多層配線を用いて電極パッドへ加わる応力を分散
させるという技術があるが、構造、工程が複雑になると
いう欠点がある。
【０００７】本発明の目的は、簡単な構造で、且つ工程
を増やすことなく耐湿性の低下を防止できる半導体装置
を提供することにある。
を増やすことなく耐湿性の低下を防止できる半導体装置
を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に形成した絶縁膜上に設けた電極パッド
と、前記電極パッドのバンプ形成領域の周囲に形成した
溝と、前記溝を含む表面に形成して前記電極パッド上の
バンプ形成領域に設けた開口部および前記溝内に設けた
空洞を有する絶縁膜と、バリアメタル膜を介して前記開
口部の前記電極パッドと電気的に接続し且つ前記開口部
周囲の前記空洞上を含む領域の前記絶縁膜上に延在して
形成したバンプとを有する。
半導体基板上に形成した絶縁膜上に設けた電極パッド
と、前記電極パッドのバンプ形成領域の周囲に形成した
溝と、前記溝を含む表面に形成して前記電極パッド上の
バンプ形成領域に設けた開口部および前記溝内に設けた
空洞を有する絶縁膜と、バリアメタル膜を介して前記開
口部の前記電極パッドと電気的に接続し且つ前記開口部
周囲の前記空洞上を含む領域の前記絶縁膜上に延在して
形成したバンプとを有する。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１（ａ），（ｂ）は本発明の一実施例を
示す平面図およびＡ−Ａ′線断面図である。
示す平面図およびＡ−Ａ′線断面図である。
【００１１】図１（ａ），（ｂ）に示すように、シリコ
ン基板１の上に形成したＢＰＳＧ膜からなるフィールド
絶縁膜２の上にアルミニウム膜等からなりバンプ形成領
域の周囲に溝４を有する電極パッド３を形成する。次
に、電極パッド３を含む表面にプラズマＣＶＤ法により
形成した窒化シリコン膜（プラズマ窒化膜）等の耐湿性
にすぐれたカバー絶縁膜５を設けてパターニングし、電
極パッド３のバンプ形成領域に開口部７を形成すると共
に溝４内に幅２μｍ程度の空洞６を形成する。次に、開
口部７に露出した電極パッド３の表面を含むカバー絶縁
膜５の表面にチタン膜等のバリアメタル膜８をスパッタ
法で２００ｎｍの厚さに形成した後、レジスト膜を用い
て選択的に金膜をめっきし、形成された金膜をマスクと
してバリアメタル膜８を除去し、開口部７の電極パッド
３とバリアメタル膜８を介して電気的に接続し、且つ開
口部７の周囲に形成した空洞６上の領域を含むカバー絶
縁膜５の上に延在するバンプ９を形成する。
ン基板１の上に形成したＢＰＳＧ膜からなるフィールド
絶縁膜２の上にアルミニウム膜等からなりバンプ形成領
域の周囲に溝４を有する電極パッド３を形成する。次
に、電極パッド３を含む表面にプラズマＣＶＤ法により
形成した窒化シリコン膜（プラズマ窒化膜）等の耐湿性
にすぐれたカバー絶縁膜５を設けてパターニングし、電
極パッド３のバンプ形成領域に開口部７を形成すると共
に溝４内に幅２μｍ程度の空洞６を形成する。次に、開
口部７に露出した電極パッド３の表面を含むカバー絶縁
膜５の表面にチタン膜等のバリアメタル膜８をスパッタ
法で２００ｎｍの厚さに形成した後、レジスト膜を用い
て選択的に金膜をめっきし、形成された金膜をマスクと
してバリアメタル膜８を除去し、開口部７の電極パッド
３とバリアメタル膜８を介して電気的に接続し、且つ開
口部７の周囲に形成した空洞６上の領域を含むカバー絶
縁膜５の上に延在するバンプ９を形成する。
【００１２】図２は本発明を用いた半導体装置の実装状
態を説明するための断面図である。
態を説明するための断面図である。
【００１３】図２に示すように、バンプ９にテープキャ
リアのインナリード１０をボンディングする際にバンプ
９から電極パッド３に印加される応力により電極パッド
３が変形して電極パッド３の端部が突出し空洞６内のカ
バー絶縁膜５にクラック１１を生ずることがあるが、バ
ンプ９の外周とカバー絶縁膜５とはバリアメタル膜８を
介して密封されており、空洞７内に生じたカバー絶縁膜
５のクラック１１に外部から水分が侵入するのを防ぐこ
とができる。
リアのインナリード１０をボンディングする際にバンプ
９から電極パッド３に印加される応力により電極パッド
３が変形して電極パッド３の端部が突出し空洞６内のカ
バー絶縁膜５にクラック１１を生ずることがあるが、バ
ンプ９の外周とカバー絶縁膜５とはバリアメタル膜８を
介して密封されており、空洞７内に生じたカバー絶縁膜
５のクラック１１に外部から水分が侵入するのを防ぐこ
とができる。
【００１４】なお、開口部７と、バンプ９の外周との間
に空洞６を２重に設けても良く、電極パッド３の横方向
への変形によるカバー絶縁膜のクラックで生ずる水分の
侵入を防ぐ効果を更に高めることができる。
に空洞６を２重に設けても良く、電極パッド３の横方向
への変形によるカバー絶縁膜のクラックで生ずる水分の
侵入を防ぐ効果を更に高めることができる。
【００１５】なお、パッド電極３としては、アルミニウ
ム膜の他にアルミニウム−シリコン（１％）合金膜やチ
タン−銅−アルミニウム合金膜等の微細加工には適して
いるが機械的応力に弱い材料を使用することもできる。
ム膜の他にアルミニウム−シリコン（１％）合金膜やチ
タン−銅−アルミニウム合金膜等の微細加工には適して
いるが機械的応力に弱い材料を使用することもできる。
【００１６】
【発明の効果】以上説明したように本発明は、ＴＡＢ工
程の熱圧着の際にバンプからパッド電極へ印加される機
械的応力でパッド電極の側面が突出して生じるカバー絶
縁膜のクラックをパッド電極のバンプ形成用開孔部の周
辺に形成した空洞内で発生させることで、バンプの外周
とカバー絶縁膜との密封を維持して周囲からの水分の侵
入を防ぐことができ、これにより、バンプ電極の腐触、
断線及びフィールド絶縁膜への水分の侵入によるリーク
電流の発生を防ぐことができるという効果を有する。
程の熱圧着の際にバンプからパッド電極へ印加される機
械的応力でパッド電極の側面が突出して生じるカバー絶
縁膜のクラックをパッド電極のバンプ形成用開孔部の周
辺に形成した空洞内で発生させることで、バンプの外周
とカバー絶縁膜との密封を維持して周囲からの水分の侵
入を防ぐことができ、これにより、バンプ電極の腐触、
断線及びフィールド絶縁膜への水分の侵入によるリーク
電流の発生を防ぐことができるという効果を有する。
【図１】本発明の一実施例を示す平面図およびＡ−Ａ′
線断面図。
線断面図。
【図２】本発明を用いた半導体装置の実装状態を説明す
るための断面図。
るための断面図。
【図３】従来の半導体装置の一例を示す平面図およびＢ
−Ｂ′線断面図。
−Ｂ′線断面図。
【図４】従来の半導体装置の問題点を説明するための断
面図。
面図。
１ シリコン基板 ２ フィールド絶縁膜 ３ 電極パッド ４ 溝 ５ カバー絶縁膜 ６ 空洞 ７ 開口部 ８ バリアメタル膜 ９ バンプ １０ インナリード １１ クラック
Claims (2)
- 【請求項１】 半導体基板上に形成した絶縁膜上に設け
た電極パッドと、前記電極パッドのバンプ形成領域の周
囲に形成した溝と、前記溝を含む表面に形成して前記電
極パッド上のバンプ形成領域に設けた開口部および前記
溝内に設けた空洞を有する絶縁膜と、バリアメタル膜を
介して前記開口部の前記電極パッドと電気的に接続し且
つ前記開口部周囲の前記空洞上を含む領域の前記絶縁膜
上に延在して形成したバンプとを有することを特徴とす
る半導体装置。 - 【請求項２】 電極パッドがアルミニウム，アルミニウ
ム−シリコン合金，チタン−銅−アルミニウム合金のい
ずれか１種からなる請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13368295A JP2674567B2 (ja) | 1995-05-31 | 1995-05-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13368295A JP2674567B2 (ja) | 1995-05-31 | 1995-05-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08330310A true JPH08330310A (ja) | 1996-12-13 |
| JP2674567B2 JP2674567B2 (ja) | 1997-11-12 |
Family
ID=15110419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13368295A Expired - Lifetime JP2674567B2 (ja) | 1995-05-31 | 1995-05-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2674567B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007208209A (ja) * | 2006-02-06 | 2007-08-16 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US7550317B2 (en) | 2002-02-13 | 2009-06-23 | Samsung Electronics Co., Ltd. | Method for manufacture of wafer level package with air pads |
| JP2010135739A (ja) * | 2008-11-07 | 2010-06-17 | Denso Corp | 半導体装置 |
| JP2010171253A (ja) * | 2009-01-23 | 2010-08-05 | Toshiba Corp | 半導体装置およびその製造方法 |
| US20120032329A1 (en) * | 2008-12-03 | 2012-02-09 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| JP2013251566A (ja) * | 2008-12-03 | 2013-12-12 | Renesas Electronics Corp | 半導体装置 |
-
1995
- 1995-05-31 JP JP13368295A patent/JP2674567B2/ja not_active Expired - Lifetime
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7550317B2 (en) | 2002-02-13 | 2009-06-23 | Samsung Electronics Co., Ltd. | Method for manufacture of wafer level package with air pads |
| JP2007208209A (ja) * | 2006-02-06 | 2007-08-16 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2010135739A (ja) * | 2008-11-07 | 2010-06-17 | Denso Corp | 半導体装置 |
| US20120032329A1 (en) * | 2008-12-03 | 2012-02-09 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| JP2013251566A (ja) * | 2008-12-03 | 2013-12-12 | Renesas Electronics Corp | 半導体装置 |
| CN103681595A (zh) * | 2008-12-03 | 2014-03-26 | 瑞萨电子株式会社 | 半导体集成电路器件 |
| US9466559B2 (en) | 2008-12-03 | 2016-10-11 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| US10818620B2 (en) | 2008-12-03 | 2020-10-27 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| JP2010171253A (ja) * | 2009-01-23 | 2010-08-05 | Toshiba Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2674567B2 (ja) | 1997-11-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970617 |