KR20150028031A - 인쇄회로기판 - Google Patents

Abstract

본 발명은 워피지 감소를 기대할 수 있도록 코어층과 상기 코어층에 절연층 및 회로층이 적층된 빌드 업 인쇄회로기판으로서, 상기 코어층에는 전자칩이 내장되는 전자칩캐비티; 그리고 상기 전자칩에 의한 워피지를 감쇄시킬 수 있도록 더미칩이 내장되는 더미칩캐비티; 를 포함할 수 있다.

Description

인쇄회로기판{PRINTED CIRCUIT BOARD}

본 발명은 인쇄회로기판에 관한 것으로, 더욱 상세하게는 워피지 감소를 기대할 수 있는 인쇄회로기판에 관한 것이다.

최근 전자제품의 경량화, 소형화, 고속화, 다기능화, 고성능화 추세에 대응하기 위하여 고집적에 대한 요구가 증가하고 있다.

고집적을 위해서는 전자회로 기판의 두께가 얇아져야 하며 이를 위해서 전자회로 기판의 베이스가 되는 코어의 두께가 절대적으로 얇아져야 한다.

현재 인쇄회로기판을 제조하기 위한 공정은 동박이 부착된 코어층을 베이스로 하여 코어층에 회로패턴을 형성하고, 그 상부와 하부에 각각 레진으로 이루어진 레이어를 적층한다.

코어의 회로패턴은 마스크를 부착한 후 미리 설계된 패턴대로 에칭시켜 형성된다.

이때, 코어의 층간 연결 방식은 이산화탄소 드릴이나, 메카니컬 드릴을 이용하여 비아홀을 형성하고, 층간 도통을 위해 비아홀 내부에 도금층을 형성하여 전기적으로 층간 연결이 이루어지도록 하고 있다.

이와 같은 인쇄회로기판은 고집적화, 고성능화를 위해 배선의 피치가 얇아져야 하며, 이를 위해 기존의 코어 재료의 물성을 변화시켜 레진이 침전된 유리섬유를 사용하기도 한다.

그러나, 종래 인쇄회로기판은 코어층의 두께가 얇아지게 될 경우 인쇄회로기판의 제조 시 많은 공정상의 문제점이 수반되며, 특히, 완성된 인쇄회로기판에 전자전자소자를 탑재하게 될 경우 전자전자소자와 기판 사이의 스트레스로 인해 워피지가 발생 되는 문제점이 있다.

인용문헌: 대한민국특허공개 제 2002-0035939호

본 발명은 상기와 같은 문제점을 감안하여 안출된 것으로, 빌드 업 기판 내부에 실장된 전자칩으로 인한 워피지를 감소시키도록 더미 칩을 동시에 내장시켜 기판 전체의 워피지를 상쇄시킬 수 있도록 한 인쇄회로기판을 제공하는데 목적이 있다.

이와 같은 목적을 효과적으로 달성하기 위해 본 발명은, 코어층과 상기 코어층에 절연층 및 회로층이 적층된 빌드 업 인쇄회로기판으로서, 상기 코어층에는 전자칩이 내장되는 전자칩캐비티; 그리고 상기 전자칩에 의한 워피지를 감쇄시킬 수 있도록 더미칩이 내장되는 더미칩캐비티; 를 포함할 수 있다.

상기 더미칩캐비티는 코어층의 중심에서 상기 전자칩캐비티까지의 거리와 동일한 거리에 형성될 수 있으며, 상기 전자칩캐비티와 더미칩캐비티는 동일한 수량으로 형성될 수 있다.

또한 상기 전자칩과 더미칩은 허용오차 범위내의 동일한 워피지 값을 갖는 것이 사용될 수 있으며, 상기 전자칩캐비티와 더미칩캐비티는 코어 내부에 복수개로 형성 시 일정간격마다 각각 교번되게 형성될 수 있다.

본 발명의 실시예에 따른 인쇄회로기판은 빌드 업 기판 내부에 실장된 전자칩으로 인한 워피지를 감소시키도록 더미 칩을 동시에 내장시켜 기판 전체의 워피지를 상쇄시킬 수 있어 제품성을 증대시킬 수 있는 효과가 있다.

도 1은 본 발명의 실시예에 따른 인쇄회로기판에 전자칩과 더미칩이 실장된 상태를 보인 예시도.
도 2는 본 발명의 실시예에 따른 인쇄회로기판에 전자칩과 더미칩이 실장된 상태를 보인 단면 예시도.
도 3은 본 발명의 실시예에 따른 인쇄회로기판에 더미칩이 실장되어 개선된 워피지 값을 보인 예시도.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.

도 1은 본 발명의 실시예에 따른 인쇄회로기판에 전자칩과 더미칩이 실장된 상태를 보인 예시도이고, 도 2는 본 발명의 실시예에 따른 인쇄회로기판에 전자칩과 더미칩이 실장된 상태를 보인 단면 예시도이며, 도 3은 본 발명의 실시예에 따른 인쇄회로기판에 더미칩이 실장되어 개선된 워피지 값을 보인 예시도이다.

도 1 및 도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 인쇄회로기판은 코어와 코어에 절연층 및 회로층이 적층된 빌드 업 구조이며, 코어 내부에 전자칩캐비티와 더미칩캐비티가 형성된다.

코어층(10)은 레진과 같은 절연재를 소재로 할 수 있으며, 모듈러스(Modulus)를 증대시킬 수 있도록 도면에는 도시하지 않았지만 글래스 페브릭(Glass fabric)이 포함된 형태로도 제조될 수 있다.

이러한 코어층(10)의 상면과 저면에는 각각 구리를 소재로 하는 동박층이 구성되어 있으며, 식각을 통해 회로패턴(12)이 형성된다.

여기서, 코어층(10)의 상측과 하측에 각각 형성된 회로패턴(12)은 상측과 하측이 모두 동일한 두께를 유지하도록 구성될 수도 있으나, 기판의 워피지를 최소화시키거나 또는 설계사항에 따라 코어층(10)의 상면보다 저면의 두께가 더 두껍게 형성될 수 있다.

또한 코어층(10)의 내부에는 전자칩(20)이 내장될 수 있도록 전자칩(20)의 규격보다 큰 직경으로 이루어진 전자칩캐비티(16)가 형성된다. 전자칩캐비티(16)는 전자칩(20)이 수용될 수 있는 충분한 규격을 가진다.

전자칩캐비티(16)의 양측에는 코어층(10)의 상면과 저면에 형성된 회로패턴(12)을 연결하도록 관통비아(15)가 형성된다. 관통비아(15)는 소정폭으로 이루어진 직선 또는 모래시계 형상으로 제조될 수 있다.

코어층(10)의 상부에는 절연층(30)이 빌드 업될 수 있다. 절연층(30)은 다수의 레이어(32)가 적층된 것을 포함하며, 열팽창계수의 차이로 인한 기판의 워피지를 최소화시킬 수 있도록 글래스 페브릭이나 빌드업 필름과 같은 절연 필름소재가 포함될 수 있다.

즉, 절연층(30)은 모듈러스를 증대시킬 수 있도록 글래스 페브릭에 레진이 함침된 형태 또는 글래스 페브릭이 없고 빌드업 필름과 같은 절연필름만으로 구성될 수 있다.

또한 절연층(30)에는 층간 도통이 이루어지도록 복수의 비아(33)가 구성될 수 있다. 복수의 비아(33)는 기판의 워피지를 최소화시키면서 층간도통이 이루어지도록 전자소자(20)가 설치된 양측으로 집중 배치될 수 있다.

이때, 기판의 워피지를 최소화시키기 위한 다른 실시예로서 다수의 레이어(32) 두께를 각기 다르게 차별화시킬 수도 있다. 다시 말해, 빌드 업되는 레이어(32)의 열팽창계수를 고려하여 각기 다른 두께를 가지도록 적층 배열함으로써, 절연층(30)을 구성하는 과정에서 발생할 수 있는 워피지를 최소화시킬 수 있게 된다.

또한 절연층(30)의 최상부층에는 레이어(32)를 보호하기 위한 솔더 레지스트(34)가 도포될 수 있다.

한편, 코어층(10)에는 전자칩캐비티(16)에 내장된 전자칩(20)으로 인해 발생되는 워피지를 최소화 또는 상쇄시킬 수 있도록 더미칩캐비티(18)가 더 형성될 수 있다.

즉, 더미칩캐비티(18)는 전자팁캐비티(16)에 내장된 전자칩(20)의 워피지를 상쇄시킬 수 있도록 전자칩(20)의 워피지와 허용오차 내에서 동일 규격 및 워피지값을 갖는 전자칩(20)이 내부에 수용될 수 있다.

이때, 더미칩캐비티(16)에 수용되는 전자칩(20)은 정상작동이 가능하거나 불량이 발생되어 정상작동이 불가능한 것 중 어느 것을 사용해도 무방하다.

또한 더미칩캐비티(16)는 코어층(10)의 중심을 기준으로 전자칩캐비티(16)까지의 거리와 균형을 맞추도록 코어층(10)의 중심으로부터 동일 거리에 형성될 수 있다.

그런데, 예를 들어 전자칩캐비티(16)가 코어층(10)의 중심에 형성될 경우에는 전자칩(20)에 의한 워피지를 상쇄시키도록 더미칩캐비티(18)를 형성할 수 없게 된다.

따라서, 본 발명의 더미칩캐비티(18)는 코어층(10)의 중심에서 소정거리 이격된 위치에 전자칩캐비티(16)가 구성될 경우에만 형성될 수 있다.

또한 복수개의 전자칩캐비티(16)가 코어층(10)에 형성될 때에는 더미칩캐비티(18) 역시 전자칩캐비티(16)와 동일 수량으로 형성되며, 전자칩캐비티(16)와 더미칩캐비티(18)를 각각 교번되게 구성하게 된다.

이와 같은 더미칩캐비티(18)에 더미칩(25)이 내장될 때에는 전자칩캐비티(16)에 전자칩(20)이 내장된 후 레진이 충진되는 공정과 동일한 공정이 진행된다. 다시 말해, 더미칩캐비티(18)는 전자칩캐비티(16)의 형성 시 레이저에 의해 함께 관통 형성되고, 각 캐비티에 충진되는 레진도 동일한 양으로 충진된다.

이처럼 더미칩캐비티(18)와 더미칩(25)을 코어층(10) 내부에 구성하게 되면, 도 3에 도시된 바와 같이 워피지가 효과적으로 감소하는 것을 알 수 있다.

도 3은 온도에 따른 워피지 결과를 나타낸 것이다. (a)의 경우에는 더미칩캐비티(18)가 형성되지 않은 상태에서 룸 온도에 따른 그래프가 스마일 보다는 크라잉 모양에 치우쳐 있는 것을 알 수 있다. 특히 온도를 260℃로 올렸을 때에는 워피지에 더 큰 불균형이 발생하게 된다.

(b)의 경우에는 더미칩캐비티(18)와 전자칩캐비티(16)가 균형을 이루도록 구성된 그래프로서, 상온 및 고온 모두 크라잉 워피지 거동이 줄고 산포가 개선된다.

따라서, 본 발명의 더미칩캐비티(18)에 더미칩(25)이 내장될 경우 인쇄회로기판(100)을 제조하기 위한 비용이 일부 증가될 수 있으나, 워피지 발생으로 인한 제품 불량을 효과적으로 줄일 수 있어 제품성을 크게 향상시킬 수 있게 된다.

이상에서 본 발명의 실시예에 따른 인쇄회로기판에 대해 설명하였으나 본 발명은 이에 한정하지 아니하며 당업자라면 그 응용과 변형이 가능함은 물론이다.

10: 코어층
12: 회로패턴
15: 관통비아
16: 전자칩캐비티
18: 더미칩캐비티
20: 전자칩
25: 더미칩
30: 절연층
32: 레이어
33: 비아
34: 솔더 레지스트
100: 인쇄회로기판

Claims (5)

1. 코어층과 상기 코어층에 절연층 및 회로층이 적층된 빌드 업 인쇄회로기판으로서,
   상기 코어층에는 전자칩이 내장되는 전자칩캐비티; 그리고
   상기 전자칩에 의한 워피지를 감쇄시킬 수 있도록 더미칩이 내장되는 더미칩캐비티; 를 포함하는 인쇄회로기판.
   
2. 제 1항에 있어서,
   상기 더미칩캐비티는 코어층의 중심에서 상기 전자칩캐비티까지의 거리와 동일한 거리에 형성된 인쇄회로기판.
   
3. 제 1항에 있어서,
   상기 전자칩캐비티와 더미칩캐비티는 동일한 수량으로 형성된 인쇄회로기판.
   
4. 제 1항에 있어서,
   상기 전자칩과 더미칩은 허용오차 범위내의 동일한 워피지 값을 갖는 인쇄회로기판.
   
5. 제 1항에 있어서,
   상기 전자칩캐비티와 더미칩캐비티는 코어층 내부에 복수개로 형성 시 상기 코어층의 중심에서 각각 교번되게 형성되는 인쇄회로기판.
   
   
   
   
   

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