JP2003017625A - インターポーザおよび半導体パッケージ - Google Patents
インターポーザおよび半導体パッケージInfo
- Publication number
- JP2003017625A JP2003017625A JP2001199616A JP2001199616A JP2003017625A JP 2003017625 A JP2003017625 A JP 2003017625A JP 2001199616 A JP2001199616 A JP 2001199616A JP 2001199616 A JP2001199616 A JP 2001199616A JP 2003017625 A JP2003017625 A JP 2003017625A
- Authority
- JP
- Japan
- Prior art keywords
- interposer
- semiconductor package
- interposer substrate
- electronic element
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/85909—Post-treatment of the connector or wire bonding area
- H01L2224/8592—Applying permanent coating, e.g. protective coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3511—Warping
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】
【課題】実装時においても、パッケージの反りの低減お
よび接合界面のせん断応力低減可能なインターポーザお
よび半導体パッケージを提供する。 【解決手段】半導体チップ１と、インターポーザ基板２
と、インターポーザ基板２に半導体チップ１が搭載され
る領域で、インターポーザ基板２の対角をなす２つの頂
点間の一部で、長辺に垂直になるように形成されたスリ
ット６と、インターポーザ基板２上に形成された電極９
と半導体チップ１を接続する金属細線５と封止する封止
樹脂３を設けたので、半導体パッケージ１００をインタ
ーポーザ基板２に実装する場合において、インターポー
ザ基板２の反りがスリット６により低減される。また、
半導体パッケージ１００をマーザーボードへはんだ接合
して実装する場合において、その温度変化によりインタ
ーポーザ基板２と半導体チップ１および封止樹脂３の界
面に生じるせん断応力が低減される。
よび接合界面のせん断応力低減可能なインターポーザお
よび半導体パッケージを提供する。 【解決手段】半導体チップ１と、インターポーザ基板２
と、インターポーザ基板２に半導体チップ１が搭載され
る領域で、インターポーザ基板２の対角をなす２つの頂
点間の一部で、長辺に垂直になるように形成されたスリ
ット６と、インターポーザ基板２上に形成された電極９
と半導体チップ１を接続する金属細線５と封止する封止
樹脂３を設けたので、半導体パッケージ１００をインタ
ーポーザ基板２に実装する場合において、インターポー
ザ基板２の反りがスリット６により低減される。また、
半導体パッケージ１００をマーザーボードへはんだ接合
して実装する場合において、その温度変化によりインタ
ーポーザ基板２と半導体チップ１および封止樹脂３の界
面に生じるせん断応力が低減される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップを実
装するインターポーザ、および当該インターポーザに半
導体チップを実装した半導体パッケージに関する。
装するインターポーザ、および当該インターポーザに半
導体チップを実装した半導体パッケージに関する。
【０００２】
【従来の技術】デジタルビデオカメラ、デジタル携帯電
話、あるいはノートパソコンなど、携帯用電子機器の小
型化、薄型化、軽量化に対する要求は強くなる一方であ
り、これに応えるために近年のＶＬＳＩなどの半導体装
置においては、３年で７割の縮小化を実現してきた一方
で、実装基板上の部品実装密度をいかに向上させるかが
重要な課題として研究および開発がなされてきた。
話、あるいはノートパソコンなど、携帯用電子機器の小
型化、薄型化、軽量化に対する要求は強くなる一方であ
り、これに応えるために近年のＶＬＳＩなどの半導体装
置においては、３年で７割の縮小化を実現してきた一方
で、実装基板上の部品実装密度をいかに向上させるかが
重要な課題として研究および開発がなされてきた。
【０００３】従来、半導体装置のパッケージ形態として
は、ＤＩＰ（Dual Inline Package）あるいはＰＧＡ（P
in Grid Array）などのプリント基板に設けられたスル
ーホールにリード線を挿入して実装するリード挿入型
（ＴＨＤ：Through Hall Mounte Device）やＱＦＰ（Qu
ad Flat Packag）あるいはＴＣＰ（Tape Carrier packa
ge）リード端子を基板の表面にハンダつけして実装する
表面実装型（ＳＭＤ：Surface Mount Device）が用いら
れてきた。さらに、装置の小型化、高密度化のために、
パッケージサイズを半導体チップの大きさに限りなく近
づけたチップサイズパッケージ（ＣＳＰ：Chip Size Pa
ckage 、ＦＢＧＡ（Fine-Pitch BGA））とも呼ばれるパ
ッケージ形態に移行してきた。
は、ＤＩＰ（Dual Inline Package）あるいはＰＧＡ（P
in Grid Array）などのプリント基板に設けられたスル
ーホールにリード線を挿入して実装するリード挿入型
（ＴＨＤ：Through Hall Mounte Device）やＱＦＰ（Qu
ad Flat Packag）あるいはＴＣＰ（Tape Carrier packa
ge）リード端子を基板の表面にハンダつけして実装する
表面実装型（ＳＭＤ：Surface Mount Device）が用いら
れてきた。さらに、装置の小型化、高密度化のために、
パッケージサイズを半導体チップの大きさに限りなく近
づけたチップサイズパッケージ（ＣＳＰ：Chip Size Pa
ckage 、ＦＢＧＡ（Fine-Pitch BGA））とも呼ばれるパ
ッケージ形態に移行してきた。
【０００４】図９は、従来構造の半導体チップ露出型パ
ッケージの構造を示す斜視図である。図１０は、図９の
Ａ−Ａ’間での断面図である。
ッケージの構造を示す斜視図である。図１０は、図９の
Ａ−Ａ’間での断面図である。
【０００５】たとえば、従来構造の半導体パッケージ１
００は、図９，１０に示すように、ガラスエポキシ材等
からなるインターポーザ基板２ａ上に接着材４を介して
半導体チップ１が搭載され、インターポーザ基板２ａ上
に形成された電極９と、半導体チップ１が金属細線５で
電気的に接続され、金属細線５と半導体チップ１の一部
が封止樹脂３で封止されている。インターポーザ２ａチ
ップ搭載面の裏面には、金属細線５と電気的に接続され
たランド７が形成されている。
００は、図９，１０に示すように、ガラスエポキシ材等
からなるインターポーザ基板２ａ上に接着材４を介して
半導体チップ１が搭載され、インターポーザ基板２ａ上
に形成された電極９と、半導体チップ１が金属細線５で
電気的に接続され、金属細線５と半導体チップ１の一部
が封止樹脂３で封止されている。インターポーザ２ａチ
ップ搭載面の裏面には、金属細線５と電気的に接続され
たランド７が形成されている。
【０００６】上記の半導体パッケージ１００は、不図示
のマザーボード（実装基板）の端子とインターポーザ２
のランド７とがハンダ接合で電気的に接続されるよう
に、マザーボード上に実装されて使用されることにな
る。
のマザーボード（実装基板）の端子とインターポーザ２
のランド７とがハンダ接合で電気的に接続されるよう
に、マザーボード上に実装されて使用されることにな
る。
【０００７】次に上述した従来構造の半導体チップ露出
型パッケージ１００の製造方法を説明する。
型パッケージ１００の製造方法を説明する。
【０００８】まず、ガラスエポキシ等からなるインター
ポーザ基板２ａの上面に、半導体チップ１を接着材４を
介して接着する。この際、接着材４として、たとえば銀
ペーストをインターポーザ基板２ａと半導体チップ１の
間に塗布し、約１６０℃の熱で圧着させる。
ポーザ基板２ａの上面に、半導体チップ１を接着材４を
介して接着する。この際、接着材４として、たとえば銀
ペーストをインターポーザ基板２ａと半導体チップ１の
間に塗布し、約１６０℃の熱で圧着させる。
【０００９】そして、半導体チップ１のボンディングパ
ッドとインターポーザ基板２ａの上部に形成されている
電極９とを金属細線５で結線する。
ッドとインターポーザ基板２ａの上部に形成されている
電極９とを金属細線５で結線する。
【００１０】そして、インターポーザ基板２ａを図示し
ない上型と下型とからなる封止用金型で挟み、封止樹脂
３を注入硬化させることで、半導体パッケージ１００が
完成する。
ない上型と下型とからなる封止用金型で挟み、封止樹脂
３を注入硬化させることで、半導体パッケージ１００が
完成する。
【００１１】
【発明が解決しようとする課題】しかしながら、上述し
た従来構造の半導体パッケージには、以下のように主と
して大きく２つの問題点がある。
た従来構造の半導体パッケージには、以下のように主と
して大きく２つの問題点がある。
【００１２】その１つとしては、半導体パッケージ１０
０は、半導体チップ１、インターポーザ基板２ａ、およ
び封止樹脂３という線膨張率の異なる異材料間を接合し
た構造であるため、温度変化がある場合に半導体パッケ
ージ１００に反りが発生する。
０は、半導体チップ１、インターポーザ基板２ａ、およ
び封止樹脂３という線膨張率の異なる異材料間を接合し
た構造であるため、温度変化がある場合に半導体パッケ
ージ１００に反りが発生する。
【００１３】温度上昇量をΔＴ、半導体チップ１の線膨
張率をα1 、インターポーザ基板２ａの線膨張率をα
2 、封止樹脂３の線膨張率をα3 、半導体チップ１に発
生する熱膨張量をδ1 、インターポーザ基板２ａに発生
する熱膨張量をδ2 、封止樹脂３に発生する熱膨張量を
δ3 、半導体チップ１の長さをｔ1 、インターポーザ基
板２ａの長さをｔ2 、封止樹脂３の長さをｔ3 とする
と、以下の関係がある。
張率をα1 、インターポーザ基板２ａの線膨張率をα
2 、封止樹脂３の線膨張率をα3 、半導体チップ１に発
生する熱膨張量をδ1 、インターポーザ基板２ａに発生
する熱膨張量をδ2 、封止樹脂３に発生する熱膨張量を
δ3 、半導体チップ１の長さをｔ1 、インターポーザ基
板２ａの長さをｔ2 、封止樹脂３の長さをｔ3 とする
と、以下の関係がある。
【００１４】
【数１】δ1 ＝ｔ1 ・α1 ・ΔＴ
δ2 ＝ｔ2 ・α2 ・ΔＴ
δ3 ＝ｔ3 ・α3 ・ΔＴ
【００１５】温度変化ΔＴが発生すると、線膨張率α1
と線膨張率α2 および線膨張率α3の違いにより半導体
チップ１とインターポーザ基板２ａおよび封止樹脂３が
異なる比率で伸縮し反りの原因となる。
と線膨張率α2 および線膨張率α3の違いにより半導体
チップ１とインターポーザ基板２ａおよび封止樹脂３が
異なる比率で伸縮し反りの原因となる。
【００１６】具体的に、各材料のおおよその線膨張率を
以下に示す。半導体チップ１のシリコンの線膨張率は
３．５×１０-6／℃、インターポーザ基板２ａの線膨張
率は１５×１０-6／℃、封止樹脂３の線膨張率は１６×
１０-6／℃である。上述のようにシリコンの線膨張率と
インターポーザ基板２ａの線膨張率の比率は約１／４、
またシリコンの線膨張率と封止樹脂３の線膨張率の比率
は約１／４．５である。
以下に示す。半導体チップ１のシリコンの線膨張率は
３．５×１０-6／℃、インターポーザ基板２ａの線膨張
率は１５×１０-6／℃、封止樹脂３の線膨張率は１６×
１０-6／℃である。上述のようにシリコンの線膨張率と
インターポーザ基板２ａの線膨張率の比率は約１／４、
またシリコンの線膨張率と封止樹脂３の線膨張率の比率
は約１／４．５である。
【００１７】図１１は、上記半導体パッケージ１００に
マイナスの温度荷重がかけられた場合の変形の様子を模
式的に示す断面図である。説明の簡略化のために半導体
チップ１およびインターポーザ基板２ａ以外の構成要素
は図示しない。
マイナスの温度荷重がかけられた場合の変形の様子を模
式的に示す断面図である。説明の簡略化のために半導体
チップ１およびインターポーザ基板２ａ以外の構成要素
は図示しない。
【００１８】インターポーザ基板２ａに半導体チップ１
を搭載する際に、接着材４を塗布し熱硬化させる。この
熱硬化の際の高温での状態が反りおよび応力ゼロの相対
位置となるため、冷却時にはマイナスの温度荷重された
状態となり、半導体チップ１よりもインターポーザ基板
２ａの収縮量が大きいので縁部が下側に反ってしまう。
を搭載する際に、接着材４を塗布し熱硬化させる。この
熱硬化の際の高温での状態が反りおよび応力ゼロの相対
位置となるため、冷却時にはマイナスの温度荷重された
状態となり、半導体チップ１よりもインターポーザ基板
２ａの収縮量が大きいので縁部が下側に反ってしまう。
【００１９】この反りが大きい場合には、半導体パッケ
ージ１００をマザーボードに実装する際に、はんだ接合
の不具合が発生するという問題点がある。たとえば、反
り量の大きい箇所は、インターポーザ基板２ａが実装さ
れる図示しないマザーボードと、インターポーザ基板２
ａの隙間が大きくなるため、はんだ量が不足し、十分な
はんだ付け結合信頼性が得られないという問題点があ
る。
ージ１００をマザーボードに実装する際に、はんだ接合
の不具合が発生するという問題点がある。たとえば、反
り量の大きい箇所は、インターポーザ基板２ａが実装さ
れる図示しないマザーボードと、インターポーザ基板２
ａの隙間が大きくなるため、はんだ量が不足し、十分な
はんだ付け結合信頼性が得られないという問題点があ
る。
【００２０】２つめの問題点としては、上述した異材料
間の線膨張率の違いにより、半導体パッケージ１００を
マーザーボードに実装する際のはんだ接合に伴う温度上
昇による膨張が発生した場合に、異材料間の接合界面に
せん断応力が発生し接合界面の剥離が発生するという問
題点がある。
間の線膨張率の違いにより、半導体パッケージ１００を
マーザーボードに実装する際のはんだ接合に伴う温度上
昇による膨張が発生した場合に、異材料間の接合界面に
せん断応力が発生し接合界面の剥離が発生するという問
題点がある。
【００２１】たとえば、半導体パッケージ１００をマー
ザーボードに実装する際のはんだ接合に伴う温度上昇に
より、インターポーザ基板２ａと封止樹脂３との接合界
面にせん断応力が発生し、インターポーザ基板２ａと封
止樹脂３の接合界面の剥離が生じ、金属細線５が断線す
る可能性がある。その場合には、金属細線５の断線によ
り半導体チップ１の内部の電気回路が正常に動作しない
という問題点がある。
ザーボードに実装する際のはんだ接合に伴う温度上昇に
より、インターポーザ基板２ａと封止樹脂３との接合界
面にせん断応力が発生し、インターポーザ基板２ａと封
止樹脂３の接合界面の剥離が生じ、金属細線５が断線す
る可能性がある。その場合には、金属細線５の断線によ
り半導体チップ１の内部の電気回路が正常に動作しない
という問題点がある。
【００２２】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、半導体パッケージの反りを低減
でき、マザーボード実装時においてマザーボードとイン
ターポーザとの隙間を均一に保つことができるインター
ポーザおよびそのインターポーザを用いた半導体パッケ
ージを提供することにある。
のであり、その目的は、半導体パッケージの反りを低減
でき、マザーボード実装時においてマザーボードとイン
ターポーザとの隙間を均一に保つことができるインター
ポーザおよびそのインターポーザを用いた半導体パッケ
ージを提供することにある。
【００２３】また、本発明の他の目的は、マザーボード
実装時においてインターポーザと半導体チップとの接合
界面および封止樹脂との接合界面のせん断応力による界
面剥離を防止可能なインターポーザおよびそのインター
ポーザを用いた半導体パッケージを提供することにあ
る。
実装時においてインターポーザと半導体チップとの接合
界面および封止樹脂との接合界面のせん断応力による界
面剥離を防止可能なインターポーザおよびそのインター
ポーザを用いた半導体パッケージを提供することにあ
る。
【００２４】
【課題を解決するための手段】上記の目的を達成するた
め、本発明のインターポーザは、電子素子を搭載するイ
ンターポーザであって、前記電子素子との熱膨張差を緩
和する熱膨張緩和手段を含む。
め、本発明のインターポーザは、電子素子を搭載するイ
ンターポーザであって、前記電子素子との熱膨張差を緩
和する熱膨張緩和手段を含む。
【００２５】好適には、前記熱膨張緩和手段は、スリッ
トである。
トである。
【００２６】また、好適には、前記スリットは、前記イ
ンターポーザと前記電子素子の接合領域内で最大の距離
をもつ２点間の一部に形成されている。
ンターポーザと前記電子素子の接合領域内で最大の距離
をもつ２点間の一部に形成されている。
【００２７】また、好適には、前記インターポーザは、
矩形であり、前記スリットは、当該インターポーザの対
角をなす２つの頂点間の一部に形成されている。
矩形であり、前記スリットは、当該インターポーザの対
角をなす２つの頂点間の一部に形成されている。
【００２８】また、好適には、表面に形成された電極
と、前記電極と前記電子素子を接続する配線部と、少な
くとも前記配線部を封止する封止樹脂とを有する。
と、前記電極と前記電子素子を接続する配線部と、少な
くとも前記配線部を封止する封止樹脂とを有する。
【００２９】上記の本発明のインターポーザによれば、
前記電子素子との熱膨張差を緩和するための熱膨張緩和
手段であるスリットが、たとえば、インターポーザと電
子素子の接合領域内で最大の距離をもつ２点間の一部に
形成されている。このため、たとえば、本発明のインタ
ーポーザに電子素子を熱をかけ圧着することで実装する
場合においても、電子素子とインターポーザとの線膨張
率の違いにより生じる反りがスリットにより緩和され
る。また、本発明のインターポーザをマーザーボードに
はんだ接合で実装する際に、インターポーザと電子素
子、およびインターポーザと封止樹脂の線膨張率の差に
より生じるせん断応力がスリットにより緩和される。
前記電子素子との熱膨張差を緩和するための熱膨張緩和
手段であるスリットが、たとえば、インターポーザと電
子素子の接合領域内で最大の距離をもつ２点間の一部に
形成されている。このため、たとえば、本発明のインタ
ーポーザに電子素子を熱をかけ圧着することで実装する
場合においても、電子素子とインターポーザとの線膨張
率の違いにより生じる反りがスリットにより緩和され
る。また、本発明のインターポーザをマーザーボードに
はんだ接合で実装する際に、インターポーザと電子素
子、およびインターポーザと封止樹脂の線膨張率の差に
より生じるせん断応力がスリットにより緩和される。
【００３０】さらに、上記の目的を達成するため、本発
明の半導体パッケージは、電子素子と、当該電子素子を
搭載するインターポーザと、前記電子素子を封止する封
止樹脂とを有する半導体パッケージであって、前記イン
ターポーザは、前記電子素子との熱膨張差を緩和する熱
膨張緩和手段を含む。
明の半導体パッケージは、電子素子と、当該電子素子を
搭載するインターポーザと、前記電子素子を封止する封
止樹脂とを有する半導体パッケージであって、前記イン
ターポーザは、前記電子素子との熱膨張差を緩和する熱
膨張緩和手段を含む。
【００３１】好適には、前記熱膨張緩和手段は、スリッ
トである。
トである。
【００３２】また、好適には、前記スリットは、前記イ
ンターポーザと前記電子素子の接合領域内で最大の距離
をもつ２点間の一部に形成されている。
ンターポーザと前記電子素子の接合領域内で最大の距離
をもつ２点間の一部に形成されている。
【００３３】また、好適には、前記インターポーザは、
矩形であり、前記スリットは、当該インターポーザの対
角をなす２つの頂点間の一部に形成されている。
矩形であり、前記スリットは、当該インターポーザの対
角をなす２つの頂点間の一部に形成されている。
【００３４】また、好適には、前記インターポーザ上に
形成された電極と、前記電極と前記電子素子を接続する
配線部とを有し、前記封止樹脂は、少なくとも前記配線
部を封止している。
形成された電極と、前記電極と前記電子素子を接続する
配線部とを有し、前記封止樹脂は、少なくとも前記配線
部を封止している。
【００３５】上記の本発明の半導体パッケージによれ
ば、インターポーザに電子素子との熱膨張差を緩和する
ための熱膨張緩和手段であるスリットが、たとえば、イ
ンターポーザと電子素子の接合領域内で最大の距離をも
つ２点間の一部に形成されている。このため、たとえ
ば、電子素子をインターポーザに実装する際に、電子素
子とインターポーザとの線膨張率の違いにより生じる反
りがスリットにより緩和される。また、本発明の半導体
パッケージをマーザーボードにはんだ接合で実装する際
に、インターポーザと電子素子、およびインターポーザ
と封止樹脂の線膨張率の違いにより生じるせん断応力が
スリットにより緩和され、マーザーボードに実装され
る。
ば、インターポーザに電子素子との熱膨張差を緩和する
ための熱膨張緩和手段であるスリットが、たとえば、イ
ンターポーザと電子素子の接合領域内で最大の距離をも
つ２点間の一部に形成されている。このため、たとえ
ば、電子素子をインターポーザに実装する際に、電子素
子とインターポーザとの線膨張率の違いにより生じる反
りがスリットにより緩和される。また、本発明の半導体
パッケージをマーザーボードにはんだ接合で実装する際
に、インターポーザと電子素子、およびインターポーザ
と封止樹脂の線膨張率の違いにより生じるせん断応力が
スリットにより緩和され、マーザーボードに実装され
る。
【００３６】
【発明の実施の形態】以下に、本発明のインターポーザ
および半導体パッケージの実施の形態について、図面を
参照して説明する。
および半導体パッケージの実施の形態について、図面を
参照して説明する。
【００３７】図１は、本発明の実施の形態に係る半導体
パッケージ１００の構造を示す断面図である。
パッケージ１００の構造を示す断面図である。
【００３８】本実施の形態に係る半導体パッケージ１０
０は、図１に示すように、スリット６が形成されたイン
ターポーザ基板２上に接着材４を介して半導体チップ１
が搭載されている。
０は、図１に示すように、スリット６が形成されたイン
ターポーザ基板２上に接着材４を介して半導体チップ１
が搭載されている。
【００３９】半導体チップ１は、たとえばシリコンチッ
プであり、所望の機能を有する電子回路を含む。また、
半導体チップ１には、図示しないボンディングパッドが
形成され、インターポーザ基板２上に形成された電極９
と、金属細線５で接続されている。
プであり、所望の機能を有する電子回路を含む。また、
半導体チップ１には、図示しないボンディングパッドが
形成され、インターポーザ基板２上に形成された電極９
と、金属細線５で接続されている。
【００４０】インターポーザ基板２上には、半導体チッ
プ１の上部中央部を除いた部分およ金属細線５と電極９
を封止する、たとえばエポキシ樹脂等からなる封止樹脂
３が形成されている。
プ１の上部中央部を除いた部分およ金属細線５と電極９
を封止する、たとえばエポキシ樹脂等からなる封止樹脂
３が形成されている。
【００４１】インターポーザ基板２の半導体チップ１搭
載面の裏面には、金属細線５と電気的に接続されたラン
ド７が形成されており、図示しないマーザーボードに実
装する際に、マーザーボードに形成された電極と接続さ
れる。
載面の裏面には、金属細線５と電気的に接続されたラン
ド７が形成されており、図示しないマーザーボードに実
装する際に、マーザーボードに形成された電極と接続さ
れる。
【００４２】図２は図１の半導体チップ１とインターポ
ーザ基板２の接続部分を拡大した図である。
ーザ基板２の接続部分を拡大した図である。
【００４３】上述したように、インターポーザ基板２に
は、接着材４を介して半導体チップ１が搭載される。こ
の接着材４は、たとえば、フィラ８を含む銀ペースト等
であり半導体チップ１とインターポーザ基板２を固着す
る役割を持っている。銀ペーストの熱硬化温度は約１６
０℃前後である。フィラ８は、一定の直径を持つ球状の
形状をした粒子であり、半導体チップ１とインターポー
ザ基板２の間に介在して、半導体チップ１とインターポ
ーザ基板２の間隔を一定に保つ機能を有する。
は、接着材４を介して半導体チップ１が搭載される。こ
の接着材４は、たとえば、フィラ８を含む銀ペースト等
であり半導体チップ１とインターポーザ基板２を固着す
る役割を持っている。銀ペーストの熱硬化温度は約１６
０℃前後である。フィラ８は、一定の直径を持つ球状の
形状をした粒子であり、半導体チップ１とインターポー
ザ基板２の間に介在して、半導体チップ１とインターポ
ーザ基板２の間隔を一定に保つ機能を有する。
【００４４】図３は図１のインターポーザ基板の裏面を
示す図である。
示す図である。
【００４５】インターポーザ基板２には、スリット６が
形成されている。たとえば、スリット６は、図３に示す
ように、半導体チップ１が搭載される領域にインターポ
ーザ基板２の長辺と垂直になるように平行な３本のスリ
ットが形成され、フィラ８の間に形成されている。
形成されている。たとえば、スリット６は、図３に示す
ように、半導体チップ１が搭載される領域にインターポ
ーザ基板２の長辺と垂直になるように平行な３本のスリ
ットが形成され、フィラ８の間に形成されている。
【００４６】図４は、インターポーザ基板２の反りを説
明するための図である。反り量は、異材料間の接合距離
に比例して増加する傾向がある。本実施の形態のよう
に、図４に示すような接合領域をもつ場合には、半導体
チップ１とインターポーザ基板２ａの接合領域の長手方
向の距離、つまり対角線Ｂ−Ｂ’および対角線Ｃ−Ｃ’
に沿って測った接合距離が他に比して長いために、その
方向での伸縮が大きくなり、それに応じた反りが生じ
る。
明するための図である。反り量は、異材料間の接合距離
に比例して増加する傾向がある。本実施の形態のよう
に、図４に示すような接合領域をもつ場合には、半導体
チップ１とインターポーザ基板２ａの接合領域の長手方
向の距離、つまり対角線Ｂ−Ｂ’および対角線Ｃ−Ｃ’
に沿って測った接合距離が他に比して長いために、その
方向での伸縮が大きくなり、それに応じた反りが生じ
る。
【００４７】このため、本実施の形態ではスリット６
は、インターポーザ基板２の長手方向である対角線に沿
って測った距離、つまり接合領域の対角する２頂点の間
の距離が接合領域内の一番長い接合距離であり、かつイ
ンターポーザ基板２では長辺が長いために、長辺に垂直
になるようにスリットを形成した。実際には、スリット
６の位置や形状は、インターポーザ基板２に形成されて
いる電極９やランド７や半導体チップ１等の配置を考慮
して形成する必要がある。
は、インターポーザ基板２の長手方向である対角線に沿
って測った距離、つまり接合領域の対角する２頂点の間
の距離が接合領域内の一番長い接合距離であり、かつイ
ンターポーザ基板２では長辺が長いために、長辺に垂直
になるようにスリットを形成した。実際には、スリット
６の位置や形状は、インターポーザ基板２に形成されて
いる電極９やランド７や半導体チップ１等の配置を考慮
して形成する必要がある。
【００４８】図５は、上記半導体パッケージ１００にマ
イナスの温度荷重がかけられた場合の変形の様子を模式
的に示す断面図である。
イナスの温度荷重がかけられた場合の変形の様子を模式
的に示す断面図である。
【００４９】説明の簡単なためインターポーザ基板２以
外の半導体チップ１、封止樹脂３、金属細線５、ランド
７等の構成要素は図示しない。
外の半導体チップ１、封止樹脂３、金属細線５、ランド
７等の構成要素は図示しない。
【００５０】上述したように、半導体チップ１とインタ
ーポーザ基板２の線膨張率が異なり、半導体チップ１の
線膨張率がインターポーザ基板２の面方向の線膨張率の
１／４程度である。
ーポーザ基板２の線膨張率が異なり、半導体チップ１の
線膨張率がインターポーザ基板２の面方向の線膨張率の
１／４程度である。
【００５１】このため、インターポーザ基板２にスリッ
ト６を形成しない場合には、製造時に半導体チップ１の
搭載のために、熱が印加され、この高温での状態が反り
および応力ゼロの相対位置となるため、冷却時には、マ
イナスの温度荷重された状態となり、半導体チップ１よ
りもインターポーザ基板２の収縮量が大きいので下側に
反ってしまう。
ト６を形成しない場合には、製造時に半導体チップ１の
搭載のために、熱が印加され、この高温での状態が反り
および応力ゼロの相対位置となるため、冷却時には、マ
イナスの温度荷重された状態となり、半導体チップ１よ
りもインターポーザ基板２の収縮量が大きいので下側に
反ってしまう。
【００５２】また、半導体パッケージ１００をマーザー
ボードに、はんだ接合により実装する際の温度上昇のた
めに、インターポーザ基板２が膨張し、半導体チップ１
や封止樹脂３の間にせん断応力が発生する。
ボードに、はんだ接合により実装する際の温度上昇のた
めに、インターポーザ基板２が膨張し、半導体チップ１
や封止樹脂３の間にせん断応力が発生する。
【００５３】図６は、種類の異なるエポキシ樹脂Ａおよ
び樹脂Ｂで形成されたインターポーザ基板２の反り量ｄ
とスリットの本数との関係を示す図である。
び樹脂Ｂで形成されたインターポーザ基板２の反り量ｄ
とスリットの本数との関係を示す図である。
【００５４】上記のような状態において、インターポー
ザ基板２に形成するスリットの数を０，１，３本に変え
て反り量ｄを測定した。また、インターポーザ基板２の
成分を変えて測定した。
ザ基板２に形成するスリットの数を０，１，３本に変え
て反り量ｄを測定した。また、インターポーザ基板２の
成分を変えて測定した。
【００５５】また、スリット６は、図３に示すように、
インターポーザ基板２の中央部に、インターポーザ基板
２の長辺と垂直になるように平行な３本のスリットを形
成し、スリットが１本の場合には、図３の３本のうちの
中央のスリット１本のみを形成した。その結果を図６に
示す。
インターポーザ基板２の中央部に、インターポーザ基板
２の長辺と垂直になるように平行な３本のスリットを形
成し、スリットが１本の場合には、図３の３本のうちの
中央のスリット１本のみを形成した。その結果を図６に
示す。
【００５６】インターポーザ基板２の材料が樹脂Ａの場
合を説明する。インターポーザ基板２にスリットが形成
されていない場合の反り量ｄは、最大７０．５、最小６
０．０μｍ、平均７０．０μｍであった。インターポー
ザ基板２に１本のスリット６が形成されている場合の反
り量ｄは、最大７０．０μｍ、最小５０．０μｍ、平均
６４．０μｍであった。また、インターポーザ基板２に
３本のスリット６が形成されている場合の反り量ｄは、
最大５８．０μｍ、最小５０．０μｍ、平均５２．０μ
ｍであった。
合を説明する。インターポーザ基板２にスリットが形成
されていない場合の反り量ｄは、最大７０．５、最小６
０．０μｍ、平均７０．０μｍであった。インターポー
ザ基板２に１本のスリット６が形成されている場合の反
り量ｄは、最大７０．０μｍ、最小５０．０μｍ、平均
６４．０μｍであった。また、インターポーザ基板２に
３本のスリット６が形成されている場合の反り量ｄは、
最大５８．０μｍ、最小５０．０μｍ、平均５２．０μ
ｍであった。
【００５７】また、図６に示すように、インターポーザ
基板２の材料が樹脂Ｂの場合を説明する。インターポー
ザ基板２にスリットが形成されていない場合の反り量ｄ
は、最大７０．０、最小５０．０μｍ、平均６３．０μ
ｍであった。インターポーザ基板２に１本のスリット６
が形成されている場合の反り量ｄは、最大５０．０μ
ｍ、最小４６．０μｍ、平均４８．０μｍであった。ま
た、インターポーザ基板２に３本のスリット６が形成さ
れてる場合の反り量ｄは、最大４８．０μｍ、最小４
０．０μｍ、平均４４．０μｍであった。
基板２の材料が樹脂Ｂの場合を説明する。インターポー
ザ基板２にスリットが形成されていない場合の反り量ｄ
は、最大７０．０、最小５０．０μｍ、平均６３．０μ
ｍであった。インターポーザ基板２に１本のスリット６
が形成されている場合の反り量ｄは、最大５０．０μ
ｍ、最小４６．０μｍ、平均４８．０μｍであった。ま
た、インターポーザ基板２に３本のスリット６が形成さ
れてる場合の反り量ｄは、最大４８．０μｍ、最小４
０．０μｍ、平均４４．０μｍであった。
【００５８】図６に示すように、いずれの場合でも、イ
ンターポーザ基板２を構成する樹脂が異なるにもかわら
ず、スリット６を形成することにより反り量ｄが低減す
るという効果が見られた。なお、実際には、反り量ｄは
約６０μｍ以下であることが望ましい。
ンターポーザ基板２を構成する樹脂が異なるにもかわら
ず、スリット６を形成することにより反り量ｄが低減す
るという効果が見られた。なお、実際には、反り量ｄは
約６０μｍ以下であることが望ましい。
【００５９】上述したように本実施の形態の半導体パッ
ケージ１００では、インターポーザ基板２に、半導体チ
ップ１が搭載される領域で、インターポーザ基板２の対
角をなす２つの頂点間の一部で、長辺に垂直になるよう
にスリット６を形成したので、たとえば、インターポー
ザ基板２に半導体チップ１を実装した際に、インターポ
ーザ基板２と半導体チップ１の線膨張率の差から生じる
反りがスリット６で緩和され、半導体パッケージ１００
をマーザーボードにはんだ接合して実装する際に、半導
体パッケージ１００とマーザーボードの隙間がほぼ同じ
間隔になり、はんだ接合性を向上することができるとい
う利点がある。
ケージ１００では、インターポーザ基板２に、半導体チ
ップ１が搭載される領域で、インターポーザ基板２の対
角をなす２つの頂点間の一部で、長辺に垂直になるよう
にスリット６を形成したので、たとえば、インターポー
ザ基板２に半導体チップ１を実装した際に、インターポ
ーザ基板２と半導体チップ１の線膨張率の差から生じる
反りがスリット６で緩和され、半導体パッケージ１００
をマーザーボードにはんだ接合して実装する際に、半導
体パッケージ１００とマーザーボードの隙間がほぼ同じ
間隔になり、はんだ接合性を向上することができるとい
う利点がある。
【００６０】また、たとえば、半導体パッケージ１００
をマーザーボードへ加熱して実装する場合において、そ
の温度変化によりインターポーザ基板２と半導体チップ
１との熱膨張差、およびインターポーザ基板２と封止樹
脂３との熱膨張差により発生するせん断応力がスリット
６により緩和されて、インターポーザ基板２、半導体チ
ップ１、および封止樹脂３の接合界面のせん断応力によ
る界面剥離を防止でき、半導体パッケージ１００の信頼
性を向上させることができるという利点がある。
をマーザーボードへ加熱して実装する場合において、そ
の温度変化によりインターポーザ基板２と半導体チップ
１との熱膨張差、およびインターポーザ基板２と封止樹
脂３との熱膨張差により発生するせん断応力がスリット
６により緩和されて、インターポーザ基板２、半導体チ
ップ１、および封止樹脂３の接合界面のせん断応力によ
る界面剥離を防止でき、半導体パッケージ１００の信頼
性を向上させることができるという利点がある。
【００６１】なお、本発明は本実施の形態に限られるも
のではなく、任意好適な種々の改変が可能である。たと
えば、スリット６の形状や寸法や数量は上記の実施の形
態に限られるものではない。たとえば、図７に示すよう
に、スリット６は、十字型のスリットを３つ並んで形成
してもよい。また、図８に示すように、スリット６は、
インターポーザ基板２の中央にチップの大きさよりも小
さくくり抜かれた形態でもよい。
のではなく、任意好適な種々の改変が可能である。たと
えば、スリット６の形状や寸法や数量は上記の実施の形
態に限られるものではない。たとえば、図７に示すよう
に、スリット６は、十字型のスリットを３つ並んで形成
してもよい。また、図８に示すように、スリット６は、
インターポーザ基板２の中央にチップの大きさよりも小
さくくり抜かれた形態でもよい。
【００６２】
【発明の効果】このように、本発明のインターポーザお
よび半導体パッケージによれば、半導体パッケージの反
りを低減でき、マーザーボード実装時において、マーザ
ーボードとインターポーザとの隙間を均一に保つことが
でき、はんだ接合の信頼性を向上させることができる。
また、マーザーボード実装時においてインターポーザと
電子素子および封止樹脂の接合界面のせん断応力による
界面剥離を防止することができ、半導体パッケージの信
頼性を向上させることができる。
よび半導体パッケージによれば、半導体パッケージの反
りを低減でき、マーザーボード実装時において、マーザ
ーボードとインターポーザとの隙間を均一に保つことが
でき、はんだ接合の信頼性を向上させることができる。
また、マーザーボード実装時においてインターポーザと
電子素子および封止樹脂の接合界面のせん断応力による
界面剥離を防止することができ、半導体パッケージの信
頼性を向上させることができる。
【図１】本発明に係る半導体パッケージ１００の一実施
の形態の構造を示した断面図である。
の形態の構造を示した断面図である。
【図２】図１の半導体チップとインターポーザ基板の接
続部分を拡大した図である。
続部分を拡大した図である。
【図３】図１のインターポーザ基板の裏面図である。
【図４】インターポーザ基板の反りを説明する図であ
る。
る。
【図５】本実施の形態に係るインターポーザ基板のマイ
ナスの温度荷重がかけられた場合の変形の様子を示す図
である。
ナスの温度荷重がかけられた場合の変形の様子を示す図
である。
【図６】本実施の形態に係るインターポーザ基板の反り
量とスリットの本数との関係を示す図である。
量とスリットの本数との関係を示す図である。
【図７】本発明に係るインターポーザ基板の変形例を示
す図である。
す図である。
【図８】本発明に係るインターポーザ基板の変形例を示
す図である。
す図である。
【図９】従来構造の半導体チップ露出型パッケージの構
造を示す斜観図である。
造を示す斜観図である。
【図１０】図９のＡ−Ａ’間での断面図である。
【図１１】従来のインターポーザ基板のマイナスの温度
荷重がかけられた場合の変形の様子を示す図である。
荷重がかけられた場合の変形の様子を示す図である。
１００…半導体パッケージ、１…半導体チップ、２…イ
ンターポーザ基板、３…封止樹脂、４…接着材、５…金
属細線、６…スリット、７…ランド、８…フィラ、９…
電極。
ンターポーザ基板、３…封止樹脂、４…接着材、５…金
属細線、６…スリット、７…ランド、８…フィラ、９…
電極。
Claims (10)
- 【請求項１】電子素子を搭載するインターポーザであっ
て、 前記電子素子との熱膨張差を緩和する熱膨張緩和手段を
含むインターポーザ。 - 【請求項２】前記熱膨張緩和手段は、スリットである請
求項１に記載のインターポーザ。 - 【請求項３】前記スリットは、前記インターポーザと前
記電子素子の接合領域内で最大の距離をもつ２点間の一
部に形成されている請求項２に記載のインターポーザ。 - 【請求項４】前記インターポーザは、矩形であり、 前記スリットは、当該インターポーザの対角をなす２つ
の頂点間の一部に形成されている請求項２に記載のイン
ターポーザ。 - 【請求項５】表面に形成された電極と、 前記電極と前記電子素子を接続する配線部と、 少なくとも前記配線部を封止する封止樹脂とを有する請
求項１に記載のインターポーザ。 - 【請求項６】電子素子と、当該電子素子を搭載するイン
ターポーザと、前記電子素子を封止する封止樹脂とを有
する半導体パッケージであって、 前記インターポーザは、前記電子素子との熱膨張差を緩
和する熱膨張緩和手段を含む半導体パッケージ。 - 【請求項７】前記熱膨張緩和手段は、スリットである請
求項６に記載の半導体パッケージ。 - 【請求項８】前記スリットは、前記インターポーザと前
記電子素子の接合領域内で最大の距離をもつ２点間の一
部に形成されている請求項７に記載の半導体パッケー
ジ。 - 【請求項９】前記インターポーザは、矩形であり、 前記スリットは、当該インターポーザの対角をなす２つ
の頂点間の一部に形成されている請求項７に記載の半導
体パッケージ。 - 【請求項１０】前記インターポーザ上に形成された電極
と、 前記電極と前記電子素子を接続する配線部とを有し、 前記封止樹脂は、少なくとも前記配線部を封止している
請求項６に記載の半導体パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001199616A JP4581301B2 (ja) | 2001-06-29 | 2001-06-29 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001199616A JP4581301B2 (ja) | 2001-06-29 | 2001-06-29 | 半導体パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003017625A true JP2003017625A (ja) | 2003-01-17 |
| JP4581301B2 JP4581301B2 (ja) | 2010-11-17 |
Family
ID=19036889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001199616A Expired - Fee Related JP4581301B2 (ja) | 2001-06-29 | 2001-06-29 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4581301B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7122402B2 (en) | 2003-09-29 | 2006-10-17 | Fujitsu Limited | Method of manufacturing a semiconductor device using a rigid substrate including the vent-end edge portion of the substrate has a thickness smaller than the other portions of the substrate |
| JP2009094168A (ja) * | 2007-10-04 | 2009-04-30 | Denso Corp | 回路基板 |
| DE102013200518A1 (de) | 2012-01-19 | 2013-07-25 | Denso Corporation | Halbleiterpackung |
| US8592997B2 (en) | 2010-02-08 | 2013-11-26 | Samsung Electronics Co., Ltd. | Molded underfill flip chip package preventing warpage and void |
| CN105304594A (zh) * | 2014-07-18 | 2016-02-03 | 矽品精密工业股份有限公司 | 中介板及其制法 |
| EP3376535A1 (en) * | 2017-03-14 | 2018-09-19 | MediaTek Inc. | Semiconductor package structure |
| US11171113B2 (en) | 2017-03-14 | 2021-11-09 | Mediatek Inc. | Semiconductor package structure having an annular frame with truncated corners |
| US11264337B2 (en) | 2017-03-14 | 2022-03-01 | Mediatek Inc. | Semiconductor package structure |
| US11362044B2 (en) | 2017-03-14 | 2022-06-14 | Mediatek Inc. | Semiconductor package structure |
| EP3933910A4 (en) * | 2020-02-19 | 2022-07-06 | Changxin Memory Technologies, Inc. | HOUSING SUBSTRATE AND METHOD FOR FORMING IT, AND HOUSING STRUCTURE AND METHOD FOR FORMING IT |
| US11387176B2 (en) | 2017-03-14 | 2022-07-12 | Mediatek Inc. | Semiconductor package structure |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02125651A (ja) * | 1988-11-04 | 1990-05-14 | Nec Corp | リードフレーム |
| JPH05114688A (ja) * | 1991-10-23 | 1993-05-07 | Hitachi Ltd | 半導体装置およびその製造方法並びにそれに使用されるリードフレーム |
| JPH09199625A (ja) * | 1996-01-19 | 1997-07-31 | Texas Instr Japan Ltd | 半導体装置及び半導体素子マウント用基体 |
| JPH1126680A (ja) * | 1997-07-08 | 1999-01-29 | Sony Corp | 半導体装置用リードフレーム |
| JPH11186430A (ja) * | 1997-12-19 | 1999-07-09 | Seiko Epson Corp | 半導体装置 |
| JPH11260962A (ja) * | 1998-03-12 | 1999-09-24 | Hitachi Ltd | ボールグリッドアレイ型半導体装置 |
-
2001
- 2001-06-29 JP JP2001199616A patent/JP4581301B2/ja not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02125651A (ja) * | 1988-11-04 | 1990-05-14 | Nec Corp | リードフレーム |
| JPH05114688A (ja) * | 1991-10-23 | 1993-05-07 | Hitachi Ltd | 半導体装置およびその製造方法並びにそれに使用されるリードフレーム |
| JPH09199625A (ja) * | 1996-01-19 | 1997-07-31 | Texas Instr Japan Ltd | 半導体装置及び半導体素子マウント用基体 |
| JPH1126680A (ja) * | 1997-07-08 | 1999-01-29 | Sony Corp | 半導体装置用リードフレーム |
| JPH11186430A (ja) * | 1997-12-19 | 1999-07-09 | Seiko Epson Corp | 半導体装置 |
| JPH11260962A (ja) * | 1998-03-12 | 1999-09-24 | Hitachi Ltd | ボールグリッドアレイ型半導体装置 |
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7122402B2 (en) | 2003-09-29 | 2006-10-17 | Fujitsu Limited | Method of manufacturing a semiconductor device using a rigid substrate including the vent-end edge portion of the substrate has a thickness smaller than the other portions of the substrate |
| US7781259B2 (en) | 2003-09-29 | 2010-08-24 | Fujitsu Semiconductor Limited | Method of manufacturing a semiconductor using a rigid substrate |
| JP2009094168A (ja) * | 2007-10-04 | 2009-04-30 | Denso Corp | 回路基板 |
| US8592997B2 (en) | 2010-02-08 | 2013-11-26 | Samsung Electronics Co., Ltd. | Molded underfill flip chip package preventing warpage and void |
| DE102013200518A1 (de) | 2012-01-19 | 2013-07-25 | Denso Corporation | Halbleiterpackung |
| CN105304594A (zh) * | 2014-07-18 | 2016-02-03 | 矽品精密工业股份有限公司 | 中介板及其制法 |
| US11264337B2 (en) | 2017-03-14 | 2022-03-01 | Mediatek Inc. | Semiconductor package structure |
| US11387176B2 (en) | 2017-03-14 | 2022-07-12 | Mediatek Inc. | Semiconductor package structure |
| US10784211B2 (en) | 2017-03-14 | 2020-09-22 | Mediatek Inc. | Semiconductor package structure |
| US11171113B2 (en) | 2017-03-14 | 2021-11-09 | Mediatek Inc. | Semiconductor package structure having an annular frame with truncated corners |
| EP3376535A1 (en) * | 2017-03-14 | 2018-09-19 | MediaTek Inc. | Semiconductor package structure |
| US11362044B2 (en) | 2017-03-14 | 2022-06-14 | Mediatek Inc. | Semiconductor package structure |
| US12002742B2 (en) | 2017-03-14 | 2024-06-04 | Mediatek Inc. | Semiconductor package structure |
| TWI662663B (zh) * | 2017-03-14 | 2019-06-11 | 聯發科技股份有限公司 | 半導體封裝結構和基板結構 |
| US11410936B2 (en) | 2017-03-14 | 2022-08-09 | Mediatek Inc. | Semiconductor package structure |
| US11646295B2 (en) | 2017-03-14 | 2023-05-09 | Mediatek Inc. | Semiconductor package structure having an annular frame with truncated corners |
| US11862578B2 (en) | 2017-03-14 | 2024-01-02 | Mediatek Inc. | Semiconductor package structure |
| US11942439B2 (en) | 2017-03-14 | 2024-03-26 | Mediatek Inc. | Semiconductor package structure |
| US11948895B2 (en) | 2017-03-14 | 2024-04-02 | Mediatek Inc. | Semiconductor package structure |
| EP3933910A4 (en) * | 2020-02-19 | 2022-07-06 | Changxin Memory Technologies, Inc. | HOUSING SUBSTRATE AND METHOD FOR FORMING IT, AND HOUSING STRUCTURE AND METHOD FOR FORMING IT |
| US12027379B2 (en) | 2020-02-19 | 2024-07-02 | Changxin Memory Technologies, Inc. | Package substrate and method of forming the same, package structure and method of forming the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4581301B2 (ja) | 2010-11-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7413926B2 (en) | Methods of making microelectronic packages | |
| US7091064B2 (en) | Method and apparatus for attaching microelectronic substrates and support members | |
| JP3134815B2 (ja) | 半導体装置 | |
| US9520374B2 (en) | Semiconductor device, substrate and semiconductor device manufacturing method | |
| JP2001156246A (ja) | 集積回路チップの実装構造および実装方法 | |
| JP2011176112A (ja) | 半導体集積回路及びその製造方法 | |
| JP3552422B2 (ja) | ボールグリッドアレイ半導体装置及びその実装方法 | |
| JP4581301B2 (ja) | 半導体パッケージ | |
| JP2000082722A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
| JPH10233463A (ja) | 半導体装置およびその製造方法 | |
| US8179686B2 (en) | Mounted structural body and method of manufacturing the same | |
| JP2826049B2 (ja) | 半導体装置およびその製造方法 | |
| US20040070080A1 (en) | Low cost, high performance flip chip package structure | |
| JPH0714974A (ja) | プラスチックモールドした集積回路パッケージ | |
| JP4626445B2 (ja) | 半導体パッケージの製造方法 | |
| JP3547303B2 (ja) | 半導体装置の製造方法 | |
| JPH0855875A (ja) | 半導体装置 | |
| JPH1050770A (ja) | 半導体装置及びその製造方法 | |
| JP2768315B2 (ja) | 半導体装置 | |
| JP2003133519A (ja) | 積層型半導体装置及びその製造方法並びにマザーボード及びマザーボードの製造方法 | |
| JP2006073554A (ja) | 回路装置およびその製造方法 | |
| TW432561B (en) | Multi-chip module packaging structure | |
| TWI416698B (zh) | 半導體封裝結構 | |
| JPH10326849A (ja) | Ｂｇａ型半導体装置の製造方法 | |
| JP2000232198A (ja) | 半導体集積回路装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080307 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100112 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100119 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100315 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100406 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100531 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100803 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100816 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130910 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |