DE10219353B4 - Halbleiterbauelement mit zwei Halbleiterchips - Google Patents

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Abstract

Halbleiterbauelement mit zwei Halbleiterchips (10, 20) und zusätzlicher Funktionsebene außerhalb des Substrats der Hablleiterchips (10, 20), bei dem der erste Chip (10) auf dem zweiten Chip (20) angeordnet ist und der erste und der zweite Chip (10, 20) jeweils auf einer ihrer Hauptflächen (13, 23) erste bzw. zweite Metallisierungen (12, 22) aufweisen, die einander zugewandt sind, wobei erste Bereiche der Metallisierungen (12, 22) zur Herstellung einer elektrischen Verbindung zwischen dem ersten und dem zweiten Chip (10, 20) vorgesehen sind und zweite Bereiche der Metallisierungen (12, 22) als zusätzliche elektrische Funktionsebene außerhalb der Substrate des ersten und zweiten Chips (10, 20) vorgesehen sind, dadurch gekennzeichnet, daß der erste oder zweite Chip (10, 20) an den Stellen, an denen der gegenüber liegende Chip (20, 10) zweite Bereiche der Metallisierung (12, 22) aufweist, entweder keine Metallisierung oder ebenfalls zweite Bereiche der Metallisierung (12, 22) aufweist, die keine Verbindung zu einer elektrischen Schaltung des...

Description

  • Die Erfindung betrifft ein Halbleiterbauelement mit zwei Halbleiterchips und zusätzlicher Funktionsebene außerhalb des Substrats der Hablleiterchips, bei dem der erste Chip auf dem zweiten Chip angeordnet ist und der erste und der zweite Chip jeweils auf einer ihrer Hauptflächen erste bzw. zweite Metallisierungen aufweisen, die einander zugewandt sind, wobei erste Bereiche der Metallisierungen zur Herstellung einer elektrischen Verbindung zwischen dem ersten und dem zweiten Chip vorgesehen sind und zweite Bereiche der Metallisierungen als zusätzliche elektrische Funktionsebene außerhalb der Substrate des ersten und zweiten Chips vorgesehen sind.
  • Die Anordnung zweier Chips übereinander und deren elektrische Verbindung untereinander wird auch als "vertikale Schaltungsintegration" bezeichnet. Eine Möglichkeit, die elektrische Verbindung zwischen dem ersten und dem zweiten Chip herzustellen, ist die Verwendung von Bonddrähten. Bei diesem Verbindungsverfahren weist einer der beiden Chips eine wesentlich größere Grundfläche auf, als der andere. Jeder der beiden Chips weist auf seiner aktiven Hauptseite Bondpads auf, wobei diese bei dem größeren Chip beispielsweise in einem randseitigen Bereich gelegen sind, so daß der kleinere Chip in den nicht mit Bondpads versehenen Zentralbereich gesetzt werden kann. Schließlich wird die elektrische Verbindung durch Bonddrähte zwischen jeweiligen Bondpads hergestellt.
  • Eine andere Möglichkeit besteht darin, Leitkleber oder Lötkugeln zur Herstellung der elektrischen Verbindung einzusetzen. In beiden Varianten sind die aktiven Hauptflächen des ersten und zweiten Chips einander zugewandt, so daß jeweilige Kontaktflächen einander gegenüber zum Liegen kommen. Dann werden Punktkontakte mittels des Leitklebers oder der Lotkugeln erzeugt. Scherkräfte aufgrund thermischer Spannungen können deshalb zu einer Beeinträchtigung des elektrischen Kontaktes führen.
  • Der Durchmesser der Bondpads bzw. der Kontaktflächen liegt bei den bislang beschriebenen Varianten zwischen 70 bis 100 μm. Der Abstand zwischen zwei Bondpads bzw. externen Kontaktflächen liegt ebenfalls in der genannten Größenordnung.
  • Das Vorsehen zusätzlicher elektrischer Funktionen bei einer elektrischen Verbindung mittels Bonddrähten, Leitkleber oder Lotkugeln erfordert umfangreiche Designänderungen bezüglich der Anordnung des ersten und zweiten Chips aufeinander, der elektrischen Verbindung einzelner Bondpads oder externer Kontaktflächen.
  • Eine alternative Verbindungsmethode zur Herstellung einer elektrischen Verbindung zwischen dem ersten und dem zweiten Chip stellt das sogenannte "Diffusionslötverfahren" dar. Bei diesem werden der erste und der zweite Chip mit ihren aktiven Hauptflächen zueinander angeordnet. Auf einer jeweiligen aktiven Hauptfläche befindet sich eine erste bzw. zweite Metallisierung, die einander zugewandt sind. Die erste bzw. zweite Metallisierung kann in Form einer Kupfer-Schicht mit einer jeweiligen Dicke von 1 bis 5 μm ausgeführt sein. Zur Herstellung einer elektrischen Verbindung wird zwischen die erste und zweite Metallisierung eine zusätzliche dünne Lotschicht, z.B. aus Zinn, mit einer Dicke zwischen 0,5 und 3 μm eingebracht. Die Gesamtdicke aus der ersten bzw. zweiten Metallisierung und der dazwischen liegenden Lotschicht beträgt typischerweise weniger als 10 μm. Im Vergleich zu den eingangs genannten Verbindungsverfahren wird hier also eine zusätzliche dünne Metallebene geschaffen, die sich aufgrund ihrer geringen Dicke in einem Bereich von 1 μm strukturieren läßt.
  • Aus dem Dokument DE 101 24 774 A1 ist ein Halbleiterbauelement mit zumindest einem Halbleiterchip auf einem als Substrat dienenden Basischip bekannt. Der zumindest eine Halbleiterchip und der Basischip weisen Kontaktflächen aus Metall auf. Halbleiterchip und Basischip sind derart zueinander ausgerichtet, daß einander zugeordnete Kontaktflächen des zumindest einen Halbleiterchips und des Basischips einander zugewandt sind und die einander zugewandten Kontaktflächen elerktrisch leitend miteinander verbunden sind.
    •
  • Die Aufgabe der vorliegenden Erfindung ist es, ein Halbleiterbauelement anzugeben, bei dem zusätzliche elektrische Funktionen auf einfachere Art und Weise realisiert werden können.
  • Diese Aufgabe wird durch ein Halbleiterbauelement der eingangs genannten Art mit den Merkmalen des Anspruches 1 gelöst. Vorteilhafte Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.
  • Das Halbleiterbauelement zeichnet sich dadurch aus, dass der erste oder zweite Chip an den Stellen, an denen der gegenüber liegende Chip zweite Bereiche der Metallisierung aufweist, entweder keine Metallisierung oder ebenfalls zweite Bereiche der Metallisierung aufweist, die keine Verbindung zu einer elektrischen Schaltung des ersten oder zweiten Chips haben, so daß die zweiten Bereiche eine elektrische Funktion für den Betrieb des gegenüber liegenden Chips übernehmen können.
  • Die weitere Verdrahtungsebene befindet sich somit unmittelbar zwischen dem ersten und zweiten Chip. Zur Vermeidung von Kurzschlüssen kann deshalb auf einer der Hauptflächen der gegenüberliegenden Chips ein korrespondierendes „Fenster" freigelassen werden.
  • Die Bezeichnung "zusätzliche elektrische Funktionsebenen außerhalb des ersten und zweiten Chips" ist so zu verstehen, daß die elektrische Funktionsebene nicht in dem Substrat des ersten oder zweiten Chips ausgebildet ist, sondern außerhalb davon. Dabei muß die zusätzliche elektrische Funktionsebene nicht primär zur elektrischen Verbindung des ersten und des zweiten Chips dienen, sondern sie kann eine von dem ersten und dem zweiten Chip unabhängige Struktur darstellen. Beispielsweise könnte es sich um eine passive Struktur handeln, die Spulen und Verzögerungsleitungen enthält.
  • Das Bauelement nutzt also das eingangs beschriebene Diffusionslötverfahren zur Herstellung einer elektrischen Verbindung zwischen dem ersten und zweiten Chip. Darüber hinaus werden die vorhandenen Metallschichten neben der bloßen Herstellung der elektrischen sowie mechanischen Verbindung dazu hergenommen, weitere elektrische Funktionen zu übernehmen. Dies gestattet es, den Gesamtaufbau des Bauelementes besonders billig und mit hoher Funktionalität zu realisieren. Insbesondere ermöglicht das erfindungsgemäße Bauelement eine höhere Ausbeute an Chips pro Wafer, da aufgrund der Verbindungstechnologie die jeweiligen Grundflächen des ersten und zweiten Chips klein gehalten werden können. Weiterhin ermöglicht das erfindungsgemäße Bauelement die Einsparung einer oder mehrerer zusätzlichen Verdrahtungsebene und sorgt darüber hinaus für eine Abschirmung der Schaltungsebenen in dem ersten und zweiten Chip.
  • Möglich wird diese weitere elektrische Funktionsebene dadurch, daß sich die bei einem Diffusionslötverfahren eingesetzten Metallschichten aufgrund ihrer geringen Dicke bis in einen Bereich von 1 μm strukturieren lassen. Begrenzt wird die Strukturierungsfeinheit dabei lediglich durch die Wahl der Lithographie, durch die Justagegenauigkeit des Werkzeuges, welches den ersten und zweiten Chip übereinander anordnet, sowie durch Lotauspressungen. Mit einer üblichen Proximity-Lithographie lassen sich Strukturen von bis zu 3 bis 5 μm auflösen. Die ebenfalls häufig verwendete Kontakt-Lithographie ermöglicht sogar Strukturen von bis zu 1 bis 2 μm. Nimmt man eine höhere Justagezeit zur Positionierung des ersten und zweiten Chips übereinander in Kauf, so ist auch hier eine Genauigkeit von 1 μm erreichbar. Die Lotauspressungen im Bereich von 1 bis 2 μm sind prinzipiell unvermeidlich, lassen sich jedoch durch die Anwendung weiterer Maßnahmen vermeiden. Beispielsweise können die mit einem Lot beschichteten ersten und zweiten Metallisierungen um 1 bis 5 μ größer ausgeführt werden als das darauf aufzubringende Lot. Die Lotauspressungen werden hierdurch zwar aufgefangen, allerdings wird ein geringerer Grad an Strukturierungsfeinheit erreicht.
  • Zweckmäßigerweise sind die erste und/oder zweite Metallisierung über Kontaktmaterialelemente mit in einer obersten Metallisierungslage gelegenen Kontaktpads verbunden. Die oberste Metallisierungslage befindet sich innerhalb des Substrates eines jeweiligen Chips. Sie stellt die der aktiven Hauptfläche am nächsten gelegene Schaltungsebene dar, wobei die aktive Hauptfläche eine Hauptseite eines Chips darstellt. Im Gegensatz zu konventionellen Anordnungen, bei denen die Kontaktpads in der obersten Metallisierungslage, also im „Inneren" des Chips gelegen und direkt, z.B. über Bonddrähte oder Lotkugeln kontaktierbar sind, ist die erste und/oder zweite Metallisierung unmittelbar auf der jeweiligen Hauptfläche des ersten bzw. zweiten Chips gelegen.
  • Die elektrisch miteinander verbundenen Kontaktpads müssen im Gegensatz zu konventionellen Anordnungen nicht unmittelbar gegenüber gelegen sein.
  • Die zusätzliche elektrische Funktionsebene außerhalb des ersten und zweiten Chips stellt folglich eine zusätzliche Metallschicht als weitere Verdrahtungsebene bereit.
  • In einer weiteren Ausgestaltung der Erfindung kann der erste Chip unterschiedliche Größen aufweisen, wobei er kleiner, gleich groß oder größer wie der zweite Chip sein darf. Der zweite Chip weist zumindest außerhalb eines Überlappungsbereiches, der zwischen dem kleinsten ersten Chip und der Hauptfläche des zweiten Chips gebildet ist, zweite Bereiche der zweiten Metallisierung auf. Die außerhalb des Überlappungsbereiches gelegenen zweiten Bereiche der zweiten Metallisierung können vorteilhafterweise als Codierung verwendet werden.
  • Bevorzugt ist es, wenn die zweiten Bereiche der zweiten Metallisierung bei Anordnung eines größeren ersten Chips auf dem zweiten Chip durch die erste Metallisierung des ersten Chips kontaktierbar sind. Die zweiten Bereiche der zweiten Metallisierung bestehen somit vorzugsweise aus zwei Metallflächen, die zunächst keine elektrische Verbindung zueinander aufweisen. Liegen diese beiden Metallflächen außerhalb des Überlappungsbereiches zwischen ersten und zweiten Chip, so bleibt die Verbindung geöffnet. Die Anordnung eines größeren ersten Chips auf dem zweiten Chip kann jedoch eine Verbindung der beiden Metallflächen zur Folge haben, wodurch der zweite Chip eine Information über die Größe oder den Typ des ersten Chips erhält.
  • Die zweiten Bereiche der zweiten Metallisierung können in einer anderen Ausgestaltung auch nach Anordnung des ersten Chips auf dem zweiten Chip durch Auftrennen oder Verbinden von Leiterzügen bzw. Metallflächen, die Teil der zweiten Bereiche sind, eine Codierung ermöglichen. Die zweiten Bereiche müssen dann außerhalb des Überlappungsbereiches zwischen dem ersten und zweiten Chip gelegen sein. Die elektrische Verbindung von Leiterzügen in den zweiten Bereichen kann durch nachträglich aufgebrachtes leitendes Material, z.B. einem Lot oder Leitkleber kontaktiert werden. Eine Auftrennung der elektrischen Verbindung zweier Leiterzüge könnte beispielsweise mittels eines Lasers erfolgen.
  • Vorzugsweise umfassen die zweiten Bereiche der ersten und/oder zweiten Metallisierungen Prüfpads, die innerhalb des Überlappungsbereiches des ersten und zweiten Chips gelegen sind. Solange der erste und zweite Chip noch nicht miteinander verbunden sind, sind die Prüfpads ungehindert zugänglich. Nach dem Zusammenfügen des ersten und zweiten Chips ist ein Zugang hingegen nicht mehr möglich, da die Prüfpads dann innerhalb des Überlappungsbereiches des ersten und zweiten Chips gelegen sind.
  • Vorzugsweise werden die Prüfpads auf dem ersten oder zweiten Chip nach Anordnung des ersten Chips auf dem zweiten Chip in mechanischen Kontakt mit zweiten Bereichen der Metallisierung des gegenüberliegenden Chips gebracht. Entsprechend der Vorgehensweise zur Herstellung einer elektrischen Verbindung werden die Prüfpads über eine Lotschicht mit einer Metallisierung auf dem gegenüberliegenden Chip verbunden. Die Metallisierung auf dem gegenüberliegenden Chip weist in diesem Fall vorzugsweise keine elektrische Funktion auf. Dieses Vor gehen erlaubt eine stabile mechanische Verbindung zwischen dem ersten und zweiten Chip, ohne die Verwendung eines weiteren Verbindungsmittels, wie z.B. einem Kleber.
  • Dementsprechend dienen alle sich unmittelbar gegenüberliegenden zweiten Bereiche der ersten und zweiten Metallisierung auch zur mechanischen Befestigung des ersten und zweiten Chips. Die zweiten Bereiche sollten deshalb falls möglich flächig in dem Überlappungsbereich zwischen dem ersten und zweiten Chip ausgeführt sein.
  • Vorzugsweise sind die sich gegenüberliegenden, zur mechanischen Befestigung dienenden zweiten Bereiche in Form eines die ersten Bereiche der ersten und zweiten Metallisierung umgebenden Ringes ausgebildet. Dadurch werden die im Inneren des Ringes liegenden ersten Bereiche der Metallisierungen hermetisch verschlossen und vor Korrosion durch Feuchtigkeit geschützt. Die Korrosionsfestigkeit der Oberflächen kann darüber hinaus durch nachträgliches Tauchvergolden des Bauelementes verbessert werden.
  • Die Erfindung wird anhand der nachfolgenden Figuren näher beschrieben. Es zeigen:
  • 1 ein Bauelement im Querschnitt vor dem Verbinden eines ersten und zweiten Chips über ein Diffusionslötverfahren,
  • 2a die Draufsicht auf einen zweiten Chip, bei dem Teile der Metallisierung als weitere Verdrahtungsebene genutzt werden,
  • 2b eine Schnittansicht der Anordnung aus 2a,
  • 3a ein Ausführungsbeispiel, bei dem zweite Bereiche der Metallisierung für eine Codierung vorgesehen sind,
  • 3b eine Schnittansicht der Anordnung aus 3a,
  • 4 ein weiteres Ausführungsbeispiel, bei dem die zweiten Bereiche der Metallisierung als Codierung vorgesehen sind,
  • 5 ein Querschnitt durch das Bauelement, bei dem die zweiten Bereiche der Metallisierung als Bondpads ausgeführt sind,
  • 6 einen Querschnitt durch das Bauelement, bei dem die zweiten Bereiche jeweiliger Metallisierungen als Prüfpads ausgeführt sind,
  • 7a, b jeweils einen Querschnitt durch das Bauelement, bei dem die zweiten Bereiche jeweiliger Metallisierungen als Streifenleitung ausgebildet sind, und
  • 8 eine Draufsicht auf das Bauelement, bei dem die zweiten Bereiche der Metallisierung als geschlossener Ring ausgebildet sind.
    •
  • 1 zeigt im Querschnitt ein Bauelement vor dem Verbinden eines ersten Chips 10 mit einem zweiten Chip 20 über ein Diffusionslötverfahren. Der erste Chip 10 und der zweite Chip 20 weisen jeweils auf ihrer aktiven Hauptfläche 13 bzw. 23 beispielhaft ein Kontaktpad 11 bzw. 21 auf, das jeweils in der obersten Metallage der Chips 10, 20 gelegen ist.
  • Der erste Chip 10 weist auf seiner aktiven Hauptfläche 13 eine erste Metallisierung 12 auf. Die Metallisierung 12 ist in von einander elektrisch getrennte Bereiche aufgeteilt. In der Figur ist einer dieser Bereiche über ein als Durchkontaktierung 14 bezeichnetes Kontaktmaterialelement mit dem Kontaktpad 11 elektrisch verbunden. Wesentliches Kennzeichen des Diffusionslötverfahrens ist es, daß ein mit dem Kontaktpad 11 verbundener Bereich der ersten Metallisierung 12 eine wesentlich größere Fläche aufweist.
  • In entsprechender Weise ist auf der aktiven Hauptfläche 23 des zweiten Chips 20 eine zweite Metallisierung 22 ausgebildet. Diese ist ebenfalls in elektrisch voneinander getrennte Bereiche unterteilt. In der Figur ist einer dieser Bereiche über eine Durchkontaktierung 24 mit dem Kontaktpad 21 verbunden.
  • Diejenigen Bereiche der ersten und zweiten Metallisierung 12, 22, die eine elektrische Verbindung zu Bondpads 11, 21 aufweisen und später elektrisch miteinander verbunden werden sollen, werden nachfolgend als erste Bereiche der jeweiligen Metallisierung bezeichnet.
  • Die erste und zweite Metallisierung 12, 22 bestehen üblicherweise aus Kupfer und weisen jeweils eine Dicke von ca. 1 bis 5 μm auf. Auf eine der Metallisierungen 12 oder 22 wird eine weitere Metallschicht 30 aufgebracht, die beispielsweise aus Zinn besteht und eine Dicke zwischen 0,5 und 3 μm aufweist.
  • Normalerweise sind die in der ersten und zweiten Metallisierung 12, 22 ausgebildeten Bereiche gleich ausgestaltet, so daß diese beim Justieren des ersten Chips 10 über dem zweiten Chip 20 einander zugeordnet sind. Hierdurch ergibt sich eine großflächige Verbindungsebene, wodurch der erste und der zweite Chip 10, 20 stabil miteinander verbunden sind.
  • Während bei den aus dem Stand der Technik bekannten Anordnungen die Metallisierungen lediglich zur Herstellung einer elektrischen und/oder mechanischen Verbindung verwendet werden, sieht die Erfindung vor, Bereiche der Metallisierung als zusätzliche elektrische Funktionsebene, die außerhalb des ersten und zweiten Chips gelegen ist, zu verwenden.
  • 2a zeigt in einer Draufsicht ein erstes Ausführungsbeispiel. Dargestellt ist ein Ausschnitt aus dem zweiten Chip 20, der auch als Bottom-Chip bezeichnet wird. Die zweite Me tallisierung 22 weist erste Bereiche 22a auf, die zur Herstellung einer elektrischen Verbindung zwischen dem Bottom-Chip 20 und dem aus 2b ersichtlichen ersten Chip oder Top-Chip 10 vorgesehen sind. Beispielhaft ist der erste Bereich 22a ringförmig ausgestaltet. In einer Aussparung 25 des ersten Bereiches 22a der zweiten Metallisierung 22 sind zweite Bereiche 22b vorgesehen, die in Form von Leiterzügen ausgebildet sind. Wie aus der 2b besser hervorgeht, weist der Top-Chip 10 in diesem Bereich keine Metallisierung auf. Die zweiten Bereiche 22b stellen somit eine zusätzliche Verdrahtungsebene auf der aktiven Hauptfläche 23 des Bottom-Chips 20 dar. Demgemäß weisen die zweiten Bereiche 22b sie über Durchkontaktierungen 24 eine Verbindung zu den Kontaktpads 21 auf.
  • Die Verwendung der Metallisierung als weitere Verdrahtungsebene ist nur deshalb möglich, weil sich die Metallisierungen auf Grund ihrer geringen Dicke in einen Bereich bis zu 1 μm strukturieren lassen. Bei einer derartigen Ausgestaltung ist es zur Vermeidung von Kurzschlüssen sinnvoll, wenn in der Metallschicht der gegenüberliegenden Chipseite ein korrespondierendes Fenster freigelassen ist. Dieses hat sinnvollerweise die Abmaße der Aussparung 25 in der zweiten Metallisierung 22a.
  • Aus der 2b ist auch gut ersichtlich, daß die Kontaktpads 11, 21 versetzt zu einander gelegen sind. Eine gegenüberliegende Anordnung ist nicht notwendig, da die elektrische Verbindung über die Metallisierungen 12, 22 eine beliebige Lage der Kontaktpads 11, 21 erlaubt.
  • Die 3a und 3b zeigen ein weiteres Ausführungsbeispiel, bei dem die zweiten Bereiche einer Metallisierung zur Codierung verwendet werden. In der 3a ist eine Draufsicht auf das erfindungsgemäße Bauelement dargestellt. Auf dem Bottom-Chip 20 ist ein Top-Chip 10 (durchgezogene Linie) oder alternativ ein etwas größerer Top-Chip 10' (der um den gestrichelten Bereich gegenüber dem Chip 10 größer ist) aufgebracht. Die zweiten Bereiche der Metallisierung 22 sind in Form von zwei Metallflächen aufgebracht. Diese Metallflächen bzw. zweite Bereiche der Metallisierung 22 liegen außerhalb eines Überlappungsbereiches, wenn der kleinere Top-Chip 10 auf dem Bottom-Chip 20 aufgebracht ist. Wird hingegen der größere Top-Chip 10' zur Verbindung mit dem Bottom-Chip 20 vorgesehen, so liegt der zweite Bereich 22 innerhalb des Überlappungsbereiches der beiden Chips. Vorzugsweise weist der Top-Chip 10' sodann einen Bereich 12` in der Metallisierung 12 auf, so daß durch diesen eine elektrische Verbindung zwischen den beiden Metallflächen der zweiten Metallisierung 22 hergestellt wird. Der Bottom-Chip 20 ist auf diese Weise in der Lage zu erkennen, ob es sich um einen Top-Chip 10 oder um einen Top-Chip 10' handelt.
  • Besonders interessant ist diese Anwendung dann, wenn der Bottom-Chip 20 und der Top-Chip 10, 10' unterschiedlicher Art sind. So könnte einer der beiden Chips beispielsweise ein Prozessorchip sein, während der andere einen Speicher darstellt. Die Konfektionierung des Bauelementes kann dann außerhalb der Waferfertigung erfolgen. Dieses Vorgehen erspart teure Embedded-Prozesse. Insbesondere kann z.B. ein Prozessor mit verschieden großen Speichern konfektioniert werden, ohne daß dafür auch nur eine einzige Lithographiemaske verändert werden müßte.
  • Ein als Prozessor-Chip ausgeführter Bottom-Chip 20 könnte durch einfaches "Abfragen" der Flächengröße des Top-Chips erkennen, mit welchem Speicherchip 10, 10' er verbunden wurde. Zu diesem Zweck sind auf dem Bottom-Chip außerhalb des Flächenrandes des kleinsten Top-Chips 10 zweite Bereiche der zweiten Metallisierung vorgesehen, die beim Aufsetzen eines größeren Top-Chips durch eine korrespondierende Brücke (Metallisierung 12') kontaktiert werden. Eine derartige Codierung könnte selbstverständlich auch innerhalb der Chipfläche des kleineren Top-Chips 10 erfolgen.
  • Generell lassen sich durch korrespondierende Kontaktflächen und Brücken-Kombinationen allgemeine Codierungsfunktionen nach dem Muster herkömmlicher Jumper realisieren, wobei die Kontaktflächen und Brücken sich wahlweise sowohl auf dem Bottom-Chip als auch auf dem Top-Chip befinden können.
  • Beispielsweise lassen sich durch Herausführen von Leiterzügen 26 über den Flächenrand des Top-Chips 10 hinaus auch noch am fertigen Bauelement Codierungen vornehmen. Dazu müssen lediglich die entsprechenden Verbindungen, z.B. mit einem Laser, durchtrennt werden (Isolationsbereich 28) oder entsprechende Leiterzüge mit einem Verbindungselement 27, z.B. einem Leitkleber oder Lot, kontaktiert werden. Eine derartige Variante ist in der 4 dargestellt.
  • Gleichfalls könnten auf diese Weise diskrete Bauelemente z.B. Widerstände oder Kondensatoren auf den Bottom-Chip 20 aufgebracht und mit den Leiterzügen 26 verbunden werden.
  • 5a zeigt ein weiteres Ausführungsbeispiel des erfindungsgemäßen Bauelementes im Querschnitt. Auch in diesem Ausführungsbeispiel ist der Bottom-Chip 20 größer als der Top-Chip 10. Im Bereich außerhalb des Überlappungsbereiches ist eine großflächige Metallisierung 22 vorgesehen, die über eine Durchkontaktierung 24 mit einem Kontaktpad 21 verbunden ist. Das kleine Kontaktpad in der obersten Metallisierungslage ist somit zu einer großen Kontaktfläche geführt. Diese Kontaktfläche kann dabei eine Fläche von 100 × 100 μm2 aufweisen. Diese frei zugängliche Metallfläche kann für eine weitere Kontaktierung mit einem Bonddraht verwendet werden. Vorzugsweise ist die Oberfläche dieser frei zugänglichen Metallisierungsfläche 22 tauchvergoldet.
  • Durch diese Variante wird die Möglichkeit geschaffen, daß in einem Chip keine Bondflächen im Bereich der obersten Metallisierungslage vorgesehen werden müssen. Die Bondflächen werden erst zur Zeit des Preassembling auf der Hauptfläche des Chips realisiert und über kleine Durchkontaktierungen, die einen Durchmesser von ca. 1 μm Quadrat aufweisen, mit der integrierten Schaltung verbunden. Hierdurch kann die Chipfläche reduziert werden, wodurch die Ausbeute auf einem Wafer ansteigt. Darüber hinaus kann die Fläche dieser Bond-Metallisierung gegenüber einem konventionellen Verfahren stark vergrößert werden.
  • 6 zeigt ein weiteres Ausführungsbeispiel, bei dem der Top-Chip 10 ein Prüfpad 100 aufweist, das über eine Durchkontaktierung 14 mit einem Kontaktpad 11 verbunden ist. Die Prüfpads werden lediglich während der Fertigung eines Chips zur Überprüfung der Funktionsfähigkeit benötigt. Nachdem die korrekte Funktionsfähigkeit festgestellt wurde, ist ein Zugang zu diesen Prüfpads nicht mehr notwendig. Erfindungsgemäß wird das Prüfpad 100 mit einer Metallisierung 201, welche Bestandteil des zweiten Bereiches der zweiten Metallisierung des Bottom-Chips 20 ist, in Verbindung gebracht, wodurch eine stabile Befestigung der beiden Chips untereinander bewirkt wird. In entsprechender Weise ist ein Prüfpad 200 auf der Hauptfläche des Bottom-Chips 20 vorgesehen, welches mit einer Metallisierung 201 – ebenfalls ohne elektrische Funktion – in der Metallisierung 12 des Top-Chips 10 verbunden wird.
  • Gegenüber den aus dem Stand der Technik bekannten Anordnungen wird für die Prüfpads keine zusätzliche Fläche benötigt. Genau wie die Kontaktpads aus 5a werden die Prüfpads 100, 200 erst mittels der ersten bzw. zweiten Metallisierung realisiert. Besonders vorteilhaft ist es, diese Flächen in den Bereich des kleineren Top-Chips 10 zu legen. Die Prüfpads werden damit nach dem Test zur mechanischen Verbindung der Chips benutzt, zumal ein Großteil der Flächen außerhalb der ersten Bereiche der Metallisierungen von Haus aus als "Dummy-Flächen" lediglich zur mechanischen Verbindung und Wärmeableitung verwendet wird. Ein Teil dieser vorhandenen Flächen wird somit vorher zusätzlich zum Funktionstest der Chip benutzt. Das Prüfen sollte vorteilhafterweise am ganzen Wafer nach Aufbringen und Strukturieren der jeweiligen Metallisierungen erfolgen. Nach dem Test kann der beispielsweise die zweiten Chips beinhaltende Wafer im stromlosen Tauchbad verzinnt werden, wobei nur die offenen Metallisierungen mit der nötigen dünnen Lotschicht überzogen werden. Im sogenannten "Frontend" werden somit die Chips gefertigt. Im Anschluß daran erfolgt im "Preassembly" die Präparation der Bond-Pads, der Schaltungstests sowie die Verzinnung und die vertikale Integration, also die Verbindung von erstem und zweitem Chip. Hernach erfolgt im "Backend" die Montage in das Gehäuse. Der Schaltungstest wird somit in den Prozeßfluß der Montagetechnik integriert.
  • Generell ist man beim Diffusionslötverfahren bestrebt, eine möglichst ganzflächige Verbindung der beiden Chips zu erreichen, da eine gute Wärmeleitung und ein guter mechanischer Kontakt angestrebt ist. Hierzu läßt man diejenigen zweiten Bereiche der Metallisierung, die keine elektrische Funktion haben, als Dummy-Flächen stehen. Diese Flächen können jedoch vorteilhafterweise auch als Abschirmung verwendet werden, um die Schaltungen in dem ersten und zweiten Chip elektrisch von einander zu entkoppeln. Dies wird insbesondere bei den zunehmend steigenden Betriebsfrequenzen und Schaltgeschwindigkeiten notwendig.
  • 7a zeigt ein Ausführungsbeispiel, bei dem die zweiten Bereiche der Metallisierungen als koplanare Streifenleitungen oder in Verbindung mit einer oder den beiden jeweils obersten Metallebenen der Chips als normale Streifenleitung (7b) ausgeführt werden. Interessant ist diese Variante für Eingangs-/Ausgangsleitungen von Hochfrequenzschaltungen.
  • In dem Ausführungsbeispiel der 8 ist der zweite Bereich der Metallisierungen 12, 22 ringförmig um die ersten Bereiche der Metallisierungen 12, 22 ausgebildet. Der geschlossene Ring aus Metall verschließt die in den ersten Bereichen der Metallisierungen liegenden Kontakte hermetisch vor Korrosion durch Feuchtigkeit. Die Korrosionsfestigkeit der Oberflächen kann darüber hinaus durch nachträgliches Tauchvergolden des Bauelementes verbessert werden.
    • 10, 10'
    Chip
    11,
    Kontaktpad
    12, 12'
    Metallisierung
    13
    aktive Hauptfläche
    100
    Prüfpad
    101
    Metallisierung (ohne elektr. Funktion)
    20
    Chip
    21
    Bondpad
    22
    Metallisierung
    22a, 22b
    Metallisierung
    23
    aktive Hauptfläche
    24
    Durchkontaktierung
    25
    Aussparung
    26
    Leiterzug
    27
    Verbindungselement
    28
    Isolationsbereich
    200
    Prüfpad
    201
    Metallisierung (ohne elektr. Funktion)
    30
    Metallschicht

Claims (9)

  1. Halbleiterbauelement mit zwei Halbleiterchips (10, 20) und zusätzlicher Funktionsebene außerhalb des Substrats der Hablleiterchips (10, 20), bei dem der erste Chip (10) auf dem zweiten Chip (20) angeordnet ist und der erste und der zweite Chip (10, 20) jeweils auf einer ihrer Hauptflächen (13, 23) erste bzw. zweite Metallisierungen (12, 22) aufweisen, die einander zugewandt sind, wobei erste Bereiche der Metallisierungen (12, 22) zur Herstellung einer elektrischen Verbindung zwischen dem ersten und dem zweiten Chip (10, 20) vorgesehen sind und zweite Bereiche der Metallisierungen (12, 22) als zusätzliche elektrische Funktionsebene außerhalb der Substrate des ersten und zweiten Chips (10, 20) vorgesehen sind, dadurch gekennzeichnet, daß der erste oder zweite Chip (10, 20) an den Stellen, an denen der gegenüber liegende Chip (20, 10) zweite Bereiche der Metallisierung (12, 22) aufweist, entweder keine Metallisierung oder ebenfalls zweite Bereiche der Metallisierung (12, 22) aufweist, die keine Verbindung zu einer elektrischen Schaltung des ersten oder zweiten Chips (10, 20) haben, so daß die zweiten Bereiche eine elektrische Funktion für den Betrieb des gegenüber liegenden Chips (20, 10) übernehmen können.
  2. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, daß die erste und/oder zweite Metallisierung (12, 22) über Kontaktmaterialelemente (14, 24) mit in einer obersten Metallisierungslage gelegenen Bondpads (11, 21) verbunden sind.
  3. Halbleiterbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der erste Chip (10) unterschiedliche Größen aufweisen kann, wobei der erste Chip (10) kleiner, gleich groß oder größer wie der zweite Chip (20) ist und der zweite Chip (20) zumindest außerhalb eines Überlappungsbereiches, der zwischen dem kleinsten ersten Chip (10) und der Hauptfläche des zweiten Chips (20) gebildet ist, zweite Bereiche der zweiten Metallisierung (22) aufweist.
  4. Halbleiterbauelement nach Anspruch 3, dadurch gekennzeichnet, daß die zweiten Bereiche der zweiten Metallisierung (22) bei Anordnung eines größeren ersten Chips (10) auf dem zweiten Chip (20) durch die erste Metallisierung des ersten Chips (10) kontaktierbar sind.
  5. Halbleiterbauelement nach Anspruch 3, dadurch gekennzeichnet, daß die zweiten Bereiche der zweiten Metallisierung (22) nach Anordnung des ersten Chips (10) auf den zweiten Chip (20) durch Auftrennen oder Verbinden von Leiterzügen der zweiten Bereiche eine Codierung ermöglichen.
  6. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die zweiten Bereiche der ersten und/oder zweiten Metallisierung (12, 22) Prüfpads umfassen, die innerhalb des Überlappungsbereiches des ersten und zweiten Chip (10, 20) gelegen sind.
  7. Halbleiterbauelement nach Anspruch 6, dadurch gekennzeichnet, daß die Prüfpads auf dem ersten oder zweiten Chip (10, 20) nach Anordnung des ersten Chips (10) auf dem zweiten Chip (20) in mechanischen Kontakt mit zweiten Bereichen der Metallisierung des gegenüberliegenden Chips gebracht werden.
  8. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß sich unmittelbar gegenüberliegende zweite Bereiche der ersten und zweiten Metallisierung (12, 22) zur mechanischen Befestigung des ersten und zweiten Chips (10, 20) dienen.
  9. Halbleiterbauelement nach Anspruch 8, dadurch gekennzeichnet, daß die sich gegenüberliegenden, zur mechanischen Befestigung dienenden zweiten Bereiche in Form eines die ersten Bereiche der ersten und zweiten Metallisierung (12, 22) umgebenden Ringes ausgebildet sind.
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