DE10124774A1 - Semiconductor component with at least one semiconductor chip on a base chip serving as a substrate and method for its production - Google Patents

Semiconductor component with at least one semiconductor chip on a base chip serving as a substrate and method for its production

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Abstract

Die Erfindung schlägt ein Halbleiterbauelement mit zumindest einem Halbleiterchip auf einem als Substrat dienenden Basischip vor, bei dem der zumindest eine Halbleiterchip und der Basischip Kontaktflächen aus Metall aufweisen. Halbleiterchip und Basischip sind derart zueinander ausgerichtet, daß einander zugeordnete Kontaktflächen des zumindest einen Halbleiterchips und des Basischips einander zugewandt sind und die einander zugewandten Kontaktflächen elektrisch leitend miteinander verbunden sind. Der Basischip enthält Bauelemente, die in einer ersten Technologie gefertigt sind, während der zumindest eine Halbleiterchip Bauelemente enthält, die in einer zweiten Technologie gefertigt sind.The invention proposes a semiconductor component with at least one semiconductor chip on a base chip serving as a substrate, in which the at least one semiconductor chip and the base chip have contact areas made of metal. The semiconductor chip and the base chip are aligned with one another in such a way that mutually associated contact areas of the at least one semiconductor chip and the base chip face one another and the mutually facing contact areas are connected to one another in an electrically conductive manner. The base chip contains components that are manufactured in a first technology, while the at least one semiconductor chip contains components that are manufactured in a second technology.

Description

Die vorliegende Erfindung betrifft ein Halbleiterbauelement mit zumindest einem Halbleiterchip auf einem als Substrat dienenden Basischip. Die Erfindung betrifft weiterhin ein Verfahren zur Herstellung eines derartigen Halbleiterbauele­ mentes.The present invention relates to a semiconductor component with at least one semiconductor chip on a as a substrate serving base chip. The invention further relates to a Method for producing such a semiconductor device mentes.

Viele Halbleiterbauelemente beinhalten Schaltungsteile, die mit unterschiedlichen Technologien gefertigt werden müssen. Beispielsweise werden Logik-Schaltungen mit Speicher-Schal­ tungen kombiniert. Logik-Schaltungen erfordern andere Her­ stellungsverfahren als die einfach aufgebauten Speicherbau­ steine. Ähnliches gilt bei einer Kombination eines Leistungs­ schalters mit seiner Ansteuerung. Derartige Halbleiterbauele­ mente werden beispielsweise aus zwei gehäusten integrierten Schaltungen nebeneinander auf einem Substrat montiert. Einer der Bausteine beinhaltet dann beispielsweise den Speicher, während die andere integrierte Schaltung sämtliche Komponen­ ten für die Ansteuerung beinhaltet. Die elektrische Verbin­ dung der integrierten Schaltungen erfolgt über das Substrat. Halbleiterbauelemente, die nach diesem Prinzip gefertigt sind, sind jedoch relativ groß und benötigen zu ihrer Her­ stellung eine große Anzahl an Arbeitsschritten.Many semiconductor devices include circuit parts that have to be manufactured with different technologies. For example, logic circuits with memory scarf combined. Logic circuits require different manufacturers positioning process as the simply constructed storage building stones. The same applies to a combination of a service switch with its control. Such semiconductor devices elements are, for example, made of two housed integrated Circuits mounted side by side on a substrate. one the building block then contains, for example, the memory, while the other integrated circuit all components for control purposes. The electrical connector The integrated circuits are implemented via the substrate. Semiconductor components manufactured according to this principle are, however, are relatively large and need for their manufacture a large number of work steps.

Alternativ ist es bekannt, sämtliche Schaltungskomponenten in einem einzigen Halbleitersubstrat auszubilden. Ein Halblei­ terbauelement, das sämtliche Schaltungsteile in einem Halb­ leitersubstrat vereint, benötigt zwar wenig Platz, ist jedoch bei der Prozessierung aufwendig und teuer herzustellen.Alternatively, it is known to include all circuit components in form a single semiconductor substrate. A half lead terbauelement that all circuit parts in one half conductor substrate combined, takes up little space, but is complex and expensive to manufacture during processing.

Die Aufgabe der Erfindung ist es, ein Halbleiterbauelement mit zumindest zwei funktionellen Schaltungen anzugeben, wel­ che in unterschiedlichen Technologien hergestellt sind, wobei insgesamt eine möglichst einfache und kostengünstige Anord­ nung erzielbar sein soll. Weiterhin soll ein Verfahren zum Herstellen eines derartigen Halbleiterbauelementes angegeben werden, das ebenfalls auf einfache Weise hergestellt werden kann.The object of the invention is a semiconductor component with at least two functional circuits to indicate wel  che are made in different technologies, whereby overall a simple and inexpensive arrangement should be achievable. Furthermore, a method for Manufacture of such a semiconductor device specified be that are also easily manufactured can.

Diese Aufgaben werden mit den Merkmalen der Patentansprüche 1 und 13 gelöst. Jeweils vorteilhafte Ausgestaltungen ergeben sich aus den abhängigen Patentansprüchen.These objects are achieved with the features of patent claims 1 and 13 solved. In each case, advantageous configurations result itself from the dependent claims.

Die Erfindung schlägt ein Halbleiterbauelement mit zumindest einem Halbleiterchip auf einem als Substrat dienenden Basis­ chip vor. Der zumindest eine Halbleiterchip und der Basischip weisen dabei Kontaktflächen aus Metall auf. Der zumindest ei­ ne Halbleiterchip ist dabei so zu dem Basischip hin ausge­ richtet, daß einander zugeordnete Kontaktflächen des zumin­ dest einen Halbleiterchips und des Basischips einander zuge­ wandt sind und die einander zugewandten Kontaktfläche elek­ trisch leitend miteinander verbunden sind. Ein kostengünsti­ ges und einfach herzustellendes Halbleiterbauelement ist da­ durch möglich, daß der Basischip Bauelemente enthält, die in einer ersten Technologie gefertigt sind, während der zumin­ dest eine Halbleiterchip Bauelemente enthält, die in einer zweiten Technologie gefertigt sind.The invention proposes at least one semiconductor component a semiconductor chip on a base serving as a substrate chip before. The at least one semiconductor chip and the base chip have metal contact surfaces. The at least one ne semiconductor chip is so out towards the base chip judges that associated contact surfaces of the at least a semiconductor chip and the base chip towards each other are facing and the mutually facing contact surface elek are connected to each other in a conductive manner. An inexpensive Complete and easy to manufacture semiconductor device is there by possible that the base chip contains components that in a first technology are manufactured during the at least a semiconductor chip contains components that are in a second technology are manufactured.

Die Erfindung schlägt folglich ein Halbleiterbauelement vor, bei dem Halbleiterchips in zwei Ebenen gestapelt sind. Diese Anordnung ist ausreichend, um die gängigsten Anwendungen, welche integrierte Schaltungen in unterschiedlichen Technolo­ gien benötigen, abzudecken. Gemäß der Erfindung werden der zumindest eine Halbleiterchip und der Basischip "Face to face" miteinander kontaktiert. Mit einem einfachen Verfah­ rensschritt ist somit die Herstellung aller notwendigen Kon­ takte zwischen diesen beiden integrierten Schaltungen mög­ lich. The invention therefore proposes a semiconductor component, where semiconductor chips are stacked in two levels. This Arrangement is sufficient for the most common applications, what integrated circuits in different technology gien need to cover. According to the invention, the at least one semiconductor chip and the base chip "Face to face "with each other. With a simple procedure The next step is the production of all necessary con clocks between these two integrated circuits possible Lich.  

Sofern notwendig, können auf dem Basischip auch eine Mehrzahl an Halbleiterchips aufgebracht und kontaktiert werden. Die Halbleiterchips sind dann nebeneinanderliegend auf dem Basis­ chip angeordnet.If necessary, a plurality can also be on the base chip applied to semiconductor chips and contacted. The Semiconductor chips are then juxtaposed on the base chip arranged.

In einer bevorzugten Ausgestaltung weist der Basischip einen größeren Flächeninhalt auf als der Halbleiterchip oder die Mehrzahl von Halbleiterchips. Dabei sind in dem nicht über­ deckten Bereich des Basischips Kontaktelemente zur externen Kontaktierung des Halbleiterbauelementes vorgesehen. Die Kon­ taktelemente können beispielsweise als Bondpads ausgebildet sein. Über diese kann das Halbleiterbauelement über Bonddräh­ te mit entsprechenden Kontaktelementen eines Substrates, auf welchem das Halbleiterbauelement montiert ist, kontaktiert werden.In a preferred embodiment, the base chip has one larger area than the semiconductor chip or Majority of semiconductor chips. Thereby are not over covered area of the base chip contact elements to the external Contacting of the semiconductor device provided. The con Clock elements can be designed as bond pads, for example his. The semiconductor component can be bonded via these te with corresponding contact elements of a substrate which the semiconductor component is mounted contacted become.

Erfindungsgemäß weist lediglich der Basischip Kontaktelemente auf. Die auf dem Basischip montierten Halbleiterchips hinge­ gen verfügen nicht über derartige Kontaktelemente. Die elek­ trische Verbindung nach außen wird über den Basischip und dessen Kontaktelemente hergestellt. Dadurch, daß der zumin­ dest eine auf dem Basischip montierte Halbleiterchip keine Kontaktelemente aufweist, können die Halbleiterchips sehr klein ausgebildet sein. Dies ermöglicht eine beträchtliche Erhöhung der Flächenausbeute auf einem Wafer. Darüber hinaus kann darauf verzichtet werden, bei jedem der integrierten Schaltungen ein separates Gehäuse vorzusehen. Die miteinander kontaktierten integrierten Schaltungen können zusammen in ei­ nem einzigen Gehäuse untergebracht werden.According to the invention, only the base chip has contact elements on. The semiconductor chips mounted on the base chip depended gen do not have such contact elements. The elec The external connection is made via the base chip and whose contact elements are made. Because the at at least one semiconductor chip mounted on the base chip none Has contact elements, the semiconductor chips can very be small. This enables considerable Increase the area yield on a wafer. Furthermore can be dispensed with in any of the integrated Circuits to provide a separate housing. The one with the other contacted integrated circuits can be put together in a be housed in a single housing.

Vorzugsweise ist der Flächeninhalt der Kontaktelemente, die zur externen Kontaktierung vorgesehen sind, größer als der Flächeninhalt der Kontaktflächen, über die der Basischip und der zumindest eine Halbleiterchip elektrisch verbunden wer­ den. Hierdurch wird eine optimierte Flächen- und Volumenaus­ beute des Halbleiterbauelementes sichergestellt, da lediglich verhältnismäßig wenige große Kontaktelemente auf dem Basi­ schip vorgesehen werden müssen. Da die Halbleiterchips und der Basischip "Face to face" miteinander kontaktiert werden, können hierfür sehr kleine Kontaktflächen vorgesehen werden.The surface area of the contact elements is preferably that are provided for external contact, larger than that Area of the contact areas over which the base chip and the at least one semiconductor chip is electrically connected the. This will optimize the area and volume loot of the semiconductor device ensured because only relatively few large contact elements on the base  chip must be provided. Because the semiconductor chips and the base chip "face to face" can be contacted, very small contact areas can be provided for this.

Gemäß dem Gedanken der Erfindung beinhaltet der Basischip flächenintensive Strukturen, während der zumindest eine Halb­ leiterchip komplexe logische Strukturen beinhaltet. Der Ba­ sischip beinhaltet Elemente, die in der billigeren Technolo­ gie hergestellt werden können, da in diesem Fall eine gerin­ gere Ausbeute an Basischips pro Wafer nicht so stark ins Ge­ wicht fällt. Der Basis-chip kann beispielsweise Schalter, ESD-Strukturen, Busleitungen, Prüfschaltungen, Sensoren und dergleichen beinhalten. Er stellt somit ein aktives, intelli­ gentes Substrat für die darauf montierten Halbleiterchips dar. Vorzugsweise verfügt der Basischip über möglichst wenige Metallebenen, um eine einfache und kostengünstige Fertigung zu ermöglichen.According to the concept of the invention, the base chip includes area-intensive structures, during the at least one half ladder chip contains complex logical structures. The Ba sischip includes elements found in the cheaper technolo gie can be produced, since in this case a gerin yield of basic chips per wafer is not as strong weight falls. The base chip can be, for example, switches, ESD structures, bus lines, test circuits, sensors and the like include. He thus represents an active, intelli Gentes substrate for the semiconductor chips mounted on it The base chip preferably has as few as possible Metal levels to make production simple and inexpensive to enable.

Die Halbleiterchips hingegen beinhalten komplexe logische Strukturen und verfügen über eine größere Anzahl an Metall­ ebenen. Da die Herstellung derartiger Halbleiterchips aufwen­ diger und somit teurer ist, ist es wünschenswert, diese Halb­ leiterchips möglichst klein auszuführen. Diesem Wunsch wird mit dem vorgeschlagenen Halbleiterbauelement Rechnung getra­ gen.The semiconductor chips, however, contain complex logic Structures and have a larger number of metal flat. Because the manufacture of such semiconductor chips is expensive diger and therefore more expensive, it is desirable to this half Conductor chips as small as possible. This wish will with the proposed semiconductor device gene.

In einer weiteren Ausbildung der Erfindung kann der zumindest eine Halbleiterchip dünn geschliffen sein. Hierdurch ergibt sich in der Bauhöhe optimiertes Halbleiterbauelement.In a further embodiment of the invention, the at least a semiconductor chip may be ground thin. This gives semiconductor component optimized in terms of height.

In einer anderen Ausgestaltung ist vorgesehen, daß der Halb­ leiterchip als zwei- oder mehrlagiger Chipstapel ausgebildet ist, wobei der Chipstapel vorzugsweise als dreidimensional integriertes System ausgebildet ist. Hierdurch lassen sich bei verhältnismäßig geringen Volumen hochkomplexe integrierte Schaltungen realisieren. Als dreidimensional integrierte Sy­ steme ausgebildete Chipstapel sind beispielsweise aus der WO 96/01497 bekannt. In diesem Dokument ist darüber hinaus das Herstellungsverfahren für derartige Chipstapel beschrieben.In another embodiment it is provided that the half conductor chip formed as a two or multi-layer chip stack , the chip stack preferably being three-dimensional integrated system is formed. This allows with relatively small volumes, highly complex integrated Realize circuits. As a three-dimensionally integrated Sy Chip stacks designed steme are for example from WO  96/01497 known. In this document, this is also Manufacturing processes for such a chip stack are described.

In einer weiteren vorteilhaften Ausgestaltung beträgt der Ab­ stand zwischen einer jeweiligen Kontaktfläche des zumindest einen Halbleiterchips und der damit verbundenen Kontaktfläche des Basischips weniger als 10 µm. Die elektrische und mecha­ nische Verbindung zwischen den Kontaktflächen der integrier­ ten Schaltungen kann durch das Verfahren der Diffusionslöt­ technik (SOLID), das an sich bekannt ist, erreicht werden. Mit dieser Verbindungstechnik können Abstände von weniger als 10 µm erzielt werden. Bei bevorzugten Ausführungsformen ist dieser Abstand nur höchstens halb so groß oder besser nur ein Viertel so groß. Ein typischer Abstand von 2 µm zwischen den Kontaktflächen bei gleichzeitig hoher Kontaktdichte kann so­ mit erzielt werden.In a further advantageous embodiment, the Ab stood between a respective contact surface of the at least a semiconductor chip and the associated contact area of the base chip less than 10 µm. The electrical and mecha African connection between the contact surfaces of the integrier Circuits can be made by the process of diffusion soldering technology (SOLID), which is known per se, can be achieved. With this connection technology, distances of less than 10 µm can be achieved. In preferred embodiments this distance is at most half as large or better only one Quarter as big. A typical distance of 2 µm between the Contact areas with a high contact density can thus can be achieved with.

Um eine ganzflächige Verbindung mit Ausnahme der Kontaktflä­ chen zu erreichen, wird entweder der zumindest eine Halblei­ terchip mit dem Basischip verklebt oder es wird zusätzlich zu den metallischen Kontaktflächen zumindest eine weitere Me­ tallfläche vorgesehen, die mit einer gegenüberliegend ange­ ordneten weiteren Metallfläche in demselben Verfahrensschritt verlötet wird, in dem auch die Kontaktflächen elektrisch lei­ tend miteinander verbunden werden. Das kann durch das angege­ bene Verfahren des Diffusionslötens geschehen. Es werden so­ mit die elektrisch leitenden Verbindungen zwischen den Kon­ taktflächen auf dem zumindest einen Halbleiterchip und auf dem Basischip hergestellt und gleichzeitig entsprechende Ver­ bindungen zwischen den weiteren hergestellt, die zunächst für die mechanische Verbindung vorgesehen sind. Denkbar ist auch, daß die weiteren Metallflächen eine zusätzliche elektrische Funktion übernehmen. Die weiteren Metallflächen können dann als zusätzliche elektrische Verdrahtungsebene verwendet wer­ den. Bei einer durchgehenden weiteren Metallfläche kann diese die Funktion einer Abschirmungsschicht zwischen den elektri­ schen Bauelementen in dem Basischip und dem zumindest einen Halbleiterchip übernehmen. Somit ist auf einfache Weise eine Entkopplung der Bauelemente in den miteinander verbundenen integrierten Schaltungen möglich.For a full-surface connection with the exception of the contact surface To achieve Chen, either the at least a half lead terchip glued to the base chip or it is additionally to the metallic contact surfaces at least one more measurement tallfläche provided with an opposite arranged another metal surface in the same process step is soldered in which the contact surfaces are also electrically conductive tend to be connected. That can be indicated by the Same processes of diffusion soldering happen. It will be so with the electrically conductive connections between the con clock areas on the at least one semiconductor chip and on the base chip manufactured and at the same time corresponding Ver Connections are established between the others, initially for the mechanical connection is provided. It is also conceivable that the other metal surfaces have an additional electrical Take over function. The other metal surfaces can then used as an additional electrical wiring level the. If there is a continuous metal surface, this can the function of a shielding layer between the electri cal components in the base chip and the at least one  Take over semiconductor chip. So is a simple Decoupling the components in the interconnected integrated circuits possible.

Statt einer Diffusionslotschicht kann auch eine Verbindung von jeweiligen Kontaktflächen des zumindest einen Halbleiter­ chips und des Basischips über Lotkugeln erfolgen, um die elektrische Kontaktierung zu realisieren. Vorzugsweise ist in diesem Fall zwischen dem zumindest einen Halbleiterchip und dem Basischip außerhalb der durch die Kontaktflächen und/oder die weiteren Metallflächen eingenommenen Bereiche eine Füll­ schicht vorhanden, um die Anordnung zusätzlich mechanisch zu stabilisieren. Diese Füllschicht ist als sogenannter "Under­ fill" bekannt.A connection can also be used instead of a diffusion solder layer of respective contact areas of the at least one semiconductor chips and the base chip are made over solder balls to the to realize electrical contacting. Preferably in this case between the at least one semiconductor chip and the base chip outside of through the contact areas and / or the other areas occupied by metal fill layer in order to additionally mechanically close the arrangement stabilize. This filling layer is known as the "under" fill ".

Das erfindungsgemäße Verfahren zur Herstellung des oben be­ schriebenen Halbleiterbauelementes umfaßt die folgenden Schritte:
Auf Waferebene werden jeweils die Kontaktflächen auf den Halbleiterchips und den Basischips erzeugt. Im nächsten Schritt werden die Halbleiterchips, also diejenigen inte­ grierten Schaltungen, welche auf die Basischips aufgesetzt werden, aus dem Waferverbund vereinzelt. Anschließend wird zumindest ein Halbleiterchip auf jedem Basischip derart kon­ taktiert, daß einander zugeordnete Kontaktflächen des zumin­ dest einen Halbleiterchips und des Basischips einander zuge­ wandt sind und die einander zugewandten Kontaktflächen elek­ trisch leitend miteinander verbunden werden. Hernach wird der Verbund aus dem zumindest einen Halbleiterchip und dem Basis­ chip aus dem Wafer vereinzelt. Alle Vorbehandlungsschritte wie das Abscheiden verschiedener Metallisierungsschichten, deren Strukturierung durch Lithographie und so weiter, werden somit kostengünstig als Waferprozeß durchgeführt. Nach dem Durchlauf der oben beschriebenen Verfahrensschritte können die übereinander gelegenen integrierten Schaltungen gehäust oder direkt auf ein Substrat montiert werden. The method according to the invention for producing the semiconductor component described above comprises the following steps:
At the wafer level, the contact areas are generated on the semiconductor chips and the base chips. In the next step, the semiconductor chips, i.e. those integrated circuits that are placed on the base chips, are separated from the wafer composite. Subsequently, at least one semiconductor chip on each base chip is contacted in such a way that mutually associated contact surfaces of at least one semiconductor chip and the base chip are turned towards one another and the mutually facing contact surfaces are connected to one another in an electrically conductive manner. The composite of the at least one semiconductor chip and the base chip from the wafer is then separated. All pretreatment steps, such as the deposition of various metallization layers, their structuring by lithography and so on, are thus carried out cost-effectively as a wafer process. After the process steps described above have been carried out, the integrated circuits located one above the other can be housed or mounted directly on a substrate.

Das Erzeugen der Kontaktflächen umfaßt dabei das Aufbringen einer Folge strukturierter Metallschichten, bestehend aus ei­ ner Haftschicht, einer Diffusionsbarriere und einer lötbaren Metallschicht. Die lötbare Metallschicht wird vorzugsweise durch Sputtern oder galvanische Verstärkung aufgebracht. Das Kontaktieren des Halbleiterchips auf dem Basischip erfolgt vorzugsweise unter Ausübung eines Anpreßdrucks während des Lötvorganges. Dabei wird bevorzugt das eingangs erwähnte Dif­ fusionslötverfahren angewendet.The creation of the contact surfaces includes the application a series of structured metal layers consisting of egg ner adhesive layer, a diffusion barrier and a solderable Metal layer. The solderable metal layer is preferred applied by sputtering or galvanic reinforcement. The Contacting the semiconductor chip on the base chip is done preferably by applying a contact pressure during the Soldering process. The Dif mentioned at the beginning is preferred fusion soldering applied.

Anhand der nachfolgenden Figuren erfolgt eine genauere Be­ schreibung von Beispielen des erfindungsgemäßen Halbleiter­ bauelementes. Es zeigen:The following figures show a more precise description writing examples of the semiconductor according to the invention building element. Show it:

Fig. 1 ein erstes Ausführungsbeispiel des erfindungsgemä­ ßen Halbleiterbauelementes, Fig. 1 shows a first embodiment of the inventive semiconductor device SEN,

Fig. 2a ein zweites erfindungsgemäßes Ausführungsbeispiel des erfindungsgemäßen Halbleiterbauelementes vor dem Kontaktieren eines Halbleiterchips auf einem Basischip, Fig. 2a shows a second inventive embodiment of the semiconductor device according to the invention, prior to contacting a semiconductor chip on a base chip,

Fig. 2b eine alternative Ausgestaltung des Basischips aus Fig. 2a, FIG. 2b shows an alternative embodiment of the base chip of FIG. 2a,

Fig. 3 das Aufbringen von Kontaktflächen und Metallelemen­ ten auf dem Basischip während unterschiedlicher Verfahrensschritte, Fig. 3 shows the application of the contact surfaces and Metallelemen th chip on the base during different method steps,

Fig. 4 ein zweites Ausführungsbeispiel für das Aufbringen von Kontaktflächen auf den Basischip während unter­ schiedlicher Verfahrensschritte, Fig. 4 shows a second embodiment for applying contact surfaces on the base die while under schiedlicher method steps,

Fig. 5 ein drittes Ausführungsbeispiel für das Aufbringen von Kontaktflächen und Metallflächen auf den Basis­ chip und Fig. 5 shows a third embodiment for the application of contact surfaces and metal surfaces on the base chip and

Fig. 6 ein viertes Ausführungsbeispiel für das Aufbringen von Kontaktflächen und weiteren Metallflächen auf den Basischip. Fig. 6 shows a fourth embodiment for the application of contact surfaces and further metal surfaces on the base chip.

Fig. 1 zeigt im Querschnitt ein erstes Ausführungsbeispiel des erfindungsgemäßen Halbleiterbauelementes. Auf einem Ba­ sischip 10 ist ein Halbleiterchip 20 angeordnet. Der Basis­ chip 10 und der Halbleiterchip 20 weisen jeweils Kontaktflä­ chen auf. Der Halbleiterchip 20 ist so zu dem Basis-chip hin ausgerichtet, daß die einander zugeordneten Kontaktflächen einander zugewandt sind und elektrisch leitend miteinander verbunden sind. Die elektrische Kontaktierung der zugeordne­ ten Kontaktflächen ist im vorliegenden Fall der Fig. 1 mit­ tels Lotkugeln 30 realisiert. Diese sind zwischen jeweilige Kontaktflächen gebracht und mit diesen jeweils verlötet wor­ den. Um eine höhere mechanische Stabilität zu erzielen, sind die Zwischenräume mit einer Füllschicht 31 ausgefüllt. Fig. 1 shows in cross section a first embodiment of the semiconductor device according to the invention. On a Ba sischip 10 , a semiconductor chip 20 is arranged. The base chip 10 and the semiconductor chip 20 each have contact surfaces. The semiconductor chip 20 is oriented toward the base chip in such a way that the mutually assigned contact surfaces face one another and are connected to one another in an electrically conductive manner. The electrical contacting of the assigned contact surfaces is realized in the present case of FIG. 1 with solder balls 30 . These are placed between the respective contact surfaces and soldered to them. In order to achieve a higher mechanical stability, the intermediate spaces are filled with a filler layer 31 .

Der Basischip ist, wie aus Fig. 1 gut ersichtlich, wesent­ lich größer als der Halbleiterchip 20. Der Basischip wird vorzugsweise in der billigeren Technologie hergestellt, da in diesem Fall eine geringere Ausbeute an Basischips pro Wafer nicht so gravierend ist. Beispielsweise kann der Basischip Schalter, ESD-Strukturen, Busse, Prüfschaltungen und Sensoren enthalten. Auf der gleichen Seite wie der Halbleiterchip 20 sind auf dem Basischip 10 Kontaktelemente 12 angeordnet wobei in der Querschnittsdarstellung der Fig. 1 nur ein Kontakte­ lement 12 sichtbar ist. Das Kontaktelement 12 ist gegenüber den Kontaktflächen wesentlich größer ausgebildet und dient zur externen Kontaktierung des Halbleiterbauelementes. Auf das Kontaktelement 12 kann beispielsweise ein Bonddraht ge­ bondet werden.The base chip, as can be seen clearly from FIG. 1, is significantly larger than the semiconductor chip 20 . The base chip is preferably produced using the cheaper technology, since in this case a lower yield of base chips per wafer is not as serious. For example, the base chip can contain switches, ESD structures, buses, test circuits and sensors. On the same side as the semiconductor chip 20 , contact elements 12 are arranged on the base chip 10, only one contact element 12 being visible in the cross-sectional illustration in FIG. 1. The contact element 12 is designed to be substantially larger than the contact surfaces and is used for external contacting of the semiconductor component. For example, a bonding wire can be bonded onto the contact element 12 .

Das erfindungsgemäße Halbleiterbauelement weist den Vorteil auf, daß der in der teureren Technologie gefertigte Halblei­ terchip 20 keine großen Kontaktelemente aufzuweisen braucht. The semiconductor device according to the invention has the advantage that the semiconductor chip 20 produced in the more expensive technology need not have large contact elements.

Dadurch können besonders kleine Flächen des Halbleiterchips 20 erzielt werden. Hieraus ergibt sich eine Erhöhung der Flä­ chenausbeute im Wafer. Wie aus der Fig. 1 darüber hinaus er­ sichtlich ist, muß der Halbleiterchip 20 vor der elektrischen Kontaktierung mit dem Basischip 10 auch nicht in ein Gehäuse verpackt werden. Die Kontaktierung erfolgt "Face to face". Denkbar ist, nach der Herstellung der Kontaktierung zwischen dem Basischip und dem Halbleiterchip 20 den Verbund mit einem Gehäuse zu umgeben. Selbstverständlich kann die Anordnung, wie in Fig. 1 dargestellt, auch direkt mit einem Substrat mechanisch verbunden werden.As a result, particularly small areas of the semiconductor chip 20 can be achieved. This results in an increase in the area yield in the wafer. As he is also evident from FIG. 1, the semiconductor chip 20 does not have to be packaged in a housing before making electrical contact with the base chip 10 . Contact is made "face to face". It is conceivable to surround the composite with a housing after the contact between the base chip and the semiconductor chip 20 has been established . Of course, as shown in FIG. 1, the arrangement can also be mechanically connected directly to a substrate.

Fig. 2a zeigt ein zweites Ausführungsbeispiel des erfin­ dungsgemäßen Halbleiterbauelementes im Querschnitt. Dieses ist durch ein besonders elegantes und billiges Verfahren zur elektrischen und mechanischen Verbindung gekennzeichnet. Die elektrische und mechanische Verbindung erfolgt im vorliegen­ den Beispiel der Fig. 2 durch ein Diffusionslötverfahren (SOLID-Prozeß), welches nachfolgend beschrieben wird. Fig. 2a shows a second embodiment of the inventive semiconductor device in cross section. This is characterized by a particularly elegant and inexpensive process for electrical and mechanical connection. The electrical and mechanical connection is made in the present example of FIG. 2 by a diffusion soldering process (SOLID process), which is described below.

Auf der Oberfläche sowohl des Basischips 10 als auch des Halbleiterchips 20 wird eine Folge strukturierter Metall­ schichten aufgebracht. Die Metallschichten bestehen aus einer Folge von Haftschichten, Diffusionsbarrieren und lötbarer Me­ talloberfläche. Beispielsweise kann eine 50 bis 100 nm dicke TiW-(Titan-Wolfram)-Schicht und eine 1000 bis 2000 nm dicke Cu-(Kupfer)-Schicht vorgesehen sein. Dabei vereint die TiW- Schicht die Eigenschaften der Diffusionsbarriere und der Haftschicht. Das Aufbringen kann durch Sputtern beziehungs­ weise galvanische Verstärkung erfolgen. Der Übersichtlichkeit halber ist in Fig. 2a nur das Resultat dieser Schichten in Form der Kontaktflächen 11, 21 dargestellt. Die Kontaktflä­ chen 11, 21 kontaktieren über Durchkontaktierungen 15, 25 je­ weilige Kontaktpads 14, 24, die Bestandteil der obersten Me­ tallage von Basischip 10 beziehungsweise Halbleiterchip 20 sind. Auf einer dieser Kontaktflächen 11 oder 21 wird zudem eine dünne Lotschicht abgeschieden, die beispielsweise 500 bis 1000 nm dick ist und aus Zinn (Sn) besteht. Diese Lot­ schicht muß so dünn sein, daß das angrenzende Metall bei der Phasenbildung während des Diffusionslötvorgangs nicht aufge­ braucht werden kann.A sequence of structured metal layers is applied to the surface of both the base chip 10 and the semiconductor chip 20 . The metal layers consist of a sequence of adhesive layers, diffusion barriers and solderable metal surface. For example, a 50 to 100 nm thick TiW (titanium tungsten) layer and a 1000 to 2000 nm thick Cu (copper) layer can be provided. The TiW layer combines the properties of the diffusion barrier and the adhesive layer. The application can be done by sputtering or galvanic reinforcement. For the sake of clarity, only the result of these layers in the form of the contact surfaces 11 , 21 is shown in FIG. 2a. The contact surfaces 11 , 21 contact via vias 15 , 25 each contact pads 14 , 24 , which are part of the uppermost metal layer of base chip 10 or semiconductor chip 20 . In addition, a thin solder layer is deposited on one of these contact surfaces 11 or 21 , for example 500 to 1000 nm thick and made of tin (Sn). This solder layer must be so thin that the adjacent metal cannot be used up during the phase formation during the diffusion soldering process.

Zur Kontaktierung werden der Halbleiterchip 20 und der Basis­ chip 10 mit ihren Kontaktflächen 11, 21 zueinander justiert, aufeinander gesetzt und anschließend miteinander verlötet. Vorzugsweise findet dies unter Anwendung eines Anpreßdruckes (zum Beispiel 3 bar) statt. Hierdurch wird eine besonders gu­ te Verbindung erzielt.For contacting, the semiconductor chip 20 and the base chip 10 are adjusted with their contact surfaces 11 , 21 to one another, placed on top of one another and then soldered to one another. This preferably takes place using a contact pressure (for example 3 bar). This results in a particularly good connection.

Auf gleiche Weise wie die Kontaktflächen 11, 21 werden weite­ re Metallflächen 13, 23 auf dem Basischip beziehungsweise dem Halbleiterchip 20 hergestellt. Die weiteren Metallflächen 13, 23 dienen in aller erster Linie dazu, die mechanische Verbin­ dung durch Vergrößerung der zu verlötenden Oberfläche zwi­ schen den beiden integrierten Schaltungen zu verbessern. Denkbar ist jedoch auch, die weiteren Metallflächen 13, 23 als zusätzliche elektrische Verdrahtungsebene zu verwenden.In the same way as the contact surfaces 11 , 21 , further metal surfaces 13 , 23 are produced on the base chip or the semiconductor chip 20 . The other metal surfaces 13 , 23 serve primarily to improve the mechanical connec tion by increasing the surface to be soldered between the two integrated circuits. However, it is also conceivable to use the further metal surfaces 13 , 23 as an additional electrical wiring level.

Aus der obigen Beschreibung lassen sich bereits die Vorteile dieses Verbindungsverfahrens erkennen. Der mechanische Kon­ takt zwischen dem Halbleiterchip 20 und dem Basischip 10 er­ folgt nahezu vollflächig. Die weiteren Metallflächen neben den Kontaktflächen 11, 21 werden als zusätzliche Verbindungs­ flächen verwendet. Neben einer erhöhten mechanischen Festig­ keit sorgen sie für eine verbesserte Wärmeleitung. Die weite­ ren Metallflächen können einerseits dazu verwendet werden, eine zusätzliche elektrische Funktion (Verdrahtungsebene) zu übernehmen, andererseits aber auch dazu die Schaltungsteile in dem Halbleiterchip 20 und dem Basischip 10 durch eine mög­ lichst vollflächige Ausführung zu entkoppeln. Die externe Kontaktierung des Halbleiterbauelementes erfolgt lediglich über den Basischip. Der in der teureren Technologie gefertig­ te Halbleiterchip 20 benötigt keine Bondpads mehr. Hierdurch wird besonders bei kleinen Chipflächen des Halbleiterchips 20 eine beträchtliche Erhöhung der Flächenausbeute erzielt. Dar­ über hinaus ist das Vorsehen eines Gehäuses nicht mehr not­ wendig.The advantages of this connection method can already be seen from the above description. The mechanical contact between the semiconductor chip 20 and the base chip 10 follows almost the entire surface. The other metal surfaces next to the contact surfaces 11 , 21 are used as additional connection surfaces. In addition to increased mechanical strength, they ensure improved heat conduction. The wide ren metal surfaces can be used on the one hand to take over an additional electrical function (wiring level), but on the other hand also to decouple the circuit parts in the semiconductor chip 20 and the base chip 10 by a full-surface design as possible. External contacting of the semiconductor component takes place only via the base chip. The semiconductor chip 20 manufactured in the more expensive technology no longer requires bond pads. This results in a considerable increase in the area yield, particularly in the case of small chip areas of the semiconductor chip 20 . In addition, the provision of a housing is no longer necessary.

Die Halbleiterchips und die Basischips 10 benötigen nur wenig Fläche, da die Kontaktierung der jeweils oberen Metallflächen (Kontaktpads 14 beziehungsweise 24) nicht durch übliche Lot­ flächen mit einer Größe von 100 × 100 µm2, wie bei herkömmli­ chen Lotkugeln notwendig, erfolgt, sondern durch kleine Durchkontaktierungen 15, 25. Diese weisen eine Fläche auf, die der Fläche von Frontend-Durchkontaktierungen entspricht. Der Flächenbedarf beträgt hierbei zirka 1 × 1 µm2. Diese Durchkontaktierungen können deshalb so klein sein, da sie schon bei der Waferprozessierung geöffnet werden können. Bei der späteren Prozessierung braucht lediglich eine billige Kontaktlithographie verwendet werden.The semiconductor chips and the base chips 10 require only a small area, since the contacting of the respective upper metal surfaces (contact pads 14 and 24) is not carried out by conventional solder surfaces with a size of 100 × 100 μm 2 , as is necessary with conventional solder balls, but by small vias 15 , 25 . These have an area that corresponds to the area of front-end plated-through holes. The area required is approximately 1 × 1 µm 2 . These vias can be so small because they can be opened during wafer processing. In the later processing only a cheap contact lithography needs to be used.

Durch die "Face to face"-Kontaktierung von Basischip 10 und Halbleiterchip 20 kann nahezu die gesamte Chipfläche des Halbleiterchips 20 zur mechanischen Fixierung - unabhängig von der Anzahl der Kontaktflächen - verwendet werden. Im Fal­ le einer Kontaktierung mit Lotkugeln könnten lediglich diese zur mechanischen Verbindung benutzt werden. Das Vorsehen wei­ terer Metallflächen würde bei der Kontaktierung mit Lotbumps zu einer Vergrößerung des Platzbedarfs in der obersten Metal­ lage - also der Metallage, in der die Kontaktpads 14 bezie­ hungsweise 24 gelegen sind - führen.By "face to face" -Kontaktierung of base chip 10 and the semiconductor chip 20 almost the entire chip area can of the semiconductor chip 20 for mechanical fixing - used - regardless of the number of the contact surfaces. In the case of contact with solder balls, only these could be used for the mechanical connection. The provision of further metal surfaces would, when contacting solder bumps, lead to an increase in the space requirement in the uppermost metal layer - that is, the metal layer in which the contact pads 14 or 24 are located.

Gegenüber der Verwendung von Lotkugeln können die Kontaktflä­ chen 11, 21 beim Einsatz des Diffusionslötverfahrens mit ei­ ner wesentlich höheren Dichte zueinander platziert werden. Der mittlere Abstand zwischen zwei Kontaktflächen braucht le­ diglich 30 µm groß sein, wodurch sich mehr als 10.000 Kontak­ te pro cm2 realisieren lassen.Compared to the use of solder balls, the contact surfaces 11 , 21 can be placed with one another with a substantially higher density when using the diffusion soldering method. The average distance between two contact surfaces only needs to be 30 µm, which means that more than 10,000 contacts per cm 2 can be realized.

Die "Face to face"-Kontaktierung sorgt zudem für kurze Ver­ bindungswege zwischen dem Basischip 10 und dem Halbleiterchip 20. Hierdurch sind kurze Signallaufzeiten, kleine Dispersio­ nen der Impulse und kleinere Streukapazitäten der Verbin­ dungsleitungen möglich. DAmit verringert sich der Leistungs­ bedarf eventueller Leistungstreiber. Diese können somit klei­ ner ausgeführt werden, wodurch eine weitere Reduktion der Chipfläche und der Wärmeentwicklung der Schaltung möglich ist. Dadurch, daß der Basischip und der Halbleiterchip funk­ tionell so eng aneinander gekoppelt sind, ist es auch ausrei­ chend, ESD-Strukturen lediglich im Basischip vorzusehen.The "face to face" contact also ensures short connection paths between the base chip 10 and the semiconductor chip 20 . This enables short signal delays, small dispersions of the pulses and smaller stray capacities of the connecting cables. This reduces the performance requirements of any performance drivers. These can thus be made smaller, which enables a further reduction in the chip area and the heat development of the circuit. The fact that the base chip and the semiconductor chip are functionally so closely coupled to one another, it is also sufficient to provide ESD structures only in the base chip.

Die externe Kontaktierung des Halbleiterbauelementes erfolgt, wie oben bereits erwähnt, über die Kontaktelemente 12. Das Kontaktpad 12a ist in dem in Fig. 2a gezeigten Ausführungs­ beispiel in der obersten Metallage in einer Ebene mit den Kontaktpads 14 gelegen. Damit das Kontaktelement 12a beim Aufbringen der Kontaktflächen 11 und der Metallflächen 13 nicht bedeckt wird, müssen bei der Vorprozessierung die ge­ öffneten Kontaktelemente 12a abgedeckt werden.As already mentioned above, the external contacting of the semiconductor component takes place via the contact elements 12 . The contact pad 12 a is located in the embodiment shown in FIG. 2a, for example, in the uppermost metal layer in one plane with the contact pads 14 . So that the contact element 12 a is not covered when the contact surfaces 11 and the metal surfaces 13 are applied, the ge opened contact elements 12 a must be covered during the preprocessing.

Alternativ können die Kontaktelemente 12 auch entsprechend den Kontaktflächen 11 beziehungsweise den weiteren Metallflä­ chen 13 gebildet werden. Somit kann sich das Kontaktelement 12 auch auf der Hauptseite des Basischips 10 befinden. Der Kontakt zur obersten Metallage 12a des Basischips kann dann ebenfalls mittels einer Durchkontaktierung 15 erfolgen. Bei dieser Variante, die in Fig. 2b dargestellt ist, wird der Platzbedarf für die Kontaktelemente 12 stark reduziert.Alternatively, the contact elements 12 can also be formed in accordance with the contact surfaces 11 or the further metal surfaces 13 . Thus, the contact element 12 can also be located on the main side of the base chip 10 . The contact to the uppermost metal layer 12 a of the base chip can then also be made by means of a via 15 . In this variant, which is shown in Fig. 2b, the space required for the contact elements 12 is greatly reduced.

Fig. 3 zeigt im Querschnitt die Herstellung von Kontaktflä­ chen 11 beziehungsweise Metallflächen 13 des Basischips 10 in zwei unterschiedlichen Verfahrensstadien. Ausgangspunkt ist ein fertig prozessierter Wafer, bei dem die Durchkontaktie­ rungen 15 zur obersten Metallage, also den Kontaktpads 14 be­ reits geöffnet sind. Als erster Schritt erfolgt eine ganzflä­ chige Abscheidung einer Barriereschicht 17, einer Metall­ schicht 18 durch Sputtern und/oder Galvanik. Anschließend er­ folgt das lithographische Aufbringen eines Lackes 33, an den Stellen der späteren Metallschichten, das heißt Kontaktflä­ chen 11 beziehungsweise Metallflächen 13. Im nächsten Schritt, der in der rechten Figur dargestellt ist, wird die Metallschicht 18 im Bereich der nicht von dem Lack 33 abge­ deckten Stellen weggeätzt. Die Ätzung kann naßchemisch erfol­ gen. Dabei muß eine Unterätzung durch einen entsprechenden Maskenvorhalt kompensiert werden. Dies bedeutet, daß der Li­ thographieschritt feiner als die endgültigen Strukturen sein muß. Alternativ könnte auch eine Plasmaätzung, gegebenenfalls anisotrop, das heißt ohne Strukturaufweitung, erfolgen. Fig. 3 shows in cross section the manufacture of contact surfaces 11 or metal surfaces 13 of the base chip 10 in two different process stages. The starting point is a fully processed wafer, in which the plated-through holes 15 to the uppermost metal layer, ie the contact pads 14 , are already open. As a first step, there is a full-surface deposition of a barrier layer 17 , a metal layer 18 by sputtering and / or electroplating. It is then followed by the lithographic application of a lacquer 33 at the locations of the later metal layers, that is to say contact surfaces 11 or metal surfaces 13 . In the next step, which is shown in the right figure, the metal layer 18 is etched away in the area of the areas not covered by the lacquer 33 . The etching can be carried out wet-chemically. An undercut must be compensated for by appropriate mask provision. This means that the lithography step must be finer than the final structures. Alternatively, a plasma etching, possibly anisotropic, that is to say without a structural expansion, could also take place.

Fig. 4 zeigt eine weitere Möglichkeit, wie die Kontaktflä­ chen 11 und die weiteren Metallflächen 13 mittels Galvanik aufgebracht werden können. Eine Barriereschicht, die bei­ spielsweise aus TiW, einer Ti/TiN-Legierung oder einer Ta/TaN-Legierung besteht sowie eine zirka 100 nm dicke Kup­ fer-Keimschicht 19 werden ganzflächig auf die aktive Seite des Basischips 10 aufgesputtert. Anschließend erfolgt eine negative Lithographie, welche die späteren Isolationsgräben darstellt. Diese sind durch die Lackstege 33 dargestellt. An­ schließend wird galvanisch der Bereich zwischen den Lackwän­ den 33 mit Kupfer gefüllt (vgl. rechte Darstellung in Fig. 4). Als nächstes erfolgt die Entfernung der Lackwände 33. In den Bereichen, in denen die Lackstege 33 gelegen waren, wer­ den in einem weiteren Schritt die Keimschicht 19 sowie die Barriereschicht 17 weggeätzt. Dies kann naßchemisch oder mit einem Plasmaätzverfahren erfolgen. Fig. 4 shows a further possibility of how the contact surfaces 11 and the further metal surfaces 13 can be applied by means of electroplating. A barrier layer, which for example consists of TiW, a Ti / TiN alloy or a Ta / TaN alloy, and an approximately 100 nm thick copper ferrous layer 19 are sputtered over the entire surface of the active side of the base chip 10 . This is followed by negative lithography, which represents the later isolation trenches. These are represented by the lacquer bars 33 . At closing the area between the lacquer walls 33 is filled with copper (cf. right illustration in Fig. 4). The lacquer walls 33 are removed next. In the areas in which the lacquer bars 33 were located, the germ layer 19 and the barrier layer 17 were etched away in a further step. This can be done wet-chemical or with a plasma etching process.

Dieses Vorgehen weist den Vorteil auf, daß die Lithographie keinen Vorhalt benötigt. Die Strukturen werden genau reprodu­ ziert. Statt einer Kontaktlithographie kann somit auch die sogenannte Proximity-Lithographie eingesetzt werden. Hier­ durch können Kosten für die Masken eingespart und die Prozeß­ sicherheit gesteigert werden. Letzteres ist somit bei gerin­ gen Kosten die genauere und damit die bevorzugte Methodik. This procedure has the advantage that the lithography no advance required. The structures are reproduced exactly ed. Instead of a contact lithography, the so-called proximity lithography can be used. here by saving costs on the masks and the process security can be increased. The latter is therefore at gerin costs the more precise and therefore the preferred method.  

Zur Kontaktierung des Basischips mit dem Halbleiterchip muß auf die Kontaktflächen des einen oder des anderen noch eine Lotschicht aufgebracht werden. Diese Lotschicht kann vor oder nach dem Entfernen der Lackstege 33 mittels eines Galvanik­ schrittes aufgebracht werden. Wird die Lotschicht vor dem Entfernen der Lackstege, dem sogenannten Lackstrippen, aufge­ bracht, so sind Lotlegierungen aus Sn/Pb oder Sn/Al- Legierungen verwendbar.To contact the base chip with the semiconductor chip, a solder layer must also be applied to the contact surfaces of one or the other. This solder layer can be applied before or after the removal of the lacquer webs 33 by means of an electroplating step. If the solder layer is applied before the removal of the lacquer webs, the so-called lacquer stripping, then solder alloys made of Sn / Pb or Sn / Al alloys can be used.

Eine dritte Methodik zum Aufbringen der Kontaktflächen 11 und weiteren Metallflächen 13 zeigt die Fig. 5. Die Barriere­ schicht 17, die Metallschicht 18 werden hintereinander durch eine Schattenmaske 34 gesputtert oder thermisch verdampft. Die Schattenmaske weist hierzu Stege 35 auf, die an den Stel­ len gelegen sind, an denen die späteren Isolationsgräben vor­ gesehen sind. Die Barriereschicht 17 sollte der besseren Haf­ tung wegen gesputtert werden. Bei diesem Verfahren ist darauf zu achten, daß ein geringer Abstand zwischen der Schattenmas­ ke 34 und dem Basischip 10 eingehalten wird. Weiterhin ist auf ausreichende Kollimation der zerstäubten Materialien zu achten.A third method for applying the contact surfaces 11 and other metal areas 13 shows the Fig. 5. The barrier layer 17, the metal layer 18 are successively sputtered through a shadow mask 34 or thermally evaporated. For this purpose, the shadow mask has webs 35 , which are located at the positions at which the later isolation trenches are seen. The barrier layer 17 should be sputtered for better adhesion. In this method, care must be taken to ensure that a small distance between the shadow mask 34 and the base chip 10 is maintained. Care must also be taken to ensure sufficient collimation of the atomized materials.

Eine vierte Variante zur Herstellung der Kontaktflächen 11 und der weiteren Metallflächen 13 ist in Fig. 6 gezeigt. Auf dem Basischip 10 wird eine Lackmaske 33 erzeugt, die die spä­ teren Isolationsgräben abdeckt. Die Lackmaske sollte überhän­ gende Lackkanten oder negativ hinterschnittene Flanken auf­ weisen. Dies kann durch eine geeignete Belichtungsdosis, durch eine Zweilagenlackttechnik oder durch Härtung der obe­ ren Oberfläche des Lacks erreicht werden. Anschließend werden die Metallschichten 17, 18 durch Sputtern und thermisches Verdampfen abgeschieden. Die Schichtanteile, die dabei auf der Lackmaske aufwachsen, werden beim Ablösen der Lackmaske mit weggespült. Das anhand Fig. 6 beschriebene Verfahren wird "Lift-off" genannt. A fourth variant for producing the contact surfaces 11 and the further metal surfaces 13 is shown in FIG. 6. On the base chip 10 , a resist mask 33 is generated, which covers the later isolation trenches. The paint mask should have overhanging paint edges or negatively undercut flanks. This can be achieved by a suitable exposure dose, by a two-layer lacquer technique or by hardening the top surface of the lacquer. The metal layers 17 , 18 are then deposited by sputtering and thermal evaporation. The layer parts that grow on the paint mask are also washed away when the paint mask is removed. The method described with reference to FIG. 6 is called "lift-off".

Sowohl bei dem Sputtern durch eine Schattenmaske hindurch als auch bei dem Lift-off-Verfahren können die Lotlegierungen auch hergestellt werden, indem die Metallschichten 17, 18 in geeigneter Dicke aufeinander aufgebracht werden, sofern sie sich beim späteren Kontaktierungsprozeß von Halbleiterchip und Basis-chip dann gemeinsam an der Phasenbildung beteiligen und dabei durchmischen.Both in the sputtering through a shadow mask and in the lift-off process, the solder alloys can also be produced by applying the metal layers 17 , 18 to one another in a suitable thickness, provided that they then come into contact in the later contacting process of the semiconductor chip and the base chip Participate together in the phase formation and mix in the process.

Vor dem Aufbringen der Lackmaske 33 könnte auch die Barriere­ schicht zunächst ganzflächig aufgebracht werden. Die Bereiche der Barriereschicht 17, welche nach dem Entfernen der Lack­ maske 33 innerhalb der Isolationsgräben zum Liegen kommen, müssen dann anschließend naßchemisch oder mittels Plasmaätzen entfernt werden.Before the lacquer mask 33 is applied, the barrier layer could also initially be applied over the entire surface. The areas of the barrier layer 17 , which come to rest within the isolation trenches after the removal of the resist mask 33 , must then subsequently be removed by wet chemical means or by means of plasma etching.

Die Figurenbeschreibung erfolgte anhand mehrerer Beispiele, bei denen genau ein Halbleiterchip 20 auf einen Basischip 10 aufgebracht ist. Es liegt ebenfalls im Rahmen der Erfindung, mehrere Halbleiterchips 20 nebeneinander auf einem Basischip 10 aufzubringen. Die Halbleiterchips 20 können, müssen aber nicht, auf ihrer Rückseite gedünnt sein. Das rückseitige Dün­ nen kann durch einen Schleifvorgang erfolgen, nachdem die Halbleiterchips 20 auf dem Basischip 10 aufgebracht wurden. Der Halbleiterchip 20 könnte auch als ein zwei- oder mehrla­ giger Chipstapel ausgebildet sein, wobei der Chipstapel als dreidimensional integriertes System ausgebildet ist. The description of the figures was based on several examples, in which exactly one semiconductor chip 20 is applied to a base chip 10 . It is also within the scope of the invention to apply a plurality of semiconductor chips 20 next to one another on a base chip 10 . The semiconductor chips 20 can, but need not, be thinned on their rear side. The rear thin can be done by a grinding process after the semiconductor chips 20 have been applied to the base chip 10 . The semiconductor chip 20 could also be designed as a two- or multi-layered chip stack, the chip stack being designed as a three-dimensionally integrated system.

BezugszeichenlisteLIST OF REFERENCE NUMBERS

1010

Basischip
based chip

1111

Kontaktfläche
contact area

1212

Kontaktelement
contact element

1313

Metallfläche
metal surface

1414

Kontaktpad
contact pad

1515

Durchkontaktierung
via

1616

Isolationsgraben
isolation trench

1717

Barriereschicht
barrier layer

1818

Metallschicht
metal layer

1919

Keimschicht
seed layer

2020

Halbleiterchip
Semiconductor chip

2121

Kontaktfläche
contact area

2222

-
-

2323

Metallfläche
metal surface

2424

Kontaktpad
contact pad

2525

Durchkontaktierung
via

2626

Isolationsgraben
isolation trench

3030

Lotkugeln
solder balls

3131

Füllschicht
filling layer

3232

Lotschicht
solder layer

3333

Lack
paint

3434

Schattenmaske
shadow mask

3535

Steg
web

Claims (16)

1. Halbleiterbauelement mit zumindest einem Halbleiterchip (20) auf einem als Substrat dienenden Basischip (10), bei dem
der zumindest eine Halbleiterchip (20) und der Basischip (10) Kontaktflächen (11, 21) aus Metall aufweisen,
der zumindest eine Halbleiterchip so zu dem Basischip hin ausgerichtet ist, daß einander zugeordnete Kontaktflächen des zumindest einen Halbleiterchips und des Basischips einander zugewandt sind und die einander zugewandten Kon­ taktflächen elektrisch leitend miteinander verbunden sind,
der Basischip Bauelemente enthält, die in einer ersten Technologie gefertigt sind und
der zumindest eine Halbleiterchip Bauelemente enthält, die in einer zweiten Technologie gefertigt sind.1. Semiconductor component with at least one semiconductor chip ( 20 ) on a base chip ( 10 ) serving as a substrate, in which
the at least one semiconductor chip ( 20 ) and the base chip ( 10 ) have contact surfaces ( 11 , 21 ) made of metal,
the at least one semiconductor chip is oriented toward the base chip in such a way that mutually associated contact surfaces of the at least one semiconductor chip and of the base chip face one another and the mutually facing contact surfaces are electrically conductively connected to one another,
the base chip contains components that are manufactured in a first technology and
that contains at least one semiconductor chip components that are manufactured in a second technology. 2. Halbleiterbauelement nach Anspruch 1, bei dem der Basischip (10) einen größeren Flächeninhalt auf­ weist als der Halbleiterchip (20) oder die Mehrzahl von Halb­ leiterchips, wobei in dem nicht überdeckten Bereich des Basi­ schips Kontaktelemente (12) zur externen Kontaktierung des Halbleiterbauelementes vorgesehen sind.2. The semiconductor component according to claim 1, wherein the base chip ( 10 ) has a larger area than the semiconductor chip ( 20 ) or the plurality of semiconductor chips, wherein in the uncovered area of the base chips contact elements ( 12 ) for external contacting of the semiconductor component are provided. 3. Halbleiterbauelement nach Anspruch 1 oder 2, bei dem der Flächeninhalt der Kontaktelemente (12) größer als der der Kontaktflächen (11, 12) ist.3. A semiconductor device according to claim 1 or 2, wherein the area of the contact elements ( 12 ) is greater than that of the contact areas ( 11 , 12 ). 4. Halbleiterbauelement nach einem der Ansprüche 1 bis 3, bei dem der Basischip (10) flächenintensive Strukturen bein­ haltet.4. Semiconductor component according to one of claims 1 to 3, in which the base chip ( 10 ) includes area-intensive structures. 5. Halbleiterbauelement nach einem der Ansprüche 1 bis 4, bei dem der zumindest eine Halbleiterchip (20) komplexe logi­ sche Strukturen beinhaltet.5. Semiconductor component according to one of claims 1 to 4, wherein the at least one semiconductor chip ( 20 ) contains complex logic structures. 6. Halbleiterbauelement nach einem der Ansprüche 1 bis 5, bei dem der zumindest eine Halbleiterchip (20) dünn geschlif­ fen ist.6. The semiconductor component according to one of claims 1 to 5, wherein the at least one semiconductor chip ( 20 ) is thinly ground. 7. Halbleiterbauelement nach einem der Ansprüche 1 bis 6, bei dem der Halbleiterchip (20) ein zwei- oder mehrlagiger Chipstapel ist, wobei der Chipstapel als dreidimensional in­ tegriertes System ausgebildet ist.7. The semiconductor component as claimed in one of claims 1 to 6, in which the semiconductor chip ( 20 ) is a two-layer or multi-layer chip stack, the chip stack being designed as a three-dimensional integrated system. 8. Halbleiterbauelement nach einem der Ansprüche 1 bis 7, bei dem der Abstand zwischen einer jeweiligen Kontaktfläche (21) des zumindest einen Halbleiterchips (20) und der damit verbundenen Kontaktfläche (11) des Basischips (10) weniger als 10 µm beträgt.8. The semiconductor component according to one of claims 1 to 7, wherein the distance between a respective contact surface ( 21 ) of the at least one semiconductor chip ( 20 ) and the associated contact surface ( 11 ) of the base chip ( 10 ) is less than 10 µm. 9. Halbleiterbauelement nach einem der Ansprüche 1 bis 8, bei dem der zumindest eine Halbleiterchip (20) und der Basi­ schip (10) einander gegenüberliegend angeordnete weitere Me­ tallflächen (13, 23) aufweisen, die einen größeren Flächenin­ halt besitzen als eine jeweilige Kontaktfläche (11, 12) und diese weiteren Metallflächen dauerhaft miteinander verbunden sind.9. Semiconductor component according to one of claims 1 to 8, wherein the at least one semiconductor chip ( 20 ) and the base chip ( 10 ) have mutually oppositely arranged further metal surfaces ( 13 , 23 ) which have a larger area than a respective contact surface ( 11 , 12 ) and these further metal surfaces are permanently connected to one another. 10. Halbleiterbauelement nach Anspruch 9, bei dem die weiteren Metallflächen (13, 23) durch ein Lot (32) dauerhaft miteinander verbunden sind.10. The semiconductor component according to claim 9, wherein the further metal surfaces ( 13 , 23 ) are permanently connected to one another by a solder ( 32 ). 11. Halbleiterbauelement nach einem der Ansprüche 1 bis 7, bei dem die elektrische Kontaktierung jeweiliger Kontaktflä­ chen (11, 21) des zumindest einen Halbleiterchips (20) und des Basischips (10) mittels Lotkugeln (30) realisiert ist.11. The semiconductor component according to one of claims 1 to 7, in which the electrical contacting of respective contact surfaces ( 11 , 21 ) of the at least one semiconductor chip ( 20 ) and the base chip ( 10 ) is realized by means of solder balls ( 30 ). 12. Halbleiterbauelement nach einem der Ansprüche 1 bis 11, bei dem zwischen dem zumindest einen Halbleiterchip (20) und dem Basischip (10) außerhalb der durch die Kontaktflächen (11, 21) und/oder die weiteren Metallflächen (13, 23) einge­ nommenen Bereiche eine Füllschicht (31) vorhanden ist. 12. Semiconductor component according to one of claims 1 to 11, in which between the at least one semiconductor chip ( 20 ) and the base chip ( 10 ) outside of the through the contact surfaces ( 11 , 21 ) and / or the further metal surfaces ( 13 , 23 ) ingested A filler layer ( 31 ) is present in areas. 13. Verfahren zur Herstellung eines Halbleiterbauelementes nach einem der Ansprüche 1 bis 12, bei dem
jeweils auf Waferebene die Kontaktflächen (11, 21; 13, 23) auf den Halbleiterchips (20) und den Basischips (10) erzeugt werden,
die Halbleiterchips (20) aus dem Waferverbund vereinzelt werden,
zumindest ein Halbleiterchip (20) auf jedem Basischip (10) derart kontaktiert wird, daß einander zugeordnete Kontaktflä­ chen (11, 21; 13, 23) des zumindest einen Halbleiterchips und des Basischips einander zugewandt sind und die einander zuge­ wandten Kontaktflächen elektrisch leitend miteinander verbun­ den werden, und
der Verbund aus dem zumindest einen Halbleiterchip (20) und dem Basischip (10) aus dem Wafer vereinzelt wird.13. A method for producing a semiconductor component according to one of claims 1 to 12, in which
the contact areas ( 11 , 21 ; 13 , 23 ) are produced on the semiconductor chips ( 20 ) and the base chips ( 10 ) at the wafer level,
the semiconductor chips ( 20 ) are separated from the wafer composite,
at least one semiconductor chip ( 20 ) is contacted on each base chip ( 10 ) in such a way that mutually associated contact surfaces ( 11 , 21 ; 13 , 23 ) of the at least one semiconductor chip and the base chip face one another and the mutually facing contact surfaces are connected to one another in an electrically conductive manner the, and
the composite of the at least one semiconductor chip ( 20 ) and the base chip ( 10 ) from the wafer is separated. 14. Verfahren nach Anspruch 13, bei dem das Erzeugen der Kontaktflächen (11, 21; 13, 23) das Aufbringen einer Folge strukturierter Metallschichten, beste­ hend aus einer Haftschicht, einer Diffusionsbarriere und ei­ ner lötbaren Metallschicht, umfaßt.14. The method according to claim 13, wherein the production of the contact surfaces ( 11 , 21 ; 13 , 23 ) comprises the application of a sequence of structured metal layers, consisting of an adhesive layer, a diffusion barrier and a solderable metal layer. 15. Verfahren nach Anspruch 14, bei dem die lötbare Metallschicht (18) durch Sputtern oder galvanische Verstärkung aufgebracht wird.15. The method according to claim 14, wherein the solderable metal layer ( 18 ) is applied by sputtering or galvanic reinforcement. 16. Verfahren nach einem der Ansprüche 13 bis 15, bei dem das Kontaktieren des Halbleiterchips auf dem Basi­ schip unter Ausübung eines Anpreßdrucks während des Lötvor­ ganges durchgeführt wird.16. The method according to any one of claims 13 to 15, in which the contacting of the semiconductor chip on the basis chip applying pressure during soldering ganges is carried out.
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