WO2004068573A1 - Verfahren zur vertikalen montage von halbleiterbauelementen - Google Patents

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Definitions

  • the present invention relates to a manufacturing method for soldering semiconductor chips in flip-chip assembly.
  • semiconductor components are first produced in a wafer and provided with connection contacts.
  • further semiconductor chips with further connection contacts are placed on the wafer in such a way that the connection contacts assigned to one another come to lie on one another. In this position, the semiconductor chips are mechanically fixed on the wafer.
  • the semiconductor chips are permanently soldered in an electrically conductive manner to the connection contacts of the semiconductor component in the wafer. That can e.g. B. by means of diffusion soldering, e.g. B. in a SOLID process.
  • connection contacts may not be connected to one another sufficiently well.
  • the object of the present invention is to provide a method for the vertical mounting of semiconductor components, in which it is possible to exert a contact pressure which is sufficiently strong for reliable soldering without the risk of lateral displacement of the semiconductor components.
  • the top sides of the semiconductor chips provided with the connection contacts are provided with a liquid layer of a tack material which has a sufficiently low melting point. This causes the tack to solidify when the semiconductor chips are placed on the wafer, thus fixing the semiconductor chips. Then the wafer loaded in this way can be placed in an oven in which the temperature is increased so that the connection process takes place.
  • the connection contacts can be provided beforehand with a solder material in a manner known per se.
  • the tack material is selected so that it is not attacked by other materials with which it comes into contact during the entire manufacturing process and does not decompose even at the soldering temperature. Its melting point is preferably in the range from 50 ° C. to 70 ° C. Typical temperatures of about 150 ° C. are reached in the furnace. In a preferred embodiment of the method, a vacuum oven is used and the tack is selected so that it is used in a
  • Temperature of 150 ° C has a sufficiently high vapor pressure to allow it to evaporate to such an extent that the layer of tack material melted in the furnace can be completely removed.
  • Semiconductor components 2 are produced in a wafer 1.
  • the fact that the wafer is separated into semiconductor chips is shown in the figure by the vertical dotted lines between the semiconductor components 2.
  • the semiconductor components each have connection contacts 3 on the top of the wafer.
  • the semiconductor components 2 are to be vertically integrated with further semiconductor components via these connection contacts 3.
  • soldering instead of a preferred soldering process, in principle any other connection process suitable for such chip assemblies is also possible.
  • the upper side of the semiconductor chips 4 facing the wafer 1 in this arrangement is provided with a thin liquid layer 6 of the tack material.
  • this liquid layer 6 comes into contact with the upper side of the wafer and solidifies as a result of the lower temperature of the wafer. Since the semiconductor chips 4 are still held in position by the chip holder of the pick and place machine until the liquid layer 6 has solidified, the position of the semiconductor chips 4 remains constant. A contact pressure can then be exerted on the rear side of the semiconductor chips 4 facing away from the wafer without the position of the semiconductor chips 4 being changed laterally.
  • the arrangement shown in the figure can thus be placed in a furnace, in particular in a vacuum furnace, in which, for example, an existing solder metal is melted at an elevated temperature and the permanent connection is thus established.
  • a vacuum oven it is advantageous if the material of the tack material is selected such that it evaporates at the elevated temperature of typically 150 ° C. in the vacuum oven and is thus removed from the semiconductor chips. This evaporation is not absolutely necessary, since it can also be advantageous if a molten layer of the adhesive material remains on the semiconductor chips during the soldering process and shields the soldering point. In this case, a vacuum is also not required, since the seals Shielding through the liquid layer of the tack material prevents oxidation of the connection contacts during soldering.
  • the semiconductor chips can be pressed on using a suitable device in the direction of the arrow shown in the figure. Care is taken to ensure that the device does not close the gap between the semiconductor chips at the edges when the gap is to be evacuated.
  • the pressing of the semiconductor chips onto the wafer is particularly advantageous if a process of diffusion soldering is used, in which thin metallizations of the connection contacts to be connected are heated and pressed against one another over a long period of time.
  • ethylene carbonate melting point 37 ° C, high vapor pressure at 150 ° C
  • polyethylene glycol melting point 55 ° C, remains liquid when soldering, no reactions
  • hot melt adhesive thermoplastic adhesive and epoxy resin.

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Abstract

Bei der Flip-Chip-Montage werden die Oberseiten von Halbleiterchips (4), die mit weiteren Anschlusskontakten (5) auf den Anschlusskontakten (3) der in einem Wafer (1) hergestellten Bauelemente (2) angebracht werden sollen, mit einer flüssigen Schicht (6) eines Heftstoffs versehen, der beim Aufbringen der Halbleiterchips (4) auf den Wafer (1) erstarrt und so die Halbleiterchips fixiert. Die Anordnung kann in einem Vakuumofen bei erhöhter Temperatur verlötet werden, bei der der Heftstoff abdampft. Die Halbleiterchips (4) können dabei auf den Wafer gepresst werden.

Description

Beschreibung
Verfahren zur vertikalen Montage von Halbleiterbauelementen
Die vorliegende Erfindung betrifft ein Herstellungsverfahren zum Verlöten von Halbleiterchips bei der Flip-Chip-Montage.
Wenn Halbleiterchips vertikal integriert und an Anschlusskontaktflächen miteinander verlötet werden sollen, werden zu- nächst in einem Wafer Halbleiterbauelemente hergestellt und mit Anschlusskontakten versehen. Mit einem Bestückungsautomaten werden weitere Halbleiterchips mit weiteren Anschlusskontakten so auf den Wafer gesetzt, dass die einander zugeordneten Anschlusskontakte aufeinander zu liegen kommen. In dieser Position werden die Halbleiterchips auf dem Wafer mechanisch fixiert . In einem zweiten Verfahrensschritt werden die Halbleiterchips dauerhaft elektrisch leitend mit den Anschlusskontakten der Halbleiterbauelement in dem Wafer verlötet . Das kann z. B. mittels Diffusionslöten, z. B. in einem SOLID- Prozess, geschehen. Dabei tritt das Problem auf, dass bei dem
Ausüben eines ausreichend starken Anpressdrucks die Halbleiterchips ihre Lage auf dem Wafer geringfügig verändern können. Bei den geringen Abmessungen der Halbleiterchips werden die Anschlusskontakte dann möglicherweise nicht ausreichend gut miteinander verbunden.
Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zur vertikalen Montage von Halbleiterbauelementen anzugeben, bei dem es möglich ist, ohne Risiko einer seitlichen Verschiebung der Halbleiterbauelemente einen für ein sicheres Löten ausreichend starken Anpressdruck auszuüben.
Diese Aufgabe wird mit dem Verfahren mit den Merkmalen des Anspruchs 1 gelöst . Ausgestaltungen ergeben sich aus den ab- hängigen Ansprüchen. Bei dem Verfahren werden die mit den Anschlusskontakten versehenen Oberseiten der Halbleiterchips mit einer flüssigen Schicht eines Heftstoffes versehen, der einen ausreichend niedrigen Schmelzpunkt aufweist. Das bewirkt, dass der Heft- stoff beim Aufsetzen der Halbleiterchips auf den Wafer erstarrt und so die Halbleiterchips fixiert werden. Anschließend kann der so bestückte Wafer in einen Ofen gebracht werden, in dem die Temperatur so erhöht wird, dass der Verbin- dungsprozess stattfindet. Die Anschlusskontakte können zu diesem Zweck in einer an sich bekannten Weise zuvor mit einem Lotmaterial versehen werden.
Der Heftstoff wird so gewählt, dass er von übrigen Materialien, mit denen er während des gesamten Herstellungsprozesses in Berührung kommt, nicht angegriffen wird und sich auch bei der Löttemperatur nicht zersetzt. Sein Schmelzpunkt liegt vorzugsweise im Bereich von 50° C bis 70° C. In dem Ofen werden typische Temperaturen von etwa 150° C erreicht. Bei einer bevorzugten Ausgestaltung des Verfahrens wird ein Vakuumofen verwendet und der Heftstoff so gewählt, dass er bei einer
Temperatur von 150° C einen ausreichend hohen Dampfdruck aufweist, um sich im Vakuum so weitgehend verdunsten zu lassen, dass die im Ofen geschmolzene Schicht des Heftstoffes vollständig entfernt werden kann.
Es folgt eine genauere Beschreibung eines Beispiels des Verfahrens anhand der beigefügten Figur, die die in dem Verfahren verwendete Anordnung im Querschnitt zeigt .
In einem Wafer 1 werden Halbleiterbauelemente 2 hergestellt.
Dass der Wafer in Halbleiterchips vereinzelt wird, ist in der Figur durch die senkrechten punktierten Linien zwischen den Halbleiterbauelementen 2 dargestellt. Die Halbleiterbauelemente weisen jeweils Anschlusskontakte 3 an der Oberseite des Wafers auf. Über diese Anschlusskontakte 3 sollen die Halbleiterbauelemente 2 vertikal mit weiteren Halbleiterbauelementen integriert werden. Dazu werden die Halbleiterchips 4, die über weitere Anschlusskontakte 5 verfügen, nach Art einer Flip-Chip-Montage so auf den Wafer 1 gesetzt, dass die Anschlusskontakte 3 und die zugehörigen weiteren Anschlusskontakte 5 einander zugewandt sind und in der angegebenen Posi- tion zum Beispiel durch Löten dauerhaft elektrisch leitend miteinander verbunden werden können. Statt eines bevorzugten Lötprozesses kommt im Prinzip auch jeder andere für derartige Chipmontagen geeignete Verbindungsprozess in Frage .
Die dem Wafer 1 bei dieser Anordnung zugewandte Oberseite der Halbleiterchips 4 wird mit einer dünnen flüssigen Schicht 6 des Heftstoffes versehen. Beim Aufsetzen der weiteren Anschlusskontakte 5 auf die Anschlusskontakte 3 des Wafers gerät diese flüssige Schicht 6 in Verbindung mit der Wafer- Oberseite und erstarrt infolge der niedrigeren Temperatur des Wafers. Da die Halbleiterchips 4 während des Aufsetzens noch von dem Chiphalter des Bestückungsautomaten in der Position gehalten werden, so lange, bis die flüssige Schicht 6 erstarrt ist, bleibt die Position der Halbleiterchips 4 kon- stant . Es kann dann ein Anpressdruck auf die von dem Wafer abgewandte Rückseite der Halbleiterchips 4 ausgeübt werden, ohne dass die Lage der Halbleiterchips 4 seitlich verändert wird.
Die in der Figur dargestellte Anordnung kann so in einen Ofen gebracht werden, insbesondere in einen Vakuumofen, in dem zum Beispiel ein vorhandenes Lotmetall bei erhöhter Temperatur aufgeschmolzen wird und so die dauerhafte Verbindung hergestellt wird. Es ist bei Verwendung eines Vakuumofens von Vor- teil, wenn das Material des Heftstoffes so gewählt wird, dass es bei der erhöhten Temperatur von typisch 150° C im Vakuumofen verdampft und so von den Halbleiterchips entfernt wird. Dieses Verdampfen ist aber nicht unbedingt erforderlich, da es auch vorteilhaft sein kann, wenn eine geschmolzene Schicht des Heftstoffes während des Lötprozesses auf den Halbleiterchips bleibt und eine Abschirmung der Lötstelle bewirkt. In diesem Fall ist auch kein Vakuum erforderlich, da die Ab- schirmung durch die flüssige Schicht des Heftstoffes eine O- xidation der Anschlusskontakte während des Lötens verhindert.
In dem Ofen können die Halbleiterchips mittels einer geeigne- ten Vorrichtung in der in der Figur eingezeichneten Pfeil- richtung angepresst werden. Dabei wird darauf geachtet, dass die Vorrichtung den Zwischenraum zwischen den Halbleiterchips an den Rändern nicht verschließt, wenn der Zwischenraum evakuiert werden soll. Das Anpressen der Halbleiterchips an den Wafer ist insbesondere von Vorteil, wenn ein Prozess eines Diffusionslötens angewendet wird, bei dem dünne Metallisierungen der zu verbindenden Anschlusskontakte über längere Zeit hinweg erwärmt und aufeinandergepresst werden.
Für die flüssige Schicht 6 sind als Heftstoff insbesondere geeignet: Ethylencarbonat (Schmelzpunkt 37° C, hoher Dampfdruck bei 150° C) , Polyethylenglykol (Schmelzpunkt 55° C, bleibt beim Löten flüssig, keine Reaktionen) , Schmelzkleber, thermoplastischer Kleber und Epoxidharz.
Bezugszeichenliste
1 Wafer
2 Halbleiterbauelement
3 Anschlusskontakt
4 Halbleiterchip
5 weiterer Anschlusskontakt
6 flüssige Schicht

Claims

Patentansprüche
1. Verfahren zur vertikalen Montage von Halbleiterbauelementen, bei dem in einem Wafer (1) Halbleiterbauelemente (2) mit Anschlusskontakten (3) hergestellt werden,
Halbleiterchips (4) , die an einer Oberseite jeweils weitere Anschlusskontakte (5) aufweisen, so auf dem Wafer (1) angeordnet werden, dass Anschlusskontakte (3) und zugeordnete weitere Anschlusskontakte (5) einander berühren, und die betreffenden Anschlusskontakte (3, 5) dauerhaft elektrisch leitend miteinander verbunden werden, d a d u r c h g e k e nn z e i c h n e t , dass auf die mit den weiteren Anschlusskontakten (5) versehenen Oberseiten der Halbleiterchips (4) eine flüssige Schicht (6) eines Heftstoffes aufgebracht wird, die Temperatur des Wafers (1) so eingestellt wird, dass die flüssige Schicht (6) des Heftstoffes beim Anordnen der Halbleiterchips (4) auf dem Wafer (1) erstarrt, und der Wafer (1) mit den Halbleiterchips (4) in einen Ofen gebracht wird, in dem die Anschlusskontakte (3) und weiteren Anschlusskontakte (5) bei erhöhter Temperatur dauerhaft e- lektrisch leitend miteinander verbunden werden.
2. Verfahren nach Anspruch 1, bei dem als Heftstoff Ethylencarbonat verwendet wird.
3. Verfahren nach Anspruch 1, bei dem als Heftstoff Polyethylenglykol verwendet wird.
4. Verfahren nach Anspruch 1, bei dem als Heftstoff Schmelzkleber, thermoplastischer Kleber oder Epoxidharz verwendet wird.
5. Verfahren nach Anspruch 1, bei dem als Heftstoff ein Material verwendet wird, dessen Schmelzpunkt zwischen 50° C und 70° C liegt.
6. Verfahren nach einem der Ansprüche 1 bis 5, bei dem die Anschlusskontakte mit einem Lot versehen werden und die Anschlusskontakte in dem Ofen miteinander verlötet wer- den.
7. Verfahren nach einem der Ansprüche 1 bis 5, bei dem dünne Metallisierungen der zu verbindenden Anschlusskontakte erwärmt und aufeinandergepresst werden.
8. Verfahren nach einem der Ansprüche 1 bis 7, bei dem als Heftstoff ein Material verwendet wird, das bei einer Temperatur von 150° C flüssig ist und einen ausreichend hohen Dampfdruck aufweist, so dass eine dünne flüssige Schicht des Heftstoffes in einem Vakuumofen durch Verdampfen entfernt werden kann, und als Ofen, in dem die Anschlusskontakte (3) und weiteren Anschlusskontakte (5) miteinander verbunden werden, ein Vakuumofen eingesetzt wird.
9. Verfahren nach einem der Ansprüche 1 bis 7, bei dem der Heftstoff während der Herstellung der dauerhaften Verbindung der Anschlusskontakte und weiteren Anschlusskontakte als Schutzschicht gegen Oxidation auf den betreffenden Oberseiten der Halbleiterchips verbleibt.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8525347B2 (en) 2005-05-12 2013-09-03 Infineon Technologies Ag Method for producing chip stacks, and associated chip stacks
WO2018189178A1 (de) * 2017-04-12 2018-10-18 Osram Opto Semiconductors Gmbh Verfahren zur herstellung einer beleuchtungseinrichtung und beleuchtungseinrichtung

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006019080B3 (de) 2006-04-25 2007-08-30 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Herstellungsverfahren für ein gehäustes Bauelement
DE102006031405B4 (de) 2006-07-05 2019-10-17 Infineon Technologies Ag Halbleitermodul mit Schaltfunktionen und Verfahren zur Herstellung desselben
DE102006037512B4 (de) * 2006-08-10 2010-04-15 Infineon Technologies Ag Modul und Verfahren zur Herstellung eines Moduls mit übereinander gestapelten Bauelementen
US7993969B2 (en) 2006-08-10 2011-08-09 Infineon Technologies Ag Method for producing a module with components stacked one above another
CN110875203B (zh) * 2018-09-04 2021-11-09 中芯集成电路（宁波）有限公司 晶圆级封装方法以及封装结构
JP2021536131A (ja) 2018-09-04 2021-12-23 中芯集成電路（寧波）有限公司 ウェハレベルパッケージング方法およびパッケージング構造

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3907261A1 (de) * 1989-03-07 1990-09-13 Nematel Dr Rudolf Eidenschink Klebstoff
JPH0541407A (ja) * 1991-08-02 1993-02-19 Citizen Watch Co Ltd 半導体装置の実装方法
DE4315795A1 (de) * 1993-05-13 1994-11-17 Zevatech Ag Verfahren zum Fixieren von Bauteilen
JPH1032307A (ja) * 1996-02-19 1998-02-03 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US5976302A (en) * 1995-02-10 1999-11-02 Fraunhofer-Gesellschaft Zur Forderung Der Angewandten Forschung E.V. Method of joining electronic components to a substrate
DE10124774A1 (de) * 2001-05-21 2002-12-12 Infineon Technologies Ag Halbleiterbauelement mit zumindest einem Halbleiterchip auf einem als Substrat dienenden Basischip und Verfahren zu dessen Herstellung

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5783867A (en) * 1995-11-06 1998-07-21 Ford Motor Company Repairable flip-chip undercoating assembly and method and material for same
US5988485A (en) * 1998-03-17 1999-11-23 Advanced Micro Devices, Inc. Flux cleaning for flip chip technology using environmentally friendly solvents
US6337225B1 (en) * 2000-03-30 2002-01-08 Advanced Micro Devices, Inc. Method of making stacked die assemblies and modules
US6346750B1 (en) * 2000-04-28 2002-02-12 Micron Technology, Inc. Resistance-reducing conductive adhesives for attachment of electronic components
DE10120917C1 (de) * 2001-04-27 2002-11-28 Infineon Technologies Ag Anordnung mit wenigstens zwei zentrierten gestapelten Halbleiterchips

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3907261A1 (de) * 1989-03-07 1990-09-13 Nematel Dr Rudolf Eidenschink Klebstoff
JPH0541407A (ja) * 1991-08-02 1993-02-19 Citizen Watch Co Ltd 半導体装置の実装方法
DE4315795A1 (de) * 1993-05-13 1994-11-17 Zevatech Ag Verfahren zum Fixieren von Bauteilen
US5976302A (en) * 1995-02-10 1999-11-02 Fraunhofer-Gesellschaft Zur Forderung Der Angewandten Forschung E.V. Method of joining electronic components to a substrate
JPH1032307A (ja) * 1996-02-19 1998-02-03 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
DE10124774A1 (de) * 2001-05-21 2002-12-12 Infineon Technologies Ag Halbleiterbauelement mit zumindest einem Halbleiterchip auf einem als Substrat dienenden Basischip und Verfahren zu dessen Herstellung

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
PATENT ABSTRACTS OF JAPAN vol. 017, no. 334 (E - 1387) 24 June 1993 (1993-06-24) *
PATENT ABSTRACTS OF JAPAN vol. 1998, no. 06 30 April 1998 (1998-04-30) *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8525347B2 (en) 2005-05-12 2013-09-03 Infineon Technologies Ag Method for producing chip stacks, and associated chip stacks
WO2018189178A1 (de) * 2017-04-12 2018-10-18 Osram Opto Semiconductors Gmbh Verfahren zur herstellung einer beleuchtungseinrichtung und beleuchtungseinrichtung
US11094868B2 (en) 2017-04-12 2021-08-17 Osram Oled Gmbh Method for producing an illumination device and illumination device

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