KR19990055882A - 반도체 웨이퍼의 구조 및 반도체 칩의 제조 방법 - Google Patents

반도체 웨이퍼의 구조 및 반도체 칩의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 웨이퍼의 구조 및 반도체 칩의 제조 방법에 관한 것으로, 내부회로가 형성된 복수개의 반도체 칩들(32)이 등간격으로 배치되고, 각 반도체 칩들(32) 사이에는 칩 절단 구간(Scribe Lane)들(34)이 형성된 웨이퍼(30)에 있어서, 상기 각 반도체 칩(32) 상에 형성된 복수개의 칩본딩패드들(36)과; 상기 각 칩본딩 패드(36)와 전기적으로 연결되어, 상기 칩 절단 구간(Scribe Lane)(34) 상에 형성된 복수개의 웨이퍼프로빙패드들(38)을 포함하여 구성된다.

Description

반도체 웨이퍼의 구조 및 반도체 칩의 제조 방법
본 발명은 반도체 웨이퍼의 구조 및 반도체 칩의 제조 방법에 관한 것으로, 특히 반도체 칩 내부의 본딩패드들이 차지하는 레이아웃(Lauout) 면적을 줄여 고집적화에 유리하도록 된 반도체 웨이퍼의 구조 및 반도체 칩의 제조 방법에 관한 것이다.
도 1은 종래 웨이퍼의 평면도를 나타내는 것으로, 도시된 바와 같이, 사각형인 반도체 칩들(12)이 (웨이퍼(10)에 ) 등간격으로 형성되어 있다. 상기 웨이퍼(10)는 절단공정에 의해 복수개의 반도체 칩들(12)로 분리된다. 도 2는 도 1의 점선원내를 확대하여 나타낸 것으로, 상기 각 반도체 칩(12)과 반도체 칩(12) 사이에는 상기 웨이퍼(10)의 절단시 각 반도체 칩(12)에 손상을 주지않는 최소의 폭을 갖는 칩 절단 구간(Scribe Lane)(14)이 형성되어 있고, 상기 각 반도체 칩(12) 상에는 외부의 핀들(리드프레임의 리드들)(미도시)과 전기적으로 연결하기 위한 복수개의 본딩패드들(Bonding Pads)(16) 및 웨이퍼상태에서 각 반도체 칩(12)을 테스트하기 위한 웨이퍼프로빙패드들(Wafer Probing Pads)(18)이 형성되어 있다. 상기 칩 절단 구간(Scribe Lane)(14)의 폭은 약 150㎛이고, 상기 본딩패드들(16)(18)의 크기는 약 100㎛*100㎛이다. 도 1의 웨이퍼(10) 상태에서 상기 웨이퍼프로빙패드들(18)을 이용하여 상기 반도체 칩(12)의 이상 유무를 검사한 후, 절단공정을 수행하여 반도체 칩들(12)을 낱개로 분리한다.
종래의 웨이퍼(10)에서는 웨이퍼프로빙패드들(18)과 칩본딩패드들(16)이 모두 반도체 칩(12)상에 형성되어 넓은 레이아웃 면적을 차지하고 있다. 이와 같은 본딩패드들(16)(18)은 일정한 크기 이하로 줄일 수 없기 때문에, 반도체 칩의 크기가 작아지고 고집적화 될수록 반도체 칩의 설계시 큰 장애요인이 된다. 특히, 패드들의 갯수가 많은 반도체 칩을 설계할수록 상기 패드들이 차지하는 면적은 고집적화에 더욱 큰 장애요인이 된다. 또한, 상기 웨이퍼프로빙패드들(18)은 반도체 칩(12)의 내부회로상에 형성되기 때문에, 웨이퍼상태에서 반도체 칩의 이상 유.무를 검사하는 프로빙 팁 테스트(Probing Tip Test)시 내부회로에 전기적인 악영향을 미치게 되는 단점이 있었다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출한 것으로, 그 목적은 반도체 칩 내부의 본딩패드들이 차지하는 레이아웃(Lauout) 면적을 줄여 고집적화에 유리하도록 하고, 프로빙 팁 테스트시 반도체 칩내에 형성된 내부회로의 손상을 방지하도록 된 반도체 웨이퍼의 구조 및 반도체 칩의 제조 방법을 제공하고자 하는 것이다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 반도체 웨이퍼의 구조는, 내부회로가 형성된 복수개의 반도체 칩들이 등간격으로 배치되고, 각 반도체 칩들 사이에는 칩 절단 구간(Scribe Lane)들이 형성된 웨이퍼에서, 상기 각 반도체 칩상에 형성된 복수개의 칩본딩패드들과; 상기 각 칩본딩패드와 전기적으로 연결되어, 상기 칩 절단 구간(Scribe Lane)상에 형성된 복수개의 웨이퍼프로빙패드들을 포함하여 구성된다.
이와 같은 구성은, 상기 웨이퍼프로빙패드들이 상기 칩 절단 구간(Scribe Lane)상에 형성되었기 때문에 반도체 칩상에 형성되는 패드들의 레이아웃 면적이 줄어든다.
상기 칩본딩패드들은 상기 반도체 칩내에 형성된 내부회로의 최종금속라인에 비아콘택에 의해 전기적으로 연결된 도전층으로 구성되고, 상기 웨이퍼프로빙패드들은 상기 도전층이 수평으로 연장되어 상기 칩 절단 구간(Scribe Lane)상에 형성되거나, 상기 내부회로의 최종금속라인이 수평으로 연장되어 상기 칩 절단 구간(Scribe Lane) 상에 형성된다.
이와 같은 구성은, 칩본딩패드들은 내부회로가 형성된 상기 반도체 칩상에 형성되지만, 웨이퍼프로빙패드들은 내부회로가 없는 Scribe Lane상에 형성되기 때문에, 프로빙 팁 테스트시 발생하는 내부회로의 손상을 방지한다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 반도체 칩의 제조 방법은, 내부회로가 형성된 반도체 칩들이 등간격으로 배치되고, 그 반도체 칩들 사이에 칩 절단 구간(Scribe Lane)이 형성된 웨이퍼를 제공하는 공정과; 상기 각 반도체 칩상에 복수개의 칩본딩패드들을 형성하는 공정과; 상기 칩 절단 구간(Scribe Lane)상에 상기 각 칩본딩패드와 전기적으로 연결되는 복수개의 웨이퍼프로빙패드들을 형성하는 공정과; 상기 각 반도체 칩의 내부회로를 전기적으로 검사하는 공정과; 상기 칩 절단 구간(Scribe Lane)을 따라 상기 웨이퍼를 절단하는 공정을 포함하여 구성된다.
상기 칩본딩패드들은 상기 반도체 칩내에 형성된 내부회로의 최종금속라인에 비아콘택에 의해 전기적으로 연결된 도전층들로 형성하고, 상기 웨이퍼프로빙패드들은 상기 도전층들을 상기 칩 절단 구간(Scribe Lane)측으로 수평연장하여 형성하거나, 상기 내부회로의 최종금속라인을 상기 칩 절단 구간(Scribe Lane)측으로 수평연장하여 형성한다. 상기 반도체 칩의 전기적인 검사는 상기 웨이퍼프로빙패드들상에 Wafer Probing Tip을 Probing하여 실시한다.
상기 칩본딩패드들 및 웨이퍼프로빙패드들을 형성하는 공정은, 상기 웨이퍼상에 제1절연층을 형성하는 공정과; 상기 각 반도체 칩상의 절연층내에 각 반도체 칩의 내부회로의 최종금속라인이 노출되도록 하는 비아홀들을 형성하고, 상기 비아홀들 내에 제1도전층들을 채우는 비아콘택 공정과; 상기 제1절연층상에 상기 제1도전층들과 전기적으로 연결되고, 상기 반도체 칩상에서 상기 칩 절단 구간(Scribe Lane)상으로 연장형성된 제2도전층 패턴을 형성하는 공정과; 상기 제1절연층 및 상기 제2도전층 패턴 상에 제2절연층을 형성하는 공정과; 상기 반도체 칩상에 형성된 상기 제2도전층의 제1부분 및 상기 칩 절단 구간(Scribe Lane) 상에 형성된 상기 제2도전층의 제2부분을 노출시키는 공정으로 구성된다.
도 1은 종래 웨이퍼의 평면도.
도 2는 도 1의 점선원내를 확대하여 나타낸 도면.
도 3은 본 발명에 따른 웨이퍼의 평면도.
도 4는 도 3의 점선원내를 확대하여 나타낸 도면.
도 5는 도 4의 칩 절단 구간(Scribe Lane)(34)을 포함하는 반도체 칩(32)의 종단면도.
도 6은 본 발명에 따른 반도체 칩의 종단면도.
도 7 및 도 8은 본 발명에 따른 반도체 칩의 제조 방법의 다른 실시예를 나타낸 종단면도.
도 9는 본 발명의 다른 실시예에 따른 반도체 칩의 종단면도.
<도면의 주요부분에 대한 부호의 설명>
30: 웨이퍼 32: 반도체 칩
34: 칩 절단 구간 36: 칩본딩패드
38: 웨이퍼프로빙패드 51: 반도체 기판
52: 내부회로 52a: 최종금속배선
53: 제1절연층 54: 비아홀
55: 제1도전층 56: 제2도전층
56a: 제1도전층의 제1부분
56b: 제2도전층의 제2부분
57: 제2절연층 60: 웨이퍼 프로빙 팁
이하, 첨부도면을 참조하여 본 발명에 따른 반도체 웨이퍼의 구조 및 반도체 칩의 제조 방법에 대하여 설명하기로 한다.
도 3은 본 발명에 따른 웨이퍼의 평면도를 나타내는 것으로, 도시된 바와 같이, 내부회로(미도시)가 형성된 사각형의 반도체 칩들(32)이 (웨이퍼(30)에) 등간격으로 형성되어 있다. 도 4는 도 3의 점선원내를 확대하여 나타낸 것으로, 상기 각 반도체 칩(32)과 반도체 칩(32) 사이에는 칩 절단 구간(Scribe Lane)들(34)이 형성되어 있다. 상기 칩 절단 구간(Scribe Lane)들(34)은 상기 웨이퍼(30)의 절단시 각 반도체 칩(32)에 손상을 주지않는 최소의 폭으로 형성된다. 상기 각 반도체 칩(32)상에는 복수개의 본딩패드들(36)이 형성되어 있고, 상기 칩 절단 구간(Scribe Lane)(34)상에는 상기 각 본딩패드(36)와 전기적으로 연결된 복수개의 웨이퍼프로빙패드들(38)이 형성되어 있다. 상기 칩 절단 구간(Scribe Lane)(34)의 폭은 약 150㎛이고, 상기 본딩패드들(36)(38)의 크기는 약 100㎛*100㎛으로 형성하는 것이 바람직하기 때문에, 상기 칩 절단 구간(Scribe Lane)(34)내에 상기 웨이퍼프로빙패드들(38)을 어려움없이 형성할 수 있을 것이다.
도 5는 도 4의 칩 절단 구간(Scribe Lane)(34)을 포함하는 반도체 칩(32)의 종단면도로, 반도체 칩(32) 영역과 칩 절단 구간(Scribe Lane)(34) 영역으로 구분되는 n형 기판(51)이 있고, 상기 기판(51)내에 P웰영역, P+ 불순물영역 및 N+ 불순물영역들이 형성되어 있다. 상기 기판(51)상의 반도체 칩(32) 영역내에는 내부회로(52)가 형성되어 있고, 상기 기판(51) 및 상기 내부회로(52)상에는 제1절연층(53)이 형성되어 있다. 상기 제1절연층(53)내에는 상기 내부회로(52)의 최종금속라인(52a)이 노출되도록 하는 비아홀(54)이 형성되어 있고, 상기 비아홀(54)내에는 제1도전층(55)이 채워져 있다. 상기 제1절연층(53)상에는 상기 제1도전층(55)과 접속된 제2도전층(56)이 형성되어 있다. 상기 제2도전층(56)은 상기 내부회로(52)가 형성된 반도체 칩(12) 영역상에 형성된 제1부분(56a)과 상기 칩 절단 구간(Scribe Lane)(34) 영역상에 형성된 제2부분(56b)으로 구분된다. 상기 제1절연층(53) 및 상기 제2도전층(56)의 제1부분(56a)과 제2부분(56b)의 경계부(상기 반도체 칩영역(12)과 칩 절단 구간(Scribe Lane) 영역(34)의 경계부) 상에는 제2절연층(57)이 형성되어 있다. 따라서, 제2절연층(57)으로부터 노출된 제2도전층(56)의 제1부분(56a)은 도 4의 칩본딩패드(36)가 되고, 제2부분(56b)은 도 4의 웨이퍼프로빙패드(38)가 된다.
도 4 및 도 5와 같이, 상기 제2도전층(56)의 제1부분(56a)으로 된 칩본딩패드(36) 및 제2도전층(56)의 제2부분(56b)으로 된 웨이퍼프로빙패드(38)을 형성한 후, 웨이퍼프로빙팁(60)을 상기 웨이퍼프로빙패드들(38)상에 Probing하여서 상기 반도체 칩(12)의 내부회로(52)를 전기적으로 검사하도록 한다. 상기 검사가 끝난 후, 상기 칩 절단 구간(Scribe Lane)(34)을 따라 상기 웨이퍼(30)를 절단하여 도 6과 같이 낱개로 분리된 복수개의 반도체 칩들(12)을 제작한다.
도 7은 본 발명의 다른 실시예를 도시한 것으로, 반도체 칩(12)내에 형성된 내부회로(52)의 최종금속배선(52a)의 일단이 칩 절단 구간(Scribe Lane)(34)측으로 수평연장되어 연장부(52b)를 형성하고, 그 연장부(52b)의 상면이 제1절연층(53)으로부터 노출되어 있다. 상기 노출된 연장부(52b)는 도 4의 웨이퍼프로빙패드(38)가 된다.
도 7의 연장부(52b)로 된 웨이퍼프로빙패드(38)사에 웨이퍼프로빙팁(60)을 Probing 하여서 상기 반도체 칩(12)의 내부회로(52)를 전기적으로 검사한 후, 도 8에 도시된 바와, 상기 제1절연층(53)내에 상기 내부회로(52)의 최종금속라인(52a)이 노출되도록 하는 비아홀(54)을 형성하고, 그 비아홀(54)내에 제1도전층(55)을 채운다. 상기 제1절연층(53)상에 상기 제1도전층(55)과 접속된 제2도전층(56)을 형성한다. 상기 제2도전층(56)은 상기 내부회로(52)가 형성된 반도체 칩(12)상에만 형성되도록 한다. 그리고, 상기 제1절연층(53)상에 제2절연층(57)을 형성한다. 상기 제2절연층(57)은 상기 제2도전층(56)의 상면이 노출되도록 하고 상기 연장부(52b)로 된 웨이퍼프로빙패드(38)는 메우도록 형성한다. 상기 웨이퍼프로빙패드(38)를 메우는 이유는, 웨이퍼 프로빙 검사의 종료후에는 더이상 그 패드(38)가 필요없기 때문이다. 상기 노출된 제2도전층(56)은 도 4의 칩본딩패드(36)가 된다. 이어, 상기 칩 절단 구간(Scribe Lane)(34)을 따라 상기 웨이퍼(30)를 절단하여 도 9와 같이 낱개로 분리된 복수개의 반도체 칩들(12)을 제작한다.
이상 상세히 설명한 바와 같이 본 발명에 의하면, 언컷(uncut) 웨이퍼 상태에서 각 반도체 칩의 내부회로를 검사하는 웨이퍼프로빙패드들은 칩 절단 구간(Scribe Lane)상에 형성되고, 외부의 핀(외부리드)들과 연결되는 본딩패드들은 반도체 칩 상에 형성되기 때문에, 반도체 칩 상의 본딩패드들이 차지하는 레이아웃(Layout) 면적을 줄여 고집적화에 유리하며, 프로빙 팁 테스트시 반도체 칩 내에 형성된 내부회로의 손상을 방지하는 효과가 있다.

Claims (12)

  1. 내부회로(52)가 형성된 복수개의 반도체 칩들(32)이 등간격으로 배치되고, 각 반도체 칩들(32) 사이에는 칩 절단 구간(Scribe Lane)들(34)이 형성된 웨이퍼(30)에 있어서,
    상기 각 반도체 칩(32) 상에 형성된 복수개의 칩본딩패드들(36)과;
    상기 각 칩본딩 패드(36)와 전기적으로 연결되어, 상기 칩 절단 구간(Scribe Lane)(34) 상에 형성된 복수개의 웨이퍼프로빙패드들(38)을 포함하여 구성된 반도체 웨이퍼의 구조.
  2. 제1항에 있어서, 상기 칩본딩패드들(36)은 상기 반도체 칩(32)내에 형성된 내부회로(52)의 최종금속라인(52a)에 비아콘택(55)에 의해 전기적으로 연결된 도전층(56)의 제1부분(56a)으로 구성된 반도체 웨이퍼의 구조.
  3. 제2항에 있어서, 상기 웨이퍼프로빙패드들(38)은 상기 도전층(56)ㅢ 제1부분(56a)에 수평으로 연장된 제2부분(56b)으로 구성된 반도체 웨이퍼의 구조.
  4. 제1항에 있어서, 상기 웨이퍼프로빙패드들(38)은 상기 반도체 칩(32)내에 형성된 내부회로(52)의 최종금속라인(52a)에 수평으로 연장된 연장부(52b)로 구성된 반도체 웨이퍼의 구조.
  5. 제4항에 있어서, 상기 칩본딩패드들(36)은 상기 최종금속라인(52a)에 비아콘택(55)에 의해 전기적으로 연결된 도전층(56)으로 구성된 반도체 웨이퍼의 구조.
  6. 내부회로(52)가 형성된 반도체 칩들(32)이 등간격으로 배치되고, 그 반도체 칩(32)들 사이에 칩 절단 구간(Scribe Lane)(34)이 형성된 웨이퍼(30)를 제공하는 공정과;
    상기 각 반도체 칩(32)상에 복수개의 칩본딩패드들(36)을 형성하는 공정과;
    상기 칩 절단 구간(Scribe Lane)(34)상에 상기 각 칩본딩패드(36)와 전기적으로 연결되는 복수개의 웨이퍼프로빙패드들(38)을 형성하는 공정과;
    상기 각 반도체 칩(32)의 내부회로(52)를 전기적으로 검사하는 공정과;
    상기 칩 절단 구간(Scribe Lane)(34)을 따라 상기 웨이퍼(30)를 절단하는 공정을 포함하여 구성된 반도체 칩의 제조 방법.
  7. 제6항에 있어서, 상기 칩본딩패드들(36)은 상기 반도체 칩(32)내에 형성된 내부회로(52)의 최종금속라인(52a)에 비아콘택(55)에 의해 전기적으로 연결된 도전층(56)의 제1부분(56a)으로 형성하는 반도체 칩의 제조 방법.
  8. 제7항에 있어서, 상기 웨이퍼프로빙패드들(38)은 상기 도전층(56)의 제1부분(56a)의 일단이 상기 칩 절단 구간(34)측으로 수평 연장된 제2부분(56b)으로 형성하는 반도체 칩의 제조 방법.
  9. 제6항에 있어서, 상기 웨이퍼프로빙패드들(38)은 상기 반도체 칩(32)내에 형성된 내부회로(52)의 최종금속라인(52a)의 일단이 상기 칩 절단 구간(34)측으로 수평 연장된 연장부(52b)로 형성하는 반도체 칩의 제조 방법.
  10. 제9항에 있어서, 상기 칩본딩패드들(36)은 상기 최종금속라인(52a)에 비아콘택(55)에 의해 전기적으로 연결된 도전층(56)으로 형성하는 반도체 칩의 제조 방법.
  11. 제6항에 있어서, 상기 반도체 칩(32)의 내부회로(52)의 검사는 상기 웨이퍼프로빙패드들(38) 상에 Wafer Probing Tip(60)을 Probing하여 실시하는 반도체 칩의 제조 방법.
  12. 제6항에 있어서, 상기 칩본딩패드(36)들 및 웨이퍼프로빙패드들(38)을 형성하는 공정은, 상기 웨이퍼(30)상에 제1절연층(53)을 형성하는 공정과; 상기 각 반도체 칩(32)상의 제1절연층(53)내에 각 반도체 칩(32)의 내부회로(52)의 최종금속라인(52b)이 노출되도록 하는 비아홀들(54)을 형성하는 공정과; 상기 비아홀들(54) 내에 제1도전층(55)들을 채우는 공정과; 상기 제1절연층(53)상에 상기 제1도전층(55)들과 전기적으로 연결되고, 상기 반도체 칩(32)상에 형성된 제1부분(56a) 및 상기 칩 절단 구간(Scribe Lane)(34)상에 형성된 제2부분(56b)을 가진 제2도전층들(56)을 형성하는 공정과; 상기 제1절연층(53) 및 상기 제2도전층들(56) 상에 제2절연층(57)을 형성하는 공정과; 그리고, 상기 제2도전층(56)의 제1부분(56a) 및 제2부분(56b)을 노출시키는 공정으로 진행되는 것을 특징으로 하는 반도체 칩의 제조 방법.
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020016070A1 (en) * 2000-04-05 2002-02-07 Gerald Friese Power pads for application of high current per bond pad in silicon technology
KR100370155B1 (ko) * 2000-05-01 2003-01-29 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
US6875640B1 (en) * 2000-06-08 2005-04-05 Micron Technology, Inc. Stereolithographic methods for forming a protective layer on a semiconductor device substrate and substrates including protective layers so formed
JP2002217258A (ja) * 2001-01-22 2002-08-02 Hitachi Ltd 半導体装置およびその測定方法、ならびに半導体装置の製造方法
KR100399072B1 (ko) * 2001-05-03 2003-09-26 주식회사 하이닉스반도체 강유전체 메모리 소자의 제조 방법
US6573113B1 (en) * 2001-09-04 2003-06-03 Lsi Logic Corporation Integrated circuit having dedicated probe pads for use in testing densely patterned bonding pads
DE10234648A1 (de) 2002-07-29 2004-02-12 Infineon Technologies Ag Halbleiterwafer mit elektrisch verbundenen Kontakt- und Prüfflächen
US20040108588A1 (en) * 2002-09-24 2004-06-10 Cookson Electronics, Inc. Package for microchips
US6836026B1 (en) 2003-01-14 2004-12-28 Lsi Logic Corporation Integrated circuit design for both input output limited and core limited integrated circuits
US20050012212A1 (en) * 2003-07-17 2005-01-20 Cookson Electronics, Inc. Reconnectable chip interface and chip package
US7808115B2 (en) * 2004-05-03 2010-10-05 Broadcom Corporation Test circuit under pad
US20060060845A1 (en) * 2004-09-20 2006-03-23 Narahari Ramanuja Bond pad redistribution layer for thru semiconductor vias and probe touchdown
JP2006140338A (ja) * 2004-11-12 2006-06-01 Matsushita Electric Ind Co Ltd 半導体装置
US7482675B2 (en) * 2005-06-24 2009-01-27 International Business Machines Corporation Probing pads in kerf area for wafer testing
JP4251164B2 (ja) * 2005-08-03 2009-04-08 セイコーエプソン株式会社 半導体装置および半導体チップ
WO2007061124A1 (en) * 2005-11-24 2007-05-31 Ricoh Company, Ltd. Semiconductor wafer including semiconductor chips divided by scribe line and process-monitor electrode pads formed on scribe line
KR100766318B1 (ko) * 2005-11-29 2007-10-11 엘지.필립스 엘시디 주식회사 유기 반도체 물질을 이용한 박막트랜지스터와 이를 구비한액정표시장치용 어레이 기판 및 그 제조방법
CN101192604B (zh) * 2006-11-20 2012-11-21 联华电子股份有限公司 集成电路元件、芯片及其制造方法
US8704336B2 (en) * 2007-08-31 2014-04-22 Intel Corporation Selective removal of on-die redistribution interconnects from scribe-lines
JP5027605B2 (ja) * 2007-09-25 2012-09-19 パナソニック株式会社 半導体装置
KR101918608B1 (ko) 2012-02-28 2018-11-14 삼성전자 주식회사 반도체 패키지
US10015916B1 (en) 2013-05-21 2018-07-03 Xilinx, Inc. Removal of electrostatic charges from an interposer via a ground pad thereof for die attach for formation of a stacked die
US9960227B2 (en) * 2013-09-11 2018-05-01 Xilinx, Inc. Removal of electrostatic charges from interposer for die attachment

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61187354A (ja) * 1985-02-15 1986-08-21 Nec Corp 半導体集積回路装置
JPS62106638A (ja) * 1985-11-05 1987-05-18 Toshiba Corp 半導体ウエハ−
JPS6451630A (en) * 1987-08-24 1989-02-27 Hitachi Ltd Collecting substrate for electronic device
JP2573319B2 (ja) * 1988-07-08 1997-01-22 株式会社東芝 半導体装置の製造方法
US5285082A (en) * 1989-11-08 1994-02-08 U.S. Philips Corporation Integrated test circuits having pads provided along scribe lines
US5239191A (en) * 1990-01-19 1993-08-24 Kabushiki Kaisha Toshiba Semiconductor wafer
EP0678904A1 (en) * 1994-04-12 1995-10-25 Lsi Logic Corporation Multicut wafer saw process
US5668062A (en) * 1995-08-23 1997-09-16 Texas Instruments Incorporated Method for processing semiconductor wafer with reduced particle contamination during saw
JPH09252034A (ja) * 1996-03-18 1997-09-22 Mitsubishi Electric Corp 半導体ウエハ，半導体装置及び半導体装置の製造方法
US5622899A (en) * 1996-04-22 1997-04-22 Taiwan Semiconductor Manufacturing Company Ltd. Method of fabricating semiconductor chips separated by scribe lines used for endpoint detection
US5719449A (en) * 1996-09-30 1998-02-17 Lucent Technologies Inc. Flip-chip integrated circuit with improved testability
JPH10163319A (ja) * 1996-11-29 1998-06-19 Hitachi Ltd 半導体集積回路装置の製造方法
US5923047A (en) * 1997-04-21 1999-07-13 Lsi Logic Corporation Semiconductor die having sacrificial bond pads for die test

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Publication number Publication date
DE19835840A1 (de) 1999-07-08
US6531709B1 (en) 2003-03-11
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US6159826A (en) 2000-12-12

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