JP3274924B2 - 半導体装置のスクリーニング方法 - Google Patents

半導体装置のスクリーニング方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置、特にＭＯ
Ｓ ＬＳＩの製造工程において、製品の信頼性を向上さ
せるために行うスクリーニング方法に関する。
【０００２】
【従来の技術】ＭＯＳ ＬＳＩにおいて、もともと故障
しやすい製品は短い使用期間で故障を起こし、信頼性の
点で問題となる。そこで、製品として出荷する前にスク
リーニングが行われている。かかるスクリーニングは、
使用時に加える電圧よりも高めの電圧をアッセンブリ・
パッケージを経たＭＯＳ ＬＳＩ製品に与えて加速試験
を行い、故障しやすいサンプルを予め破壊して取り除く
方法である。
【０００３】従来のスクリーニング方法として、例え
ば、特開昭64−7633号公報に示されたものがある。この
方法は、一つのチップ領域の一群のトランジスタのゲー
ト酸化膜上にそれぞれ多結晶ゲート電極を備えるウェハ
を用意し、このウェハ上に絶縁層を堆積させた後、この
絶縁層をパターニングすることによりゲート電極部分を
露出させ、次いで、この露出部分に金属層を堆積させた
後、同時にテストされる一群のトランジスタのゲート電
極部分のみが覆われるように金属層をパターニングし、
続いて、金属層とウェハとの間に電圧を印加して、各ゲ
ート酸化膜に同時に電流を流し、異常に大きな電流が流
れた時にゲート酸化膜が異常であると判定していた。
【０００４】
【発明が解決しようとする課題】上述した従来のスクリ
ーニング方法は、一つのチップ領域の一群のトランジス
タのゲート電極をパターニングされた金属層で接続して
いるため、ＰチャネルＭＯＳトランジスタ及びＮチャネ
ルＭＯＳトランジスタの両方を含む場合には、不良素子
の検出が難しかった。
【０００５】すなわち、この種の半導体装置は、Ｐチャ
ネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジ
スタのいずれか一方、例えば、ＰチャネルＭＯＳトラン
ジスタがウェル内に存在することになり、ＮチャネルＭ
ＯＳトランジスタを基準にして電圧を印加した場合、ウ
ェルと基板部との間のＰＮ接合部分の電圧降下が大き
く、ＰチャネルＭＯＳトランジスタのゲート酸化膜に電
圧が印加されず、従って、ウェル内のゲート酸化膜の異
常を検出することができなかった。
【０００６】また、スクリーニング電圧を印加した場
合、このスクリーニング電圧に起因するゲート酸化膜の
劣化及び短命化が懸念されるにも拘らず、これらの現象
について何等の考慮もなされていなかった。
【０００７】本発明は上記の問題点を解決するためにな
されたもので、一つのチップ領域にＰチャネルＭＯＳト
ランジスタ及びＮチャネルＭＯＳトランジスタの両方を
含んでいても、一群のトランジスタのゲート酸化膜を同
時にテストすることのできる半導体装置のスクリーニン
グ方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】課題を解決するための第
１の方法は、ゲート酸化膜上にゲート電極が形成された
シリコンウェハに絶縁層を堆積させた後、テストされる
一群のトランジスタのゲート電極部分を露呈させ、その
上に金属層を堆積させた後、一群のゲート電極が電気的
に接続されるように金属層をパターニングして配線を形
成し、ウェルと基板部との間の空乏層に所要のキャリア
を発生させ得る強さの光をテストされるチップ領域に照
射し、この光の照射中に配線とシリコンウェハの基板部
との間に所定のテスト電圧を印加すると共に、配線を通
してゲート酸化膜に流れる電流を測定し、その測定値に
基いてゲート酸化膜の異常を検出することにある。
【０００９】課題を解決するための第２の方法は、ゲー
ト酸化膜が形成されたシリコンウェハ上に金属層を堆積
させた後、一群のゲート電極が形成され、かつ、これら
のゲート電極が電気的に接続される配線が形成されるよ
うに金属層をパターニングし、その後、上述したと同様
に、光をテストされるチップ領域に照射し、所定のテス
ト電圧を印加すると共に、ゲート酸化膜に流れる電流を
測定し、異常を検出することにある。
【００１０】
【００１１】課題を解決するための第３の方法は、少な
くともゲート酸化膜に異常が検出されないチップを、テ
スト電圧の印加に起因する耐性の低下を回復させ得る温
度に加熱し、所定時間以上その温度に維持することにあ
る。
【００１２】
【作用】第１の方法においては、ウェルと基板部との間
の空乏層に所要のキャリアを発生させ得る強さの光を、
テストされるチップ領域に照射した状態でゲート電圧に
対する電圧の印加、及び電流の測定をしているので、一
つのチップ領域にＰチャネルＭＯＳトランジスタ及びＮ
チャネルＭＯＳトランジスタの両方を含んでいても、一
群のトランジスタのゲート酸化膜を同時にテストするこ
とができる。
【００１３】また、第２の方法においては、テストされ
るチップ領域に光を照射し、所定のテスト電圧を印加す
ると共に、ゲート酸化膜に流れる電流を測定して異常を
検出しているので、チャネル構造の異なるトランジスタ
を含んでいても、一群のトランジスタのゲート酸化膜を
同時にテストすることができる他、第１の方法で必要と
したコンタクト開孔の工程、その後の配線層の堆積過
程、及びその除去工程が不要化され、製造工程を短縮す
ることができる。
【００１４】
【００１５】またさらに、第３の方法においては、ゲー
ト酸化膜に異常が検出されないチップを加熱処理してい
るので、スクリーニング電圧の印加に起因するゲート酸
化膜の劣化及び短命化を防止することができる。
【００１６】
【実施例】図１乃至図６は本発明の第１実施例の主要な
工程を示す断面図又は斜視図であり、以下、これらの図
に従って説明する。
【００１７】先ず、図１に示すように、通常の製造工程
に従って途中まで処理された半導体装置を用意する。こ
こでは、シリコンウェハの基板部２の上に酸化シリコン
層４が載っている。この酸化シリコン層４は薄いゲート
酸化膜部分（以下、ゲート酸化膜と言う）4aと、より厚
く、基板部２を不連続な活性領域に分割するフィールド
酸化膜部分（以下、フィールド酸化膜と言う）4bとを含
んでいる。各活性領域は一つ以上のトランジスタを備え
ることができる。図示したものはこの活性領域にトラン
ジスタを一つのみ備えている。そのために、活性領域に
は一方をソースとしたとき他方がドレインとなる高濃度
ドープ領域、すなわち、ソース／ドレイン領域６が形成
されている。そして、多結晶シリコンからなるゲート電
極８がゲート酸化膜4aの上に載せられている。また、ゲ
ート電極８の上面及び側面には後酸化膜10が堆積され、
さらに、その側面に側壁酸化膜12が形成されている。
【００１８】次に、図２に示すように、途中まで処理さ
れた半導体装置上に、例えば、ＣＶＤ(Chemical Vapor
Deposition) 法により酸化シリコン層14を堆積させる。
この膜厚は薄すぎると後の加速試験工程で配線と基板部
とが短絡する虞れがあり、厚すぎると通常配線形成後の
良品率、すなわち、イールドが低下する虞れがある。そ
のため、酸化シリコン層14の膜厚を５０μｍ乃至４００
μｍの範囲とする。次に、図３に示すように、テストす
べきトランジスタの各ゲート電極８が露呈するようにコ
ンタクト開孔16を形成する。
【００１９】次に、図４に示すように、コンタクト開孔
16が埋まる程度に酸化シリコン層14の表面を含めた全面
に導電層を堆積し、続いて、パターニングすることによ
り一つのチップ領域のテストすべきトランジスタの全て
のゲート電極８が接続されるテスト配線18を形成する。
この配線の材料としては、その後の剥離工程の容易さを
考慮すると、リンドープドポリシリコン又はカーボン等
が適当であり、そのシート抵抗を１ＭΩ／□以下にすれ
ば十分である。また、他の材料であっても、剥離工程を
工夫すれば問題なく使用することができる。配線材料と
してリンドープドポリシリコンを用いた場合には、膜厚
を３０μｍ乃至２００μｍの範囲とするのが適当であ
る。
【００２０】この配線材に金属を使用するのであれば、
剥離等を考慮するとＴi Ｎの積層膜、又は、Ｔi とＴi
Ｎの積層膜が適当であり、膜厚は５０ｎｍ乃至３００ｎ
ｍの程度である。
【００２１】次に、図５に示すように、加速試験のため
の電圧を一定時間だけチップ領域毎に印加する。この場
合、多数のチップ20を取り出すことのできるシリコンウ
ェハ１をウェハステージ22上に載置し、さらに、その上
方に光源24を設置してその放射光26によってシリコンウ
ェハ１の表面を照射する。光源としては波長が６００ｎ
ｍ乃至１２００ｎｍの範囲に含まれる可視光を放射し、
室内照明に汎用される程度の光度を持つものであれば良
い。また、電圧の印加はチップ上のテスト配線に対して
針28の先端を接触させると共に、この針28の基端を電圧
源30の一端に接続し、さらに、電流計32を介して電圧源
30の他端をウェハステージ22に接続して行う。
【００２２】なお、この加速試験の印加電圧及び印加時
間はトランジスタのゲート酸化膜の厚みに応じて決定す
る。因みに、電圧が低すぎるとスクリーニング不足とな
り、高すぎるとチップを破壊するので、印加電圧として
は、通常の動作電源電圧の１．５倍乃至４倍が適当であ
る。一方、印加時間に関しては作業工程上では短いこと
が好ましいが、印加電圧と同様に、短かすぎるとスクリ
ーニング不足となり、長すぎるとチップの破壊を招くこ
とになり、電圧との兼ね合いから１秒乃至１分程度が適
当である。例えば、厚さ２０ｎｍのゲート酸化膜を持つ
集積回路の場合は電圧９Ｖにて５秒程度印加する。とこ
ろで、テストされるチップがＮチャネルＭＯＳトランジ
スタのみによって構成されていたり、あるいは、Ｐチャ
ネルＭＯＳトランジスタのみによって構成されていた場
合には、ウェルがないためチップ内の全てのトランジス
タのゲート酸化膜に対して同時に電圧を印加することが
できる。しかし、ＣＭＯＳトランジスタのように一つの
チップ内にＮチャネルＭＯＳトランジスタとＰチャネル
ＭＯＳトランジスタとが存在する場合、これらの一方が
ウェル内に形成されるため、他方を基準にして加速試験
電圧を印加した場合、一方のトランジスタのウェルと基
板部間に逆方向電圧が印加されてゲート酸化膜に所定の
テスト電圧が印加されない。光源24はかかる不具合を解
消するために設けたもので、チップ上に光26を照射する
ことによってウェルと基板部との間の空乏層に十分な量
のキャリアを発生せしめ、ウェル内のトランジスタのゲ
ート酸化膜にも試験電圧が印加されるようにしている。
【００２３】そして、この加速試験を終了した後、テス
トされるチップ内の全てのトランジスタのゲート酸化膜
に、通常の動作電圧、あるいは、それよりも低い電圧を
印加し、その時に流れるリーク電流を電流計32によって
測定し、何等かの形で記録してテストデータとする。な
お、加速試験中の電流を測定しても、上述したと同様に
リーク電流のデータとなし得るが、この場合には加速試
験を終了する直前の電流値を用いるのが適当である。そ
の後、加速試験に使用したテスト配線18を、例えば、Ｃ
ＤＥ（Chemical DryEtching）法により除去すると、図
３に示した状態に復元される。
【００２４】次に、図６に示すように、例えば、ＣＶＤ
法等により絶縁膜として酸化シリコン層34を堆積し、一
旦、開孔したコンタクト開孔16を全て埋め戻す。この酸
化シリコン層34の膜厚は、その後に堆積するＢＰＳＧ
（ボロン、リンを含むシリケートガラス）中の不順物が
ゲート酸化膜に到達するのを防ぐためには厚い方が良
く、層間膜の平坦化等を考慮すると薄い方が良い場合も
あり、約５０μｍ乃至３００μｍが適当である。
【００２５】以後、図示を省略するが、層間膜の一部を
形成するＢＰＳＧを堆積し、加熱工程にて平坦化する。
この加熱工程は本発明において不可欠であり、その意図
するところは、加速試験においてストレスを受けたゲー
ト酸化膜の耐性を回復することにある。従って、この加
熱工程は酸化膜が形成される程度の温度が必要であり、
６００℃以上が適当である。実際には層間膜の平坦化工
程を兼ねるので８５０℃にて３０分程度保持する。
【００２６】その後、コンタクト孔の開孔、配線電極材
のスパッタリング及びそのパターニング等、半導体装置
の一般的な製造工程を経て組み立てに移るが、組み立て
工程の前の動作検査工程にて半導体装置の良否が判定さ
れる。この判定に際して前述の工程で記録した電流値
を、一般的な判定基準と併せて使用する。実際には電流
の閾値を設定し、この閾値より電流値の多いチップにつ
いては、動作検査工程にて良品と判定されたものでも基
準外として不良品とする。一例としては、１個のトラン
ジスタのリーク電流を１p Ａと考えると、１００万個の
トランジスタを集積した回路では１μＡを基準とする。
【００２７】かくして、この実施例によれば、一つのチ
ップ領域にＰチャネルＭＯＳトランジスタ及びＮチャネ
ルＭＯＳトランジスタの両方を含んでいても、一群のト
ランジスタのゲート酸化膜を同時にテストすることがで
きる。
【００２８】また、ゲート酸化膜に異常が検出されない
チップを加熱処理しているので、スクリーニング電圧の
印加に起因するゲート酸化膜の劣化及び短命化を防止す
ることができる。
【００２９】図７及び図８は本発明の第２実施例に係る
半導体装置の部分平面図である。上述した実施例ではゲ
ート電極を形成し、さらに、ソース／ドレイン領域６を
も形成した後、ゲート酸化膜に電圧を印加していた。し
かし、この実施例は完全なゲート電極を形成する過程、
すなわち、ゲート電極を形成し終わる前にゲート酸化膜
に電圧を印加して加速試験及びリーク電流の測定をする
ものである。
【００３０】これは、活性領域に２個のゲート電極を設
ける例を示したもので、先ず、図７に示すように、フィ
ールド酸化膜42で囲まれた活性領域40に２個のゲート電
極44a を形成する過程で、その両端部がそれぞれ帯状の
配線部44が残るようにパターニングする。そして、帯状
の配線部44を利用して加速試験及びリーク電流の測定を
する。次に、図８に示すように、帯状の配線部44をパタ
ーニングすることによって、ゲート電極44a の両端部に
それぞれコンタクト部44b を形成する。
【００３１】この方法によれば、上記実施例と比較し
て、図３に示すコンタクト開孔16の開孔工程、図４に示
す配線用ポリシリコン層18の堆積過程、及び図示省略の
配線用ポシリコン層18の除去工程が不要化され、製造工
程を短縮することができる。
【００３２】上述した実施例は、それぞれスクリーニン
グ中にウェハの表面から光を照射して空乏層に所要のキ
ャリアを発生させている。図７に示した方法はゲート電
極44a として遮光性のものを用いても活性領域40に光が
照射されるので問題はないが、図６に示す酸化シリコン
層34の代わりに遮光性のカーボン等を用いた場合、キャ
リアが生成され難くなる。
【００３３】図９はこの問題を解決する第３実施例を示
すものであり、図中の上半分がウェル内に形成されるト
ランジスタを、下半分が基板部に形成されるトランジス
タを示し、それぞれ活性領域50が露呈するように酸化シ
リコン層52をパターニングした後、ゲート電極54を同じ
くパターニングによって形成したものを示している。い
ま、この半導体装置をスクリーニングするために遮光性
のスクリーニング配線層56を堆積させたとする。第１実
施例では、このスクリーニング配線層56をパターニング
することによって、予定した以外の領域に電圧が印加さ
れないように講じるのであるが、ここでは、ウェル内に
存在するトランジスタの活性領域に光が照射されるよう
に、配線のない領域56a を設けている。これによって、
表面から入射した光がウェルを通り抜けて、このウェル
と基板部との接合部に到達してキャリアを生成させるこ
とになる。
【００３４】この図９に示した方法によれば、Ｐチャネ
ルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジス
タの各ゲート酸化膜に同じ電圧を印加しても問題なくス
クリーニングできることになり、スクリーニング配線層
56に対して活性領域内に窓を設けた簡単なパターンで済
むことから、設計と加工が著しく容易になる。
【００３５】なお、ゲートアレイにあっては、列状に配
置した多数のトランジスタのうち、どのトランジスタを
使用し、どのトランジスタを使用しないかをユーザ自身
が決定することになる。このような場合、実際に使用し
ないトランジスタの表面部にスクリーニング配線層56を
設けると、本来、この領域に不良が発生したとしても最
終製品として良品になるべきものが、スクリーニングに
よって製品不良と判定される虞れがある。そこで、上述
したように、スクリーニング配線層56の一部に配線のな
い領域56a を設ける手法を採用することによって、この
問題を解決することができる。
【００３６】ところで、耐性回復のための加熱工程を考
慮すると、スクリーニング配線層56として金属材料を用
いるよりもポリシリコン、又はゲルマニュームを用いる
ことが有利であるが、スクリーニング配線層56として遮
光性材料を用い、かつ、配線のない領域56a を形成し難
い状況にある場合には、第４実施例として図10に示した
如く、環状のウェハステージ22の下部に光源24を配置
し、シリコンウェハ１のの裏面に光26を照射するように
すれば良い。
【００３７】
【発明の効果】以上の説明によって明らかなように、本
発明によれば、光をテストされるチップ領域に照射し、
所定のテスト電圧を印加すると共に、ゲート酸化膜に流
れる電流を測定して異常を検出しているので、一つのチ
ップ領域にＰチャネルＭＯＳトランジスタ及びＮチャネ
ルＭＯＳトランジスタの両方を含んでいても、一群のト
ランジスタのゲート酸化膜を同時にテストすることがで
きる。
【００３８】また、ゲート酸化膜に異常が検出されない
チップに対して、所定の温度に加熱し、所定時間以上そ
の温度に維持する工程を付加することによって、スクリ
ーニング電圧の印加に起因するゲート酸化膜の劣化及び
短命化を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例を説明するための半導体装
置の断面図。
【図２】本発明の第１実施例を説明するための半導体装
置の断面図。
【図３】本発明の第１実施例を説明するための半導体装
置の断面図。
【図４】本発明の第１実施例を説明するための半導体装
置の断面図。
【図５】本発明の第１実施例を説明するための装置の配
置を示す略図。
【図６】本発明の第１実施例を説明するための半導体装
置の断面図。
【図７】本発明の第２実施例を説明するための半導体装
置の部分平面図。
【図８】本発明の第２実施例を説明するための半導体装
置の部分平面図。
【図９】本発明の第３実施例を説明するための半導体装
置の部分平面図。
【図１０】本発明の第４実施例を説明するための装置の
配置を示す略図。
【符号の説明】
１ シリコンウェハ ２ 基板部 ４ａ ゲート酸化膜 ４ｂ フィールド酸化膜 ６ ソース／ドレイン領域 ８ ゲート電極 １４，３４，５２ 酸化シリコン層（絶縁層） １６ コンタクト開孔 １８ 配線用ポシリコン層 ２０ チップ ２２ ウェハステージ ２４ 光源 ３０ 電圧源 ３２ 電流計 ４０，５０ 活性領域 ４２ フィールド酸化膜 ４４ 配線部 ４４ａ，５４ ゲート電極 ４４ｂ コンタクト ５６ スクリーニング配線層 ４６ａ 配線のない領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 上 条 浩 幸 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝 研究開発センター内 (72)発明者 小 澤 良 夫 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝 研究開発センター内 (72)発明者 山 部 紀久夫 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝 研究開発センター内 (72)発明者 橋 本 一 彦 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝 研究開発センター内 (72)発明者 奥 村 勝 弥 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝 多摩川工場内 (56)参考文献 特開 昭63−227031（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/66

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】ゲート酸化膜上にゲート電極が形成された
    複数のＭＯＳトランジスタを含む集積回路の製造工程中
    に、一つのチップ領域の一群のトランジスタの前記ゲー
    ト酸化膜を同時にテストする方法において、 前記ゲート酸化膜上にゲート電極が形成されたシリコン
    ウェハを用意し、 このシリコンウェハ上に絶縁層を堆積させた後、テスト
    される一群のトランジスタの前記ゲート電極部分を露呈
    させ、 前記ゲート電極が露呈されたシリコンウェハ上に金属層
    を堆積させた後、一群の前記ゲート電極が電気的に接続
    されるように前記金属層をパターニングして配線を形成
    し、 ウェルと基板部との間の空乏層に所要のキャリアを発生
    させ得る強さの光をテストされるチップ領域に照射し、 この光の照射中に前記配線とシリコンウェハの基板部と
    の間に所定のテスト電圧を印加すると共に、前記配線を
    通して前記ゲート酸化膜に流れる電流を測定し、その測
    定値に基いて前記ゲート酸化膜の異常を検出する、 ことを特徴とする半導体装置のスクリーニング方法。
  2. 【請求項２】前記金属層が、Ｔi 、Ｔi Ｎ、ポリシリコ
    ンのいずれか一つでなることを特徴とする請求項１記載
    の半導体装置のスクリーニング方法。
  3. 【請求項３】遮光性材料によって前記配線を形成する場
    合、トランジスタの活性領域中に配線材のない領域を設
    け、シリコンウェハの表面から光を照射することを特徴
    とする請求項１記載の半導体装置のスクリーニング方
    法。
  4. 【請求項４】前記光は波長が６００ｎｍ乃至１２００ｎ
    ｍの範囲の光を含むことを特徴とする請求項３記載の半
    導体装置のスクリーニング方法。
  5. 【請求項５】遮光性材料によって前記配線を形成する場
    合、シリコンウェハの裏面から光を照射することを特徴
    とする請求項１記載の半導体装置のスクリーニング方
    法。
  6. 【請求項６】前記遮光性材料が炭素（Ｃ）又はシリサイ
    ドであることを特徴とする請求項５記載の半導体装置の
    スクリーニング方法。
  7. 【請求項７】少なくとも前記ゲート酸化膜に異常が検出
    されないチップを、前記テスト電圧の印加に起因する耐
    性の低下を回復させ得る温度に加熱し、所定時間以上そ
    の温度に維持する、 ことを特徴とする請求項１乃至６のいずれか一項に記載
    の半導体装置のスクリーニング方法。
  8. 【請求項８】前記チップを、Ｎ2 、Ａr の不活性ガス、
    Ｏ2 を含むガスのいずれか一つのガス中で８００℃以上
    １０分以上加熱することを特徴とする請求項７記載の半
    導体装置のスクリーニング方法。
  9. 【請求項９】ゲート酸化膜上にゲート電極が形成された
    複数のＭＯＳトランジスタを含む集積回路の製造工程中
    に、一つのチップ領域の一群のトランジスタの前記ゲー
    ト酸化膜を同時にテストする方法において、 前記ゲート酸化膜が形成されたシリコンウェハを用意
    し、このシリコンウェハ上に金属層を堆積させた後、一
    群の前記ゲート電極が形成され、かつ、これらのゲート
    電極が電気的に接続される配線が形成されるように前記
    金属層をパターニングし、 ウェルと基板部との間の空乏層に所要のキャリアを発生
    させ得る強さの光をテストされるチップ領域に照射し、 この光の照射中に前記配線とシリコンウェハの基板部と
    の間に所定のテスト電圧を印加すると共に、前記配線を
    通して前記ゲート酸化膜に流れる電流を測定し、その測
    定値に基いて前記ゲート酸化膜の異常を検出する、 ことを特徴とする半導体装置のスクリーニング方法。
  10. 【請求項１０】前記金属層が、Ｔi 、Ｔi Ｎ、ポリシリ
    コンのいずれか一つでなることを特徴とする請求項９記
    載の半導体装置のスクリーニング方法。
  11. 【請求項１１】前記配線をトランジスタの活性領域の外
    側に形成したことを特徴とする請求項９記載の半導体装
    置のスクリーニング方法。
  12. 【請求項１２】少なくとも前記ゲート酸化膜に異常が検
    出されないチップに対して、前記テスト電圧の印加に起
    因する耐性の低下を回復させ得る温度に加熱し、所定時
    間以上その温度に維持する、 ことを特徴とする請求項９乃至１１のいずれか一項に記
    載の半導体装置のスクリーニング方法。
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