JPH11219993A - 半導体装置のスクリーニング方法 - Google Patents
半導体装置のスクリーニング方法Info
- Publication number
- JPH11219993A JPH11219993A JP1850598A JP1850598A JPH11219993A JP H11219993 A JPH11219993 A JP H11219993A JP 1850598 A JP1850598 A JP 1850598A JP 1850598 A JP1850598 A JP 1850598A JP H11219993 A JPH11219993 A JP H11219993A
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- wafer
- potential
- oxide film
- image
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【課題】評価の為のウェハ処理工程増加を回避した上で
ウェハ全面に対する耐圧不良を検出する非接触かつ簡易
的なインプロセススクリーニングの手法を提供すること
を目的とする。 【解決手段】製造過程のＭＯＳトランジスタに電子を注
入して、この注入エネルギーによりゲート電極の電位を
ストレス電位以上に上昇させ、潜在的な耐圧不良を持つ
ゲート酸化膜を破壊する工程を施す。さらに、前記工程
の後に、ゲート電極の電位をストレス電位以下に下げ、
ウェハ面内のＭＯＳトランジスタから放出される２次電
子像を平面画像として測定し、画像のコントラストを基
準として耐圧不良を持つゲート酸化膜を有するＭＯＳト
ランジスタを検出して位置認識を行う。
ウェハ全面に対する耐圧不良を検出する非接触かつ簡易
的なインプロセススクリーニングの手法を提供すること
を目的とする。 【解決手段】製造過程のＭＯＳトランジスタに電子を注
入して、この注入エネルギーによりゲート電極の電位を
ストレス電位以上に上昇させ、潜在的な耐圧不良を持つ
ゲート酸化膜を破壊する工程を施す。さらに、前記工程
の後に、ゲート電極の電位をストレス電位以下に下げ、
ウェハ面内のＭＯＳトランジスタから放出される２次電
子像を平面画像として測定し、画像のコントラストを基
準として耐圧不良を持つゲート酸化膜を有するＭＯＳト
ランジスタを検出して位置認識を行う。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置のスクリ
ーニング方法及び酸化膜評価手法に係り、特にゲート酸
化膜の不良検出に適用されるインプロセススクリーニン
グ方法に好適な技術に関する。
ーニング方法及び酸化膜評価手法に係り、特にゲート酸
化膜の不良検出に適用されるインプロセススクリーニン
グ方法に好適な技術に関する。
【０００２】
【従来の技術】従来より半導体装置の製品段階における
故障発生のリスクを回避する為、ウェハプロセス終了後
の半導体装置をウェハから切り出してパッケージに装着
した後に、初期動作試験及びバーインによるストレス環
境下での信頼性試験が行われて来た。この様に、製品出
荷前に品質試験が行われ出荷すべき半導体装置が選定さ
れる。
故障発生のリスクを回避する為、ウェハプロセス終了後
の半導体装置をウェハから切り出してパッケージに装着
した後に、初期動作試験及びバーインによるストレス環
境下での信頼性試験が行われて来た。この様に、製品出
荷前に品質試験が行われ出荷すべき半導体装置が選定さ
れる。
【０００３】しかし近年の高性能の半導体装置において
は、益々多層化の傾向にある配線工程のコストやボンデ
ィングやパッケージのコスト、さらには上記信頼性試験
に要するコストが、半導体装置全体の製造コストのなか
で高い割合を持つようになってきている。従って、全製
造工程の上流の段階において、既に不良となっているチ
ップや既に不良チップが多く存在するウェハを後の工程
に進める事は、製造ラインの装置の工程能力（処理能
力）を無駄に使用する上に、チップの製造コストを上げ
る原因となる。以上の状況から、製造工程の上流の段階
で不良若しくは潜在的な不良を有する半導体装置は、そ
の段階で選別除去して不良の多いウェハは以降の工程に
流さないこととしたり、不良チップに対してはボンディ
ング、パッケージング、信頼性試験等の後工程を行わな
いことが好ましい。
は、益々多層化の傾向にある配線工程のコストやボンデ
ィングやパッケージのコスト、さらには上記信頼性試験
に要するコストが、半導体装置全体の製造コストのなか
で高い割合を持つようになってきている。従って、全製
造工程の上流の段階において、既に不良となっているチ
ップや既に不良チップが多く存在するウェハを後の工程
に進める事は、製造ラインの装置の工程能力（処理能
力）を無駄に使用する上に、チップの製造コストを上げ
る原因となる。以上の状況から、製造工程の上流の段階
で不良若しくは潜在的な不良を有する半導体装置は、そ
の段階で選別除去して不良の多いウェハは以降の工程に
流さないこととしたり、不良チップに対してはボンディ
ング、パッケージング、信頼性試験等の後工程を行わな
いことが好ましい。
【０００４】上記に加え、上記パッケージ装着後に信頼
性試験を行った場合、製品出荷時における不良品の除去
は可能であるが、開発／量産ラインにおける不良解析の
結果或いは開発製品における評価結果を設計やプロセス
に早期にフィードバックできない。また近年の製品にお
いては、設計の多様化（少量多品種）や短いライフサイ
クルの傾向及び製品ユーザーからの短納期の要求が高ま
ってきており、試作・評価・量産の過程における工程省
略によりＴＡＴ（Turn Around Time）を短くすることは
極めて重要な課題となってきている。
性試験を行った場合、製品出荷時における不良品の除去
は可能であるが、開発／量産ラインにおける不良解析の
結果或いは開発製品における評価結果を設計やプロセス
に早期にフィードバックできない。また近年の製品にお
いては、設計の多様化（少量多品種）や短いライフサイ
クルの傾向及び製品ユーザーからの短納期の要求が高ま
ってきており、試作・評価・量産の過程における工程省
略によりＴＡＴ（Turn Around Time）を短くすることは
極めて重要な課題となってきている。
【０００５】以上のことから製造工程の過程で、故障メ
カニズムに即した試験により、潜在的な不良チップを選
定し、以降の工程の評価若しくは処理を行わないインプ
ロセススクリーニングという手法が開発されている。こ
の手法によれば、製造工程の上流の段階で不良ウェハを
選別できるので、量産／開発ラインにおいて装置の工程
能力を有効活用できるばかりでなく、開発品に対する不
良解析結果のフィードバックを早期に行うことが可能と
なる。
カニズムに即した試験により、潜在的な不良チップを選
定し、以降の工程の評価若しくは処理を行わないインプ
ロセススクリーニングという手法が開発されている。こ
の手法によれば、製造工程の上流の段階で不良ウェハを
選別できるので、量産／開発ラインにおいて装置の工程
能力を有効活用できるばかりでなく、開発品に対する不
良解析結果のフィードバックを早期に行うことが可能と
なる。
【０００６】従来のスクリーニング方法は、例えばウェ
ハ上にモニター専用の電極を設け、ウェハの代表値とし
てサンプリング評価する手法がある。また例えば特開昭
６４−７６３３公報にて開示された技術の様に、ウェハ
上のＭＯＳトランジスタに対して絶縁膜を堆積させた
後、ゲート電極部分を選択的に露出させ、露出部分に金
属膜を堆積させてゲート電極と電気的に接続し、この金
属層をパターニングして同時にテストされる一群のトラ
ンジスタのゲート電極部分のみを覆うようにした後、金
属膜とウェハの間に電圧を印加してゲート酸化膜を流れ
る大きな電流を検出することで、不良箇所を特定するイ
ンプロセススクリーニングの手法がある。
ハ上にモニター専用の電極を設け、ウェハの代表値とし
てサンプリング評価する手法がある。また例えば特開昭
６４−７６３３公報にて開示された技術の様に、ウェハ
上のＭＯＳトランジスタに対して絶縁膜を堆積させた
後、ゲート電極部分を選択的に露出させ、露出部分に金
属膜を堆積させてゲート電極と電気的に接続し、この金
属層をパターニングして同時にテストされる一群のトラ
ンジスタのゲート電極部分のみを覆うようにした後、金
属膜とウェハの間に電圧を印加してゲート酸化膜を流れ
る大きな電流を検出することで、不良箇所を特定するイ
ンプロセススクリーニングの手法がある。
【０００７】
【発明が解決しようとする課題】しかしながら、上記モ
ニター専用の電極を設ける手法においては、専用電極の
形成及び除去が必要であり、設計領域を有効に活用でき
ない上に設計及びプロセス上の負荷が高い。また、ウェ
ハ全面を評価することができない。また特開昭６４−７
６３３公報に示された技術においては、設計領域を有効
に活用でき、しかもウェハ全面の評価が可能であるが、
上述した膜の形成及び除去が必要である為工程が増加す
る。しかも、上記一群のＭＯＳトランジスタの内、ひと
つの耐圧不良トランジスタに大きな電流が流れると、そ
のリークパスにより電流が集中する為、一群のＭＯＳト
ランジスタにおける他の不良箇所の特定ができないとい
う欠点を有する。例えば上記一群のＭＯＳトランジスタ
として１つのチップ単位を考えた場合、例えば冗長回路
への置換が必要な不良箇所が複数存在しても、特開昭６
４−７６３３公報に示された技術ではそのすべてに対応
したアドレス線若しくはデータ線の置換情報を得ること
ができない。
ニター専用の電極を設ける手法においては、専用電極の
形成及び除去が必要であり、設計領域を有効に活用でき
ない上に設計及びプロセス上の負荷が高い。また、ウェ
ハ全面を評価することができない。また特開昭６４−７
６３３公報に示された技術においては、設計領域を有効
に活用でき、しかもウェハ全面の評価が可能であるが、
上述した膜の形成及び除去が必要である為工程が増加す
る。しかも、上記一群のＭＯＳトランジスタの内、ひと
つの耐圧不良トランジスタに大きな電流が流れると、そ
のリークパスにより電流が集中する為、一群のＭＯＳト
ランジスタにおける他の不良箇所の特定ができないとい
う欠点を有する。例えば上記一群のＭＯＳトランジスタ
として１つのチップ単位を考えた場合、例えば冗長回路
への置換が必要な不良箇所が複数存在しても、特開昭６
４−７６３３公報に示された技術ではそのすべてに対応
したアドレス線若しくはデータ線の置換情報を得ること
ができない。
【０００８】この様に従来の技術においては、評価の為
のウェハ処理工程増加を回避した上でウェハ全面に対す
る耐圧不良を検出することはできなかった。本発明は、
上記問題を解決する非接触で簡易的なインプロセススク
リーニングの手法を提供するものである。
のウェハ処理工程増加を回避した上でウェハ全面に対す
る耐圧不良を検出することはできなかった。本発明は、
上記問題を解決する非接触で簡易的なインプロセススク
リーニングの手法を提供するものである。
【０００９】
【課題を解決するための手段】本発明に係る基板処理方
法の主要部の要旨は、上記目的を達成する為、ウェハ上
にゲート酸化膜を有するゲート電極が形成されるＭＯＳ
トランジスタの製造過程において、製造過程のＭＯＳト
ランジスタに電子を注入して、この注入エネルギーによ
りゲート電極の電位をストレス電位以上に上昇させ、潜
在的な耐圧不良を持つゲート酸化膜を破壊する工程を施
すものである。
法の主要部の要旨は、上記目的を達成する為、ウェハ上
にゲート酸化膜を有するゲート電極が形成されるＭＯＳ
トランジスタの製造過程において、製造過程のＭＯＳト
ランジスタに電子を注入して、この注入エネルギーによ
りゲート電極の電位をストレス電位以上に上昇させ、潜
在的な耐圧不良を持つゲート酸化膜を破壊する工程を施
すものである。
【００１０】さらには、前記工程の後に、ゲート電極の
電位をストレス電位以下に下げ、ウェハ面内のＭＯＳト
ランジスタから放出される２次電子像を平面画像として
測定し、画像のコントラストを基準として潜在的な耐圧
不良を持つゲート酸化膜を有するＭＯＳトランジスタを
検出し位置認識をするものである。
電位をストレス電位以下に下げ、ウェハ面内のＭＯＳト
ランジスタから放出される２次電子像を平面画像として
測定し、画像のコントラストを基準として潜在的な耐圧
不良を持つゲート酸化膜を有するＭＯＳトランジスタを
検出し位置認識をするものである。
【００１１】また、ウェハ上にゲート酸化膜を有するゲ
ート電極が形成されるＭＯＳトランジスタの製造過程に
おいて、前記ＭＯＳトランジスタに電子を注入して前記
ゲート電極の電位を上昇させ前記ゲート電極が動作する
注入エネルギーレベルの状態で前記ウェハの面内のＭＯ
Ｓトランジスタから放出される２次電子像を平面画像と
して測定する測定工程と、前記測定されたＭＯＳトラン
ジスタの画像のコントラストを基準として耐圧不良ゲー
ト酸化膜を有するＭＯＳトランジスタを検出し位置認識
する工程を施すものである。
ート電極が形成されるＭＯＳトランジスタの製造過程に
おいて、前記ＭＯＳトランジスタに電子を注入して前記
ゲート電極の電位を上昇させ前記ゲート電極が動作する
注入エネルギーレベルの状態で前記ウェハの面内のＭＯ
Ｓトランジスタから放出される２次電子像を平面画像と
して測定する測定工程と、前記測定されたＭＯＳトラン
ジスタの画像のコントラストを基準として耐圧不良ゲー
ト酸化膜を有するＭＯＳトランジスタを検出し位置認識
する工程を施すものである。
【００１２】さらには、前記検出は、前記ウェハ面内に
おける複数のＭＯＳトランジスタの画像のうち、少なく
とも２つ以上の画像のコントラストを比較することによ
り行われるものである。
おける複数のＭＯＳトランジスタの画像のうち、少なく
とも２つ以上の画像のコントラストを比較することによ
り行われるものである。
【００１３】また、前記検出は、ストレス電位以上の注
入エネルギーレベルの電子をＭＯＳトランジスタに注入
する前後に、ゲート電極の電位がストレスとならない電
位となる前記電子の注入エネルギーレベルで電子を注入
することで前記ＭＯＳトランジスタから放出される２次
電子像を平面画像として測定し、同一のＭＯＳトランジ
スタにおける２次電子の平面画像同士を比較すること
で、耐圧不良ゲート酸化膜を有するＭＯＳトランジスタ
を検出し、位置認識をするものである。
入エネルギーレベルの電子をＭＯＳトランジスタに注入
する前後に、ゲート電極の電位がストレスとならない電
位となる前記電子の注入エネルギーレベルで電子を注入
することで前記ＭＯＳトランジスタから放出される２次
電子像を平面画像として測定し、同一のＭＯＳトランジ
スタにおける２次電子の平面画像同士を比較すること
で、耐圧不良ゲート酸化膜を有するＭＯＳトランジスタ
を検出し、位置認識をするものである。
【００１４】さらには、前記検出の手法により得られた
耐圧不良を有するＭＯＳトランジスタの位置情報に基
き、ウェハ面内の耐圧不良チップの位置及びウェハ面内
のチップの歩留りを認識し、後の製造工程に進めずに抜
き取るウェハ、後の評価工程において評価を省略するチ
ップ、後の評価工程において評価を省略するＭＯＳトラ
ンジスタ、のうち少なくともいずれかを選定するもので
ある。
耐圧不良を有するＭＯＳトランジスタの位置情報に基
き、ウェハ面内の耐圧不良チップの位置及びウェハ面内
のチップの歩留りを認識し、後の製造工程に進めずに抜
き取るウェハ、後の評価工程において評価を省略するチ
ップ、後の評価工程において評価を省略するＭＯＳトラ
ンジスタ、のうち少なくともいずれかを選定するもので
ある。
【００１５】さらには、前記検出された耐圧不良のＭＯ
Ｓトランジスタの位置情報を、リダンダンシー工程の製
造装置に対して不良回路から冗長回路への置換情報とし
て伝達するものである。さらには、前記選定された耐圧
不良チップの位置情報を後工程の製造装置と共有し、耐
圧不良チップへの処理を行わないように情報伝達するも
のである。
Ｓトランジスタの位置情報を、リダンダンシー工程の製
造装置に対して不良回路から冗長回路への置換情報とし
て伝達するものである。さらには、前記選定された耐圧
不良チップの位置情報を後工程の製造装置と共有し、耐
圧不良チップへの処理を行わないように情報伝達するも
のである。
【００１６】
【発明の実施の形態】以下本発明の実施の形態を図面に
基いて説明する。 （実施の形態１）以下、本発明の実施の形態１について
説明する。
基いて説明する。 （実施の形態１）以下、本発明の実施の形態１について
説明する。
【００１７】図１に本発明に係る半導体装置のスクリー
ニング方法におけるフローチャートを示す。まず、ウェ
ハ上に形成されたゲート電極形成直後のＭＯＳトランジ
スタに対し、電子ビーム等により電子を注入し、ゲート
の電位をストレス電位まで上昇させる［ＳＴ- １〜ＳＴ
- ３］。ここでストレス電位とは、潜在的に耐圧不良を
有するＭＯＳトランジスタのゲート酸化膜を破壊するレ
ベルの電位である。
ニング方法におけるフローチャートを示す。まず、ウェ
ハ上に形成されたゲート電極形成直後のＭＯＳトランジ
スタに対し、電子ビーム等により電子を注入し、ゲート
の電位をストレス電位まで上昇させる［ＳＴ- １〜ＳＴ
- ３］。ここでストレス電位とは、潜在的に耐圧不良を
有するＭＯＳトランジスタのゲート酸化膜を破壊するレ
ベルの電位である。
【００１８】一方、注入開始［ＳＴ- １］と同時にゲー
ト電極からの２次電子のエネルギー分光の測定を開始す
る。以降、この測定は［ＳＴ- ７］まで継続する。次
に、上記ＳＴ- ３において定常化された注入エネルギー
レベルの状態で注入を継続し［ＳＴ- ４］、所望の積算
量の注入がされた段階で注入エネルギーレベルを下降さ
せ［ＳＴ- ５］、上記２次電子のエネルギー分光の測定
フィードバックにより、ゲート電位がストレス電位以下
となるレベルで下降を停止する［ＳＴ- ６］。ＳＴ- ２
からＳＴ- ６に至る過程で、潜在的な耐圧不良のＭＯＳ
トランジスタのゲート酸化膜は破壊される。
ト電極からの２次電子のエネルギー分光の測定を開始す
る。以降、この測定は［ＳＴ- ７］まで継続する。次
に、上記ＳＴ- ３において定常化された注入エネルギー
レベルの状態で注入を継続し［ＳＴ- ４］、所望の積算
量の注入がされた段階で注入エネルギーレベルを下降さ
せ［ＳＴ- ５］、上記２次電子のエネルギー分光の測定
フィードバックにより、ゲート電位がストレス電位以下
となるレベルで下降を停止する［ＳＴ- ６］。ＳＴ- ２
からＳＴ- ６に至る過程で、潜在的な耐圧不良のＭＯＳ
トランジスタのゲート酸化膜は破壊される。
【００１９】次に、ＳＴ- ６における定常化された注入
エネルギーレベルにおいて、エネルギー分光モニターに
よりウェハ上の複数のＭＯＳトランジスタにおける２次
電子発光強度を測定し［ＳＴ- ７］、ウェハ面内の複数
のＭＯＳトランジスタにおける発光強度を比較して、強
度の異なるものを抽出してゲート耐圧不良を有するＭＯ
Ｓトランジスタとして選定する［ＳＴ- ８］。
エネルギーレベルにおいて、エネルギー分光モニターに
よりウェハ上の複数のＭＯＳトランジスタにおける２次
電子発光強度を測定し［ＳＴ- ７］、ウェハ面内の複数
のＭＯＳトランジスタにおける発光強度を比較して、強
度の異なるものを抽出してゲート耐圧不良を有するＭＯ
Ｓトランジスタとして選定する［ＳＴ- ８］。
【００２０】次に、ＳＴ- ８の情報に基き選定された耐
圧不良のＭＯＳトランジスタの情報に基き不良チップの
選定を行い、マップ情報として位置を記憶する［ＳＴ-
９］。不良チップ／グロス（１枚）が多く、後の工程を
進める利点がないと判断した場合には、そのウェハを抜
き取り後続の工程は適用しない［ＳＴ- １０ａ］。
圧不良のＭＯＳトランジスタの情報に基き不良チップの
選定を行い、マップ情報として位置を記憶する［ＳＴ-
９］。不良チップ／グロス（１枚）が多く、後の工程を
進める利点がないと判断した場合には、そのウェハを抜
き取り後続の工程は適用しない［ＳＴ- １０ａ］。
【００２１】また、後の工程において評価を省略するＭ
ＯＳトランジスタ若しくはチップを選定する［ＳＴ- １
０ｂ］。また、後工程の装置に対し、処理を省略すべき
不良チップの情報提供を行う［ＳＴ- １０ｃ］。
ＯＳトランジスタ若しくはチップを選定する［ＳＴ- １
０ｂ］。また、後工程の装置に対し、処理を省略すべき
不良チップの情報提供を行う［ＳＴ- １０ｃ］。
【００２２】また、リダンダンシー工程の製造装置に対
し、不良回路から冗長回路への置換情報として上記耐圧
不良のＭＯＳトランジスタの位置情報等の情報伝達を行
う［ＳＴ- １０ｄ］。
し、不良回路から冗長回路への置換情報として上記耐圧
不良のＭＯＳトランジスタの位置情報等の情報伝達を行
う［ＳＴ- １０ｄ］。
【００２３】尚、上記注入エネルギーの各定常化レベル
は、２次電子分光の測定によりフィードバックされた
が、レシピによる設定も可能である。また、上記ＳＴ-
８においてはウェハ面内のＭＯＳトランジスタをすべて
同一の基準で比較したが、任意の２つ以上のコントラス
トであれば比較可能であるし、ある基準値若しくは基準
画像をリファレンスとして比較を行うことも可能であ
る。また、複数のウェハ間で、同一チップ内の同一アド
レスのＭＯＳトランジスタにおける発光強度同士を比較
してもよい。
は、２次電子分光の測定によりフィードバックされた
が、レシピによる設定も可能である。また、上記ＳＴ-
８においてはウェハ面内のＭＯＳトランジスタをすべて
同一の基準で比較したが、任意の２つ以上のコントラス
トであれば比較可能であるし、ある基準値若しくは基準
画像をリファレンスとして比較を行うことも可能であ
る。また、複数のウェハ間で、同一チップ内の同一アド
レスのＭＯＳトランジスタにおける発光強度同士を比較
してもよい。
【００２４】以上、実施の形態１によれば、評価の為の
ウェハ処理工程増加を回避した上で、ウェハ全面に対し
て非接触かつ簡易的に、製造過程において潜在的及び既
に存在する耐圧不良を製造過程において検出することが
できる。また、不良チップに対して無駄に行われる評価
や工程コストを削減することができる。また、不良チッ
プに対する露光，パッケージへのマウント等の処理を省
略することもできるので、工程能力の有効活用及び材料
コストの削減が可能である。また、不良ＭＯＳトランジ
スタの位置情報を基準として製造過程におけるリダンダ
ンシースイッチの切断／接続を行うことで不良回路から
冗長回路により置換することで、評価や不良解析の時間
を短縮することも可能である。
ウェハ処理工程増加を回避した上で、ウェハ全面に対し
て非接触かつ簡易的に、製造過程において潜在的及び既
に存在する耐圧不良を製造過程において検出することが
できる。また、不良チップに対して無駄に行われる評価
や工程コストを削減することができる。また、不良チッ
プに対する露光，パッケージへのマウント等の処理を省
略することもできるので、工程能力の有効活用及び材料
コストの削減が可能である。また、不良ＭＯＳトランジ
スタの位置情報を基準として製造過程におけるリダンダ
ンシースイッチの切断／接続を行うことで不良回路から
冗長回路により置換することで、評価や不良解析の時間
を短縮することも可能である。
【００２５】（実施の形態２）以下、本発明の実施の形
態２について説明する。図２は本発明に係る半導体装置
のスクリーニング方法におけるフローチャートを示して
いる。
態２について説明する。図２は本発明に係る半導体装置
のスクリーニング方法におけるフローチャートを示して
いる。
【００２６】本実施の形態においては、まずウェハ上に
形成されたゲート電極形成直後のＭＯＳトランジスタに
対し、ゲート電位がストレス電位以下となるレベルにて
電荷加速器によりゲート電極へ電荷を注入する（ＳＴ-
Ａ）。
形成されたゲート電極形成直後のＭＯＳトランジスタに
対し、ゲート電位がストレス電位以下となるレベルにて
電荷加速器によりゲート電極へ電荷を注入する（ＳＴ-
Ａ）。
【００２７】次に、エネルギー分光モニターによりウェ
ハ面内のＭＯＳトランジスタにおける電子発光強度を測
定する（ＳＴ- Ｂ）。次に、実施の形態１と同様に、潜
在的な耐圧不良のゲート酸化膜を破壊し［ＳＴ- １〜Ｓ
Ｔ- ６］、その後電子発光強度の測定を行う［ＳＴ-
７］。
ハ面内のＭＯＳトランジスタにおける電子発光強度を測
定する（ＳＴ- Ｂ）。次に、実施の形態１と同様に、潜
在的な耐圧不良のゲート酸化膜を破壊し［ＳＴ- １〜Ｓ
Ｔ- ６］、その後電子発光強度の測定を行う［ＳＴ-
７］。
【００２８】しかる後に、上記ウェハ面内のＭＯＳトラ
ンジスタに対してストレス印加前後における電子発光強
度の測定結果（ＳＴ- ＢとＳＴ- ７）を比較し、その前
後差から上記潜在的な耐圧不良を有していた為に破壊さ
れたＭＯＳトランジスタを選定する（ＳＴ- Ｃ）。
ンジスタに対してストレス印加前後における電子発光強
度の測定結果（ＳＴ- ＢとＳＴ- ７）を比較し、その前
後差から上記潜在的な耐圧不良を有していた為に破壊さ
れたＭＯＳトランジスタを選定する（ＳＴ- Ｃ）。
【００２９】また、既に存在する不良耐圧に関しては、
例えば本実施の形態のＳＴ−Ｂの段階において、実施の
形態１に示したＳＴ−８における測定により測定するこ
とで、識別することができる。
例えば本実施の形態のＳＴ−Ｂの段階において、実施の
形態１に示したＳＴ−８における測定により測定するこ
とで、識別することができる。
【００３０】以降は、ＳＴ９を施した後、実施の形態１
と同様にＳＴ１０ａ，ＳＴ１０ｂ，ＳＴ１０ｃ，ＳＴ１
０ｄを適用することにより、下流工程に対する情報提供
及び設計／プロセスへのフィードバックを行う。
と同様にＳＴ１０ａ，ＳＴ１０ｂ，ＳＴ１０ｃ，ＳＴ１
０ｄを適用することにより、下流工程に対する情報提供
及び設計／プロセスへのフィードバックを行う。
【００３１】以上、実施の形態２においても、実施の形
態１と同様の効果を奏することができる。尚、上記実施
の形態１及び実施の形態２においては、本発明をウェハ
上に形成されたゲート電極形成直後のＭＯＳトランジス
タに対して適用したが、ゲート電極形成後に層間絶縁膜
（ＳｉＯ２膜，ＳｉＮ膜等）の堆積した段階のもの或い
はゲート電極に接続される配線形成後の段階のものに対
しても適用することができる。
態１と同様の効果を奏することができる。尚、上記実施
の形態１及び実施の形態２においては、本発明をウェハ
上に形成されたゲート電極形成直後のＭＯＳトランジス
タに対して適用したが、ゲート電極形成後に層間絶縁膜
（ＳｉＯ２膜，ＳｉＮ膜等）の堆積した段階のもの或い
はゲート電極に接続される配線形成後の段階のものに対
しても適用することができる。
【００３２】また、この発明は前記実施の形態に限定さ
れるものではなく、この発明の範囲内で種々工程変更が
可能である。また、上記フローは本発明の形態例を示す
ものであり、例えば［ＳＴ- １］〜［ＳＴ- ３］では徐
々に注入エナルギーレベルを上げたが、注入開始時点か
らストレス電位を与えてもよい。また［ＳＴ−１０ａ］
〜［ＳＴ−１０ｄ］のルーチン適用可否は適宜個別に判
断されることは言うまでもない。
れるものではなく、この発明の範囲内で種々工程変更が
可能である。また、上記フローは本発明の形態例を示す
ものであり、例えば［ＳＴ- １］〜［ＳＴ- ３］では徐
々に注入エナルギーレベルを上げたが、注入開始時点か
らストレス電位を与えてもよい。また［ＳＴ−１０ａ］
〜［ＳＴ−１０ｄ］のルーチン適用可否は適宜個別に判
断されることは言うまでもない。
【００３３】
【発明の効果】上述したように本発明によれば、評価の
為のウェハ処理工程増加を回避した上で、ウェハ全面に
対して耐圧不良を検出することができる非接触で簡易的
なインプロセススクリーニングの手法を可能とするもの
であり、半導体装置の潜在的不良に対するスクリーニン
グを簡易的に実現するものである。また、後続の工程に
おける製造装置・評価装置の工程能力の有効活用及び材
料コストの削減が可能である。
為のウェハ処理工程増加を回避した上で、ウェハ全面に
対して耐圧不良を検出することができる非接触で簡易的
なインプロセススクリーニングの手法を可能とするもの
であり、半導体装置の潜在的不良に対するスクリーニン
グを簡易的に実現するものである。また、後続の工程に
おける製造装置・評価装置の工程能力の有効活用及び材
料コストの削減が可能である。
【図１】本発明の第１の実施の形態に係る工程フローを
示すフローチャートである。
示すフローチャートである。
【図２】本発明の第２の実施の形態に係る工程フローを
示すフローチャートである。
示すフローチャートである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 奥村 勝弥 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内
Claims (8)
- 【請求項１】 ウェハ上にゲート酸化膜を有するゲート
電極が形成されるＭＯＳトランジスタの製造過程におい
て、前記ＭＯＳトランジスタに電子を注入して前記ゲー
ト電極の電位を上昇させ潜在的な耐圧不良を持つ酸化膜
を破壊する工程を施すことを特徴とする半導体装置のス
クリーニング方法。 - 【請求項２】 請求項１記載の工程の後に、前記ゲート
電極の電位が前記ゲート酸化膜に対しストレスとならな
い電位まで前記電子の注入エネルギーレベルを下げる工
程と、前記下げられた注入エネルギーレベルの状態で前
記ウェハの面内のＭＯＳトランジスタから放出される２
次電子像を平面画像として測定する測定工程と、前記測
定されたＭＯＳトランジスタの画像のコントラストを基
準として耐圧不良ゲート酸化膜を有するＭＯＳトランジ
スタを検出し位置認識する工程とを含むことを特徴とす
る半導体装置のスクリーニング方法。 - 【請求項３】 ウェハ上にゲート酸化膜を有するゲート
電極が形成されるＭＯＳトランジスタの製造過程におい
て、前記ＭＯＳトランジスタに電子を注入して前記ゲー
ト電極の電位を上昇させ前記ゲート電極が動作する注入
エネルギーレベルの状態で前記ウェハの面内のＭＯＳト
ランジスタから放出される２次電子像を平面画像として
測定する測定工程と、前記測定されたＭＯＳトランジス
タの画像のコントラストを基準として耐圧不良ゲート酸
化膜を有するＭＯＳトランジスタを検出し位置認識する
工程とを含むことを特徴とする半導体装置のスクリーニ
ング方法。 - 【請求項４】 前記検出は、前記ウェハの面内における
複数のＭＯＳトランジスタの画像のうち、少なくとも２
つ以上の画像のコントラストを比較することにより行わ
れることを特徴とする請求項２または請求項３の内いづ
れか一項に記載の半導体装置のスクリーニング方法。 - 【請求項５】 請求項２記載の測定と同じ電子の注入エ
ネルギーレベルで前記ＭＯＳトランジスタから放出され
る２次電子像を平面画像として測定する第１の測定工程
と、請求項１記載の工程と、第２の測定工程として請求
項２記載の測定工程と、をこの順序で施し、しかる後に
同一のＭＯＳトランジスタにおける前記第１の測定工程
と前記第２の測定工程において各々測定された画像のコ
ントラスト同士を比較することで、耐圧不良ゲート酸化
膜を有するＭＯＳトランジスタを検出し、位置認識を行
うことを特徴とする半導体装置のスクリーニング方法。 - 【請求項６】 チップにより領域分割された前記ウェハ
に対し、前記検出の手法により得られた耐圧不良を有す
るＭＯＳトランジスタの位置情報に基き、ウェハ面内の
耐圧不良チップの位置及びウェハ面内のチップの歩留り
を認識し、後の製造工程に進めずに抜き取るウェハ、後
の評価工程において評価を省略するチップ、後の評価工
程において評価を省略するＭＯＳトランジスタ、のうち
少なくともひとつを選定することを特徴とする請求項２
乃至請求項５の内いづれか一項に記載の半導体装置のス
クリーニング方法。 - 【請求項７】前記検出された耐圧不良のＭＯＳトランジ
スタの位置情報を、リダンダンシー工程の製造装置に対
し、不良回路から冗長回路への置換情報として伝達する
ことを特徴とする請求項２乃至請求項５の内いづれか一
項に記載の半導体装置のスクリーニング方法。 - 【請求項８】前記選定された耐圧不良チップの位置情報
を後工程の製造装置と共有し、耐圧不良チップへの処理
を行わないように情報伝達することを特徴とした請求項
６記載の半導体装置のスクリーニング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01850598A JP3647635B2 (ja) | 1998-01-30 | 1998-01-30 | 半導体装置のスクリーニング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01850598A JP3647635B2 (ja) | 1998-01-30 | 1998-01-30 | 半導体装置のスクリーニング方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11219993A true JPH11219993A (ja) | 1999-08-10 |
| JP3647635B2 JP3647635B2 (ja) | 2005-05-18 |
Family
ID=11973492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01850598A Expired - Fee Related JP3647635B2 (ja) | 1998-01-30 | 1998-01-30 | 半導体装置のスクリーニング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3647635B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003066118A (ja) * | 2001-08-29 | 2003-03-05 | Sanyo Electric Co Ltd | 半導体装置の故障解析方法 |
| WO2004109793A1 (ja) * | 2003-05-30 | 2004-12-16 | Ebara Corporation | 試料検査装置及び方法並びに該試料検査装置及び方法を用いたデバイス製造方法 |
-
1998
- 1998-01-30 JP JP01850598A patent/JP3647635B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003066118A (ja) * | 2001-08-29 | 2003-03-05 | Sanyo Electric Co Ltd | 半導体装置の故障解析方法 |
| WO2004109793A1 (ja) * | 2003-05-30 | 2004-12-16 | Ebara Corporation | 試料検査装置及び方法並びに該試料検査装置及び方法を用いたデバイス製造方法 |
| US7248353B2 (en) | 2003-05-30 | 2007-07-24 | Ebara Corporation | Method and apparatus for inspecting samples, and method for manufacturing devices using method and apparatus for inspecting samples |
| US7408643B2 (en) | 2003-05-30 | 2008-08-05 | Ebara Corporation | Method and apparatus for inspecting samples, and method for manufacturing devices using method and apparatus for inspecting samples |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3647635B2 (ja) | 2005-05-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6452412B1 (en) | Drop-in test structure and methodology for characterizing an integrated circuit process flow and topography | |
| JP2004006857A (ja) | 集積回路チップ及びそれの製造方法 | |
| US6268717B1 (en) | Semiconductor test structure with intentional partial defects and method of use | |
| US7223616B2 (en) | Test structures in unused areas of semiconductor integrated circuits and methods for designing the same | |
| US5953579A (en) | In-line test of contact opening of semiconductor device | |
| KR970003725B1 (ko) | 반도체상의 게이트 산화물의 테스트 방법 | |
| JP2004150840A (ja) | 半導体集積回路の不良解析装置、システムおよび検出方法 | |
| JPH07169814A (ja) | 半導体装置のスクリーニング方法 | |
| US6151695A (en) | Test method of chips in a semiconductor wafer employing a test algorithm | |
| US6294397B1 (en) | Drop-in test structure and abbreviated integrated circuit process flow for characterizing production integrated circuit process flow, topography, and equipment | |
| JP3647635B2 (ja) | 半導体装置のスクリーニング方法 | |
| JP2001249161A (ja) | 集積回路試験方法 | |
| US20190066812A1 (en) | Tddb percolation current induced e-fuse structure and method of programming same | |
| US7111257B2 (en) | Using a partial metal level mask for early test results | |
| US7855088B2 (en) | Method for manufacturing integrated circuits by guardbanding die regions | |
| JP2001092111A (ja) | 電子線用転写マスクのパターン形状の検査方法 | |
| EP0105003B1 (en) | Method of screening resin-sealed semiconductor devices | |
| JPH0936189A (ja) | 半導体装置およびその検査方法 | |
| JPS6041726Y2 (ja) | 半導体集積回路装置 | |
| JP3474669B2 (ja) | 半導体装置の検査方法及びプローブカード | |
| US10847429B1 (en) | Method of detecting photoresist scum, method of forming semiconductor package and photoresist scum detection apparatus | |
| TW563220B (en) | Method for picking defected dielectric in semiconductor device | |
| JP2986172B2 (ja) | 半導体集積回路のスクリーニング試験方法 | |
| JPH08204137A (ja) | 半導体装置及びバーンイン方法 | |
| JP2006222207A (ja) | 配線パターン及びその検査方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040722 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20041119 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050118 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050208 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050209 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 3 Free format text: PAYMENT UNTIL: 20080218 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090218 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100218 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100218 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110218 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 7 Free format text: PAYMENT UNTIL: 20120218 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120218 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130218 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |