JP2000114334A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体ウェハへの異物やダスト等の付着工程
が特定でき、製造歩留の向上等が可能な半導体装置の製
造方法を提供する。 【解決手段】 半導体ウェハ１上に成膜工程で所定膜を
成膜し、該所定膜上にフォトリソグラフィ工程で所定パ
ターンのマスクを形成し、さらに該マスクを用いて所定
膜のエッチングを行って、半導体ウェハ１上に多数個の
半導体チップを形成する際に、半導体ウェハ１に半導体
チップを形成する半導体チップ形成領域２を設けると共
に、半導体ウェハ１の中央部、中間部、周辺部にモニタ
チップ形成領域３を設けてこの領域にモニタチップを形
成するようにし、半導体チップ形成時にはモニタチップ
にエッチングを行わずに成膜した所定膜を残存させるよ
うにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体ウェハに複
数回の成膜工程、フォトリソグラフィ工程等を経て多数
個の半導体装置を形成する半導体装置の製造方法に関す
る。

【０００２】

【従来の技術】周知の通り、ＩＣ（集積回路）等の半導
体装置の形成は、半導体ウェハに複数回の成膜、フォト
リソグラフィ、エッチング等を含む一連の工程を行うこ
とによってなされる。一方、半導体装置には、これが搭
載される機器の高集積化や高機能化の観点から小形化、
微細化が求められており、こうした点から半導体装置の
製造は、よりクリーンな環境で製造工程が進められる。
しかし、製造工程途中で半導体ウェハの表面に、製造装
置やその配管、あるいは加工中の半導体ウェハからの欠
落物、反応生成物などによるＦｅ、Ｃｕ、Ａｌ、Ｓｉ、
ＳｉＯ_２、Ｃ系の異物やダスト等が付着すると、付着物
そのものや付着物を除去した際のパターン損傷により、
それ以降の工程が実行されて形成された半導体装置は不
良となってしまったり、また同じ半導体ウェハ上に形成
された半導体装置の特性も信頼性が低い虞があるなど
し、製造歩留が低いものとなってしまう。

【０００３】また、製造工程途中で不良が発見されたと
してもに、その不良発見工程と発生工程が離れすぎてい
ると、その間の製造工程において異物やダスト等が変質
したり、直接の原因物質である異物やダスト等が半導体
ウェハ表面からなくなってしまったりして、発生工程の
特定や原因の追求が困難であった。同様に、出来上がっ
た半導体装置を分解検査して不良原因を追求解明しよう
としても、製造工程途中で製品パターンと同時に加工さ
れて異物等がなくなったり、変質してしまっていると、
直接の原因物質である異物やダスト等を見つけ出すこと
が難しく、発生工程を特定して発生を防止することが困
難な状況にあった。

【０００４】

【発明が解決しようとする課題】上記のような状況に鑑
みて本発明はなされたもので、半導体ウェハ上への半導
体装置の形成が完了した後でも、不良が発生した場合に
原因物質である異物やダスト等を見つけ出すことがで
き、また発生工程を特定して発生を防止することができ
て、製造歩留の向上や製品の信頼性向上が可能な半導体
装置の製造方法を提供することを目的とする。

【０００５】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体ウェハ上に成膜工程で所定膜を成膜
し、該所定膜上にフォトリソグラフィ工程で所定パター
ンのマスクを形成し、さらに該マスクを用いて所定膜の
エッチングを行って、半導体ウェハ上に多数個の半導体
チップを形成するようにした半導体装置の製造方法にお
いて、半導体ウェハにモニタチップを形成すると共に、
モニタチップにエッチングを行わずに前記半導体チップ
形成時に成膜した所定膜を残存させるようにしたことを
特徴とする方法であり、さらに、モニタチップが、半導
体ウェハ上の中央部、中間部、周辺部に複数設けられて
いることを特徴とする方法であり、さらに、モニタチッ
プは、同一の半導体ウェハ上に形成された半導体チップ
の不良発生時に、該モニタチップに残存する所定膜が不
良原因調査に用いられるものであることを特徴とする方
法である。

【０００６】

【発明の実施の形態】以下本発明の一実施形態を、図１
乃至図１１を参照して説明する。図１は半導体ウェハの
平面図であり、図２は第１の工程を示す断面図であり、
図３は第２の工程を示す断面図であり、図４は第３の工
程を示す断面図であり、図５は第４の工程を示す断面図
であり、図６は第５の工程を示す断面図であり、図７は
第６の工程を示す断面図であり、図８は第７の工程を示
す断面図であり、図９は第８の工程を示す断面図であ
り、図１０は第９の工程を示す断面図であり、図１０は
モニタチップの部分断面図である。

【０００７】図１乃至図１１において、半導体ウェハ１
は片面上を多数領域に区画し、その区画された領域の大
多数を、半導体チップを形成する半導体チップ形成領域
２とすると共に、図１中に斜線を入れて示すように、一
部に製品となる半導体チップの形成個数が少なくならな
い範囲で、モニタチップを形成するモニタチップ形成領
域３を設けている。モニタチップ形成領域３は半導体ウ
ェハ１の片面上の中央部や周辺部、中間部に、それぞれ
全域にわたって任意に分布されるように配置されてい
る。

【０００８】そして、半導体ウェハ１への半導体チップ
及びモニタチップの形成は次のように行われる。以下形
成過程の概略を、例えば半導体チップがＣＭＯＳ集積回
路である場合について説明する。

【０００９】先ず図２に示す第１の工程で、半導体チッ
プのＮ形の基板４となるＮ形シリコンの半導体ウェハ１
の片面を鏡面研磨等で平坦にしてから、半導体ウェハ１
の全表面に高温雰囲気で酸化膜５を形成する。その後、
半導体チップやモニタチップを形成する半導体ウェハ１
の片面にフォトレジスト６を塗布し、半導体チップ形成
領域２については、Ｐウェル形成開孔７を有する所定パ
ターンのマスクをフォトレジスト６により形成する。一
方、モニタチップ形成領域３については、フォトレジス
ト６で覆われたままとする。

【００１０】次に図３に示す第２の工程で、パターニン
グされたフォトレジスト６をマスクにしてイオン注入法
によりホウ素の打ち込みを行う。この時、半導体チップ
形成領域２では、酸化膜５上に開口するＰウェル形成開
孔７から基板４内にホウ素の打ち込みが行われ、またフ
ォトレジスト６で覆われたままのモニタチップ形成領域
３の基板４にはホウ素が到達しないままとなる。続いて
フォトレジスト６を半導体ウェハ１上から除去し、さら
に半導体ウェハ１を加熱雰囲気におき、基板４に打ち込
まれたホウ素の熱拡散を行い半導体チップ形成領域２に
Ｐウェル８を形成する。

【００１１】次に図４に示す第３の工程で、Ｐウェル８
が形成された半導体ウェハ１の上面全体にＣＶＤ法（化
学的気相成長法）によりシリコン窒化膜９を成膜する。
続いてシリコン窒化膜９上にフォトレジスト１０を塗布
し、半導体チップ形成領域２については、素子分離領域
形成開孔１１を有する所定パターンのマスクをフォトレ
ジスト１０により形成する。一方、モニタチップ形成領
域３については、フォトレジスト１０で覆われたままと
する。そして、パターニングされたフォトレジスト１０
をマスクにして素子分離領域形成開孔１１内のシリコン
窒化膜９のエッチングを行い、シリコン窒化膜９の素子
分離領域形成部分に開孔１２形成する。

【００１２】次に図５に示す第４の工程で、フォトレジ
スト１０を半導体ウェハ１上から除去する。半導体ウェ
ハ１を高温雰囲気におき、開孔１２が形成されたシリコ
ン窒化膜９をマスクとし、半導体チップ形成領域２につ
いては素子分離領域部分にフィールド酸化膜１３を選択
的に形成する。

【００１３】次に図６に示す第５の工程で、半導体ウェ
ハ１の上面に成膜されているシリコン窒化膜９と酸化膜
５をエッチングにより除去した後、半導体ウェハ１の上
面にゲート酸化膜となる薄い酸化膜１４を形成する。さ
らに、形成した酸化膜１４の上にＣＶＤ法によりポリシ
リコン膜１５を形成する。続いてポリシリコン膜１５上
に図示しないがフォトレジストを塗布し、半導体チップ
形成領域２については、ゲート形成部分のフォトレジス
トを残し、他の部分のフォトレジストを除去するように
して所定パターンのマスクを形成する。

【００１４】一方、モニタチップ形成領域３について
は、フォトレジストで覆われたままとする。そして、パ
ターニングされたフォトレジストをマスクにしてポリシ
リコン膜１５と薄い酸化膜１４のエッチングを行い、半
導体チップ形成領域２のゲート形成部分のポリシリコン
膜１５と酸化膜１４とを残す。続いてフォトレジストを
半導体ウェハ１上から除去し、半導体チップ形成領域２
に薄い酸化膜１４でなるゲート酸化膜とポリシリコン膜
１５でなるゲート電極を形成し、モニタチップ形成領域
３には成膜したままのポリシリコン膜１５と薄い酸化膜
１４とを残す。

【００１５】次に図７に示す第６の工程で、半導体ウェ
ハ１上に図示しないがフォトレジストを塗布し、半導体
チップ形成領域２については、Ｐウェル部分にＮ^＋拡散
層形成開孔を有する所定パターンのマスクをフォトレジ
ストにより形成する。一方、モニタチップ形成領域３に
ついては、フォトレジストで覆われたままとする。パタ
ーニングされたフォトレジストをマスクにしてイオン注
入法によりひ素の打ち込みを行う。この時、半導体チッ
プ形成領域２では、Ｎ^＋拡散層形成開孔からＰウェル８
内にひ素の打ち込みが行われるが、フォトレジストで覆
われたままのモニタチップ形成領域３の基板４にはひ素
が到達しないままとなる。続いてフォトレジストを半導
体ウェハ１上から除去し、さらに半導体ウェハ１を加熱
雰囲気におき、Ｐウェル８内に打ち込まれたひ素の熱拡
散を行いＮ^＋拡散層１６を形成する。

【００１６】その後、再び半導体ウェハ１上に図示しな
いがフォトレジストを塗布し、半導体チップ形成領域２
については、Ｎ形の基板４部分にＰ^＋拡散層形成開孔を
有する所定パターンのマスクをフォトレジストにより形
成する。一方、モニタチップ形成領域３については、フ
ォトレジストで覆われたままとする。パターニングされ
たフォトレジストをマスクにしてイオン注入法によりホ
ウ素の打ち込みを行う。この時、半導体チップ形成領域
２では、Ｐ^＋拡散層形成開孔から基板４内にホウ素の打
ち込みが行われるが、フォトレジストで覆われたままの
モニタチップ形成領域３の基板４にはホウ素が到達しな
いままとなる。続いてフォトレジストを半導体ウェハ１
上から除去し、さらに半導体ウェハ１を加熱雰囲気にお
き、基板４に打ち込まれたホウ素の熱拡散を行いＰ^＋拡
散層１７を形成する。

【００１７】次に図８に示す第７の工程で、Ｎ^＋拡散層
１６とＰ^＋拡散層１７が形成された半導体ウェハ１の上
面全体にＣＶＤ法により酸化膜１９を成膜する。

【００１８】次に図９に示す第８の工程で、酸化膜１９
上に図示しないがフォトレジストを塗布し、半導体チッ
プ形成領域２については、Ｎ^＋拡散層形成部分とＰ^＋拡
散層形成部分、ゲート電極形成部分に、コンタクトホー
ル形成開孔を有する所定パターンのマスクをフォトレジ
ストにより形成する。またモニタチップ形成領域３につ
いては、フォトレジストで覆われたままとする。そし
て、パターニングされたフォトレジストをマスクにして
酸化膜１９のエッチングを行い、半導体チップ形成領域
２のＮ^＋拡散層１６とＰ^＋拡散層１７、ポリシリコン膜
１５でなるゲート電極上にコンタクトホール２０を開孔
する。

【００１９】次に図１０に示す第９の工程で、酸化膜１
９にコンタクトホール２０が形成された半導体ウェハ１
の上面上に、真空蒸着によってアルミニウム膜２１を被
着する。この後、アルミニウム膜２１上に図示しないが
フォトレジストを塗布し、半導体チップ形成領域２につ
いては、ソース、ドレイン及びゲート形成部分のフォト
レジストを残し、他の部分のフォトレジストを除去する
ようにして所定パターンのマスクを形成する。なお、モ
ニタチップ形成領域３については、フォトレジストを除
去する。そして、パターニングされたフォトレジストを
マスクにしてアルミニウム膜のエッチングを行う。その
後、フォトレジストを除去して半導体チップ形成領域２
に、アルミニウム膜２１によってソース、ドレイン及び
ゲートを形成する。

【００２０】以上のようにして、所定の集積回路を有す
る半導体チップと、各工程でそれぞれ成膜された膜が積
層されたままの状態で残るモニタチップとを備えた半導
体ウェハ１が形成される。そして、上記の各工程を行う
中で半導体ウェハ１の表面の異物やダスト等の付着の有
無、工程異常のチェックされる。また、半導体ウェハ１
に形成された半導体チップについては、その特性検査等
が実施され、その後、ダイシング工程で個々のチップに
分割、分離される。分離された半導体チップは、さらに
検査等が繰り返されて次工程へと投入される。

【００２１】また、上記の工程途中で半導体ウェハ１の
表面に異物やダスト等の付着や工程異常が発見される
と、次のようにしてその発生工程の特定が行われる。す
なわち、各工程で成膜された膜を、成膜時のままの状態
で保持している半導体ウェハ１のモニタチップ表面の検
査を行い、異物やダスト等が付着していることで表面に
現れる凹凸を探す。そして、表面の凹凸による明暗から
凸部分を見つけ出し、その凸部分を含むようにアルゴン
レーザにより斜めに切断し、切断面をＳＥＭ（走査形電
子顕微鏡）により観察するＦＩＢ解析（Ｆｏｃｕｓｅｄ
Ｉｏｎ Ｂｅａｍ解析：集束イオンビーム解析）によ
って異物、あるいはダストがどの層のものであるかを特
定する。

【００２２】また異物、あるいはダストの同定は、ＥＤ
Ｘ解析（エネルギ分散型Ｘ線検出器）による成分分析に
より行い、さらに分析結果に基づき発生原因等の解析が
行われる。そして解析結果をフィードバックすることで
異常発生工程の改善がなされ、以後の半導体装置の製造
における異常がなくなり、半導体装置の信頼性が向上す
ると共に、半導体装置の不良が減少し、製造歩留が向上
する。

【００２３】例えば図１１に部分断面図を示すように、
第５の工程で形成されたポリシリコン膜１５上に異物２
２が付着していて、その上に積層された酸化膜１９の表
面に凸部２３が見出された場合、ＦＩＢ解析により一点
鎖線Ａ―Ａで示すように斜めに切断し、切断面を見るこ
とで異物２２が存在していることが見出されると、第５
の工程のＣＶＤ法による成膜過程に異常があると判断さ
れる。そしてＥＤＸ解析により異物２２の成分分析がな
され、例えばそれがＦｅであると同定されると、製造装
置に異常がないか否かがチェックされ、装置故障等の異
常があればそれが修復され、原因が取り除かれる。その
後、異常発生がない状態で再び半導体製造工程が開始さ
れる。こうして再開された製造により形成された半導体
装置は、工程異常がないため不良が減少したものとな
る。

【００２４】以上の通り、半導体ウェハ１にモニタチッ
プ形成領域３を設けておき、この領域に形成するモニタ
チップにＣＶＤ法による成膜を行った後の最初のフォト
リソグラフィ工程以降、形成された膜を残しておくこと
により、後の工程で工程異常が発見されたりした場合で
も、モニタチップを解析することで異物等により容易に
異常発生工程が特定できる。また異物等を分析すること
で原因解析を行うことができて異常発生工程へのフィー
ドバックが行え、原因除去がやり易くなる。その結果、
半導体装置の信頼性が向上し、また不良が低減して製造
歩留が向上する。

【００２５】なお、モニタチップに残す膜はＣＶＤ法に
より成膜したものに限るものではなく、特にダストの発
生し易い、例えば減圧ＣＶＤ法により成膜したＳｉＮ
膜、減圧ＣＶＤ法により成膜したポリシリコン膜、ＴＥ
ＯＳ（Ｓｉ（ＯＣ_２Ｈ_５ ）_４）のデポ膜等で、少なく
とも成膜後の最初のフォトリソグラフィ工程以降、モニ
タチップ部分は飛ばし露光の手法等を用いるなどして形
成された膜を残しておく。

【００２６】

【発明の効果】以上の説明から明らかなように、本発明
によれば、モニタチップを解析することで異常発生工程
の特定が容易に行え、異物等の分析で原因解析を行うこ
とができて異常発生工程へのフィードバックが簡単とな
り、原因除去がやり易くなる。そして、形成される半導
体装置の不良が低減し、製造歩留が向上する等の効果を
奏する。

【図面の簡単な説明】

【図１】本発明の一実施形態に係る平面図である。

【図２】本発明の一実施形態における第１の工程を示す
断面図で、図２（ａ）は半導体チップ形成領域の断面
図、図２（ｂ）はモニタチップ形成領域の断面図であ
る。

【図３】本発明の一実施形態における第２の工程を示す
断面図で、図３（ａ）は半導体チップ形成領域の断面
図、図３（ｂ）はモニタチップ形成領域の断面図であ
る。

【図４】本発明の一実施形態における第３の工程を示す
断面図で、図４（ａ）は半導体チップ形成領域の断面
図、図４（ｂ）はモニタチップ形成領域の断面図であ
る。

【図５】本発明の一実施形態における第４の工程を示す
断面図で、図５（ａ）は半導体チップ形成領域の断面
図、図５（ｂ）はモニタチップ形成領域の断面図であ
る。

【図６】本発明の一実施形態における第５の工程を示す
断面図で、図６（ａ）は半導体チップ形成領域の断面
図、図６（ｂ）はモニタチップ形成領域の断面図であ
る。

【図７】本発明の一実施形態における第６の工程を示す
断面図で、図７（ａ）は半導体チップ形成領域の断面
図、図７（ｂ）はモニタチップ形成領域の断面図であ
る。

【図８】本発明の一実施形態における第７の工程を示す
断面図で、図８（ａ）は半導体チップ形成領域の断面
図、図８（ｂ）はモニタチップ形成領域の断面図であ
る。

【図９】本発明の一実施形態における第８の工程を示す
断面図で、図９（ａ）は半導体チップ形成領域の断面
図、図９（ｂ）はモニタチップ形成領域の断面図であ
る。

【図１０】本発明の一実施形態における第９の工程を示
す断面図で、図１０（ａ）は半導体チップ形成領域の断
面図、図１０（ｂ）はモニタチップ形成領域の断面図で
ある。

【図１１】本発明の一実施形態に係る部分断面図であ
る。

【符号の説明】

１…半導体ウェハ ２…半導体チップ形成領域 ３…モニタチップ形成領域

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体ウェハ上に成膜工程で所定膜を成
   膜し、該所定膜上にフォトリソグラフィ工程で所定パタ
   ーンのマスクを形成し、さらに該マスクを用いて前記所
   定膜のエッチングを行って、前記半導体ウェハ上に多数
   個の半導体チップを形成するようにした半導体装置の製
   造方法において、前記半導体ウェハにモニタチップを形
   成すると共に、前記モニタチップに前記エッチングを行
   わずに前記半導体チップ形成時に成膜した所定膜を残存
   させるようにしたことを特徴とする半導体装置の製造方
   法。
2. 【請求項２】 モニタチップが、半導体ウェハ上の中央
   部、中間部、周辺部に複数設けられていることを特徴と
   する請求項１記載の半導体装置の製造方法。
3. 【請求項３】 モニタチップは、同一の半導体ウェハ上
   に形成された半導体チップの不良発生時に、該モニタチ
   ップに残存する所定膜が前記不良原因調査に用いられる
   ものであることを特徴とする請求項１記載の半導体装置
   の製造方法。